專(zhuān)利名稱(chēng)：在pc機(jī)控制下用于超聲射頻信號(hào)分析的網(wǎng)絡(luò)信息采集器的制作方法
技術(shù)領(lǐng)域：
在PC機(jī)控制下用于超聲射頻信號(hào)分析的網(wǎng)絡(luò)信息采集器屬于超聲射頻信號(hào)計(jì)算采集技術(shù)領(lǐng)域。
背景技術(shù)：
超聲射頻信號(hào)的采集是基于超聲射頻信號(hào)的組織定征的重要組成部分之一。對(duì)于超聲射頻信號(hào)的采集器的設(shè)計(jì)要求是高采樣率(10M～20MHz)和大緩存(＞＝128M)。目前大多數(shù)射頻信號(hào)采集器不是采用現(xiàn)有的一些工業(yè)用途的A/D卡，就是采用獨(dú)立的高速數(shù)據(jù)采集器。其中采用工業(yè)用途的A/D卡實(shí)現(xiàn)的采集器因?yàn)镻CI總線(xiàn)協(xié)議的規(guī)定最多只能采集64M字節(jié)的數(shù)據(jù)。而且在采集時(shí)該采集卡完全獨(dú)占了PC機(jī)的PCI總線(xiàn)，中斷了其它PCI插卡與CPU間正常通訊。而現(xiàn)有的獨(dú)立的高速數(shù)據(jù)采集器都通過(guò)靜態(tài)內(nèi)存實(shí)現(xiàn)緩存，導(dǎo)致緩存過(guò)小且成本過(guò)高。同時(shí)，現(xiàn)有的獨(dú)立的高速數(shù)據(jù)采集器與PC機(jī)間的指令和數(shù)據(jù)通訊多通過(guò)專(zhuān)用接口，在不同操作系統(tǒng)下均需要安裝不同的驅(qū)動(dòng)程序，限制了其通用性。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服已有技術(shù)的不足之處，設(shè)計(jì)出一種用于超聲射頻信號(hào)分析的網(wǎng)絡(luò)信息采集器，它以一個(gè)自定義的內(nèi)部總線(xiàn)為基礎(chǔ)，通過(guò)A/D轉(zhuǎn)換電路，SDRAM緩存控制電路，網(wǎng)絡(luò)控制電路和配置調(diào)試電路四塊插卡實(shí)現(xiàn)在20MHz采樣率下連續(xù)采集128M字節(jié)的超聲射頻信號(hào)，以及通過(guò)TCP/IP協(xié)議和PC機(jī)之間實(shí)現(xiàn)網(wǎng)絡(luò)通訊。
一種用于超聲射頻信號(hào)分析的網(wǎng)絡(luò)信息采集器，由PC機(jī)，A/D轉(zhuǎn)換電路，SDRAM緩存控制電路，網(wǎng)絡(luò)控制電路和配置調(diào)試電路四部分電路以及使四部分電路相互通訊的自定義總線(xiàn)組成。所說(shuō)的PC機(jī)為任意安裝了網(wǎng)卡的PC機(jī)，操作系統(tǒng)可以選擇支持網(wǎng)絡(luò)操作的任何操作系統(tǒng)，本發(fā)明的一實(shí)施例中使用系統(tǒng)為Windows2000，以及安裝有和本信息采集器配合的軟件。所說(shuō)的自定義的內(nèi)部總線(xiàn)實(shí)現(xiàn)了各電路間的數(shù)據(jù)和指令的通訊。所說(shuō)的A/D轉(zhuǎn)換電路包括超聲射頻信號(hào)的前置放大及調(diào)整，幀同步信號(hào)調(diào)整，A/D轉(zhuǎn)換芯片，實(shí)現(xiàn)A/D轉(zhuǎn)換控制并將A/D轉(zhuǎn)換數(shù)據(jù)送到自定義總線(xiàn)上的復(fù)雜可編程邏輯器件(CPLD，本發(fā)明的一種實(shí)施例中使用的是ALTERA公司的現(xiàn)場(chǎng)可編程邏輯矩陣-FPGA的ACEX系列芯片，但該公司稱(chēng)其產(chǎn)品都是CPLD，所以這里也稱(chēng)為CPLD)芯片，與之相連的CPLD配置和系統(tǒng)邏輯調(diào)試用單片機(jī)和固化在單片機(jī)程序存儲(chǔ)器中的控制程序，以及用來(lái)為CPLD提供系統(tǒng)時(shí)鐘的4倍頻電路。所說(shuō)的SDRAM緩存控制電路包括插入SDRAM內(nèi)存條的DIMM接口插座，為CPLD提供系統(tǒng)時(shí)鐘的6倍頻電路，實(shí)現(xiàn)對(duì)SDRAM讀寫(xiě)控制以及SDRAM刷新控制的CPLD并將SDRAM中的數(shù)據(jù)傳送到自定義總線(xiàn)的CPLD芯片以及與之相連的CPLD配置和系統(tǒng)邏輯調(diào)試用單片機(jī)和固化在單片機(jī)程序存儲(chǔ)器中的控制程序。網(wǎng)絡(luò)控制電路包括網(wǎng)卡接口ISA插座，網(wǎng)絡(luò)控制單片機(jī)和與之相連的數(shù)據(jù)鎖存器，數(shù)據(jù)存儲(chǔ)器以及固化在單片機(jī)程序存儲(chǔ)器中的控制程序，用于網(wǎng)絡(luò)控制單片機(jī)與自定義內(nèi)部總線(xiàn)通訊的CPLD以及與之相連的CPLD配置和系統(tǒng)邏輯調(diào)試用單片機(jī)和固化在單片機(jī)程序存儲(chǔ)器中的控制程序。所說(shuō)的配置調(diào)試電路包括給系統(tǒng)提供電源的ATX電源接口，配置與調(diào)試用單片機(jī)與PC機(jī)通訊的串口和串口電平轉(zhuǎn)換芯片，用于存儲(chǔ)各電路中CPLD邏輯的FLASH存儲(chǔ)器以及FLASH讀寫(xiě)單片機(jī)和固化在單片機(jī)程序存儲(chǔ)器中的控制程序，實(shí)現(xiàn)總線(xiàn)信號(hào)上拉的電阻排，和用于調(diào)試的CPLD芯片以及與之相連的CPLD配置和系統(tǒng)邏輯調(diào)試用單片機(jī)和固化在單片機(jī)程序存儲(chǔ)器中的控制程序，還有為自定義總線(xiàn)提供時(shí)鐘的時(shí)鐘芯片。所說(shuō)的四部分電路均通過(guò)插槽安裝在一個(gè)帶有STD總線(xiàn)板的工控機(jī)籠內(nèi)。
超聲射頻信號(hào)分析系統(tǒng)由醫(yī)用B超儀，網(wǎng)絡(luò)信息采集器組成。包括醫(yī)用B超儀，并從醫(yī)用B超儀中引出超聲射頻信號(hào)和幀同步信號(hào)送到網(wǎng)絡(luò)信息采集器。還包括網(wǎng)絡(luò)信息采集器和為之提供電源的一臺(tái)ATX電源。以及一臺(tái)PC機(jī)和與之相連的一些輸入設(shè)備(如鍵盤(pán)、鼠標(biāo)等)、輸出設(shè)備(如顯示器、打印機(jī)等)、以太網(wǎng)通訊接口和其他設(shè)備(如磁盤(pán)驅(qū)動(dòng)器等)。通過(guò)網(wǎng)絡(luò)接口實(shí)現(xiàn)網(wǎng)絡(luò)信息采集器與PC機(jī)的數(shù)據(jù)和指令的通訊。本發(fā)明的網(wǎng)絡(luò)信息采集器作為獨(dú)立的高速數(shù)據(jù)采集器實(shí)現(xiàn)了PC機(jī)控制下的高采樣率的超聲射頻信號(hào)的連續(xù)采集。由基于視窗2000(Windows2000)專(zhuān)用程序?qū)崿F(xiàn)的PC機(jī)的控制網(wǎng)絡(luò)信息采集器的控制和采集到的數(shù)據(jù)的上載。
本發(fā)明的特征在于網(wǎng)絡(luò)信息采集器，它包括以下各個(gè)電路A/D轉(zhuǎn)換電路，它含有模擬部分B超射頻信號(hào)通路主要由輸入為B超射頻信號(hào)的輸入阻抗匹配電路、前置放大電路和電平調(diào)整電路集依次串聯(lián)組成，幀同步信號(hào)通路主要由輸入為幀同步信號(hào)的信號(hào)波形調(diào)整電路構(gòu)成，它是一個(gè)用通用運(yùn)算放大器搭成的比較器，A/D轉(zhuǎn)換部分，它是一塊TLC5540構(gòu)成的A/D轉(zhuǎn)換芯片，A/D轉(zhuǎn)換控制部分它是一塊復(fù)雜可編程邏輯器件CPLD1，它的輸入端與上述A/D轉(zhuǎn)換芯片，波形調(diào)整電路和系統(tǒng)時(shí)鐘電路的各輸出端相連；它的輸出端與A/D轉(zhuǎn)換芯片的時(shí)鐘信號(hào)輸入端相連；它和配置，調(diào)試用單片機(jī)互連，同時(shí)又和自定義總線(xiàn)STD互連；它內(nèi)部由相互互連的A/D控制邏輯組件、調(diào)試串口邏輯組件和自定義總線(xiàn)接口邏輯組件三部分集成組成。其中，A/D控制邏輯的輸入信號(hào)來(lái)自A/D轉(zhuǎn)換芯片和幀同步信號(hào)通路，而輸出的時(shí)鐘信號(hào)送至A/D轉(zhuǎn)換芯片，而調(diào)試串口邏輯與配置、調(diào)試用單片機(jī)互連。
配置、調(diào)試用單片機(jī)，它與一個(gè)鎖存器相連，另外通過(guò)串行總線(xiàn)和STD總線(xiàn)相連；時(shí)鐘電路，它向CPLD1輸出系統(tǒng)時(shí)鐘信號(hào)；SDRAM緩存控制電路，它含有同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM，用于實(shí)現(xiàn)對(duì)SDRAM讀寫(xiě)、刷新控制并把SDRAM中的數(shù)據(jù)傳送到自定義總線(xiàn)板STD的復(fù)雜可編程邏輯芯片CPLD2，它主要由通過(guò)DIMM插座對(duì)SDRAM的讀寫(xiě)進(jìn)行控制的控制邏輯組件，自定義總線(xiàn)接口邏輯組件，和配置、調(diào)試用單片機(jī)互連的調(diào)試串口邏輯組件，以及內(nèi)部的不同寬度總線(xiàn)接口轉(zhuǎn)換邏輯組件、地址累加器邏輯組件組成，互連于SDRAM和對(duì)它的讀寫(xiě)，刷新控制用CPLD之間的DIMM插座，配置，調(diào)試用單片機(jī)，它和上述CPLD2互連，另外通過(guò)串行總線(xiàn)和STD總線(xiàn)相連；時(shí)鐘電路，它向CPLD2輸出系統(tǒng)時(shí)鐘信號(hào)網(wǎng)絡(luò)控制電路，它含有網(wǎng)絡(luò)接口，它是分別連接著地址鎖存器和靜態(tài)RAM的網(wǎng)卡控制用單片機(jī)，網(wǎng)卡接口ISA插座，其上將插入一ISA網(wǎng)卡，通過(guò)網(wǎng)線(xiàn)和PC相連，控制網(wǎng)卡與自定義內(nèi)部總線(xiàn)通訊的復(fù)雜可編程邏輯芯片CPLD3，它主要由和自定義總線(xiàn)互連的自定義總線(xiàn)控制邏輯組件，和配置、調(diào)試用單片機(jī)互連的調(diào)試串口邏輯組件，和網(wǎng)卡控制用單片機(jī)互連的并口通訊邏輯組件，以及和網(wǎng)卡(網(wǎng)卡的ISA插座)互連的DMA控制邏輯組件集成組成，配置、調(diào)試用單片機(jī)，它和CPLD3互連，另外通過(guò)串行總線(xiàn)和STD總線(xiàn)相連，它還有一個(gè)與PC控制機(jī)通訊用的串口和串口電平轉(zhuǎn)換芯片配置和調(diào)試電路，它含有調(diào)試用復(fù)雜可編程邏輯器件CPLD4，它是由與配置和調(diào)試用單片機(jī)互連的調(diào)試串口邏輯組件，和與自定義總線(xiàn)STD互連的自定義總線(xiàn)控制邏輯組件集成而成，配置、調(diào)試用單片機(jī)，它和CPLD4互連FLASH存儲(chǔ)器，其中存儲(chǔ)著上述各部分的CPLD1～CPLD4的邏輯，F(xiàn)LASH讀寫(xiě)單片機(jī)，它和FLASH存儲(chǔ)器互連，它還經(jīng)過(guò)串行總線(xiàn)與自定義總線(xiàn)板STD互連(連接方向和各配置、調(diào)試用單片機(jī)相反)，串口和串口轉(zhuǎn)換轉(zhuǎn)換芯片，連接于PC控制機(jī)的串行口，并通過(guò)STD總線(xiàn)的串行總線(xiàn)和每一個(gè)配置、調(diào)試用單片機(jī)連接時(shí)鐘電路，為自定義總線(xiàn)提供10M時(shí)鐘信號(hào)自定義內(nèi)部總線(xiàn)接口板STD，它與上述A/D轉(zhuǎn)換電路、SDRAM控制電路、網(wǎng)絡(luò)控制電路以及配置和調(diào)試電路中各自CPLD定義總線(xiàn)控制邏輯組件相互連，它含有以下自定義內(nèi)部總線(xiàn)bCLK時(shí)鐘信號(hào)，bRST#復(fù)位信號(hào)，bAD[31::0]32位地址和數(shù)據(jù)復(fù)用，定義與PCI總線(xiàn)同，bC/BE[3::0]總線(xiàn)命令，相當(dāng)于PCI總線(xiàn)的C/BE[3::0]的總線(xiàn)命令，bFRAME#幀周期信號(hào)，相當(dāng)于PCI總線(xiàn)信號(hào)的定義，bMRDY#主設(shè)備準(zhǔn)備好，與PCI總線(xiàn)的IRDY#定義相同，bSRDY#從設(shè)備準(zhǔn)備好，與PCI總線(xiàn)的TRDY#定義相同，bREQ#總線(xiàn)占用請(qǐng)求信號(hào)，bLOCK#總線(xiàn)占用鎖定信號(hào)，用于串行通訊的信號(hào)線(xiàn)bTXD和bRXD。
實(shí)驗(yàn)證明用本發(fā)明的一實(shí)施例，對(duì)信號(hào)發(fā)生器提供的1MHz正弦信號(hào)進(jìn)行采樣，從圖13可以看出，波形為正弦波，無(wú)任何畸變，一個(gè)周期的數(shù)據(jù)點(diǎn)數(shù)恰好為20點(diǎn)。我們對(duì)從B超儀(無(wú)錫海鷹HY3100)引出的射頻信號(hào)進(jìn)行采集，在采集信號(hào)的同時(shí)，用超聲波扇形探頭對(duì)正常人的心臟進(jìn)行掃描，從圖14為用采集儲(chǔ)存下的信號(hào)進(jìn)行B超圖重建的結(jié)果，結(jié)果和B超顯示器顯示的心臟結(jié)構(gòu)圖完全吻合。從圖13，圖14可以看出，我們的采樣是非常準(zhǔn)確的。


圖1.本發(fā)明的系統(tǒng)結(jié)構(gòu)圖。
圖2.配置調(diào)試網(wǎng)絡(luò)圖。
圖3.A/D轉(zhuǎn)換電路框圖。
圖4.SDRAM緩存控制電路框圖。
圖5.網(wǎng)絡(luò)控制電路框圖。
圖6.配置和調(diào)試電路框圖。
圖7.自定義總線(xiàn)部分的電路框圖。
圖8.自定義總線(xiàn)突發(fā)傳送流程9.(a)A/D轉(zhuǎn)換控制電路原理圖之一；(b)A/D轉(zhuǎn)換控制電路原理圖之二；b1.時(shí)鐘電路b2.信號(hào)波形調(diào)整電路b3.A/D轉(zhuǎn)換電路圖10.(a)SDRAM控制電路原理圖之一；(b)SDRAM控制電路原理圖之二；
(c)SDRAM控制電路原理圖之三；c1.時(shí)鐘部分c2.控制部分圖11.(a)網(wǎng)卡控制部分的電路原理圖之一；a1.ISA網(wǎng)卡插座部分a2.網(wǎng)卡驅(qū)動(dòng)單片機(jī)部分(b)網(wǎng)卡控制部分的電路原理圖之之二；圖12.(a)配置和調(diào)試電路原理圖之一；a1.CPLD和自定義總線(xiàn)連接關(guān)系a2.2.5V電源a3.總線(xiàn)時(shí)鐘部分a4.ATX PC機(jī)電源插座a5.上拉電阻排部分(b)配置和調(diào)試電路原理圖之二；b1.串口電平轉(zhuǎn)換電路b2.串行口插座b3.FLASH讀寫(xiě)部分b4.配置CPLD單片機(jī)部分圖13.采集1M正弦信號(hào)的結(jié)果。
圖14.采集B超射頻信號(hào)重建的B超圖像。
具體實(shí)施例方式
整個(gè)系統(tǒng)可以工作在配置與調(diào)試狀態(tài)和數(shù)據(jù)采集上載兩種狀態(tài)。
在配置與調(diào)試狀態(tài)，PC機(jī)通過(guò)串行口與配置調(diào)試電路中用以讀寫(xiě)FLASH的單片機(jī)，以及各電路中用以CPLD的配置和系統(tǒng)邏輯調(diào)試的單片機(jī)相連，組成配置調(diào)試網(wǎng)絡(luò)。該網(wǎng)絡(luò)的工作流程是FLASH讀寫(xiě)單片機(jī)從FLASH存儲(chǔ)器中讀出各電路中CPLD的配置信息。并通過(guò)配置調(diào)試網(wǎng)絡(luò)，將這些配置信息送到相應(yīng)的CPLD配置和系統(tǒng)邏輯調(diào)試用單片機(jī)。再由CPLD配置和系統(tǒng)邏輯調(diào)試用單片機(jī)按收到的配置信息配置對(duì)應(yīng)的CPLD。PC機(jī)通過(guò)串口可以監(jiān)視該配置過(guò)程直到結(jié)束或中止該過(guò)程。之后，PC機(jī)就可以通過(guò)配置調(diào)試網(wǎng)絡(luò)給FLASH讀寫(xiě)單片機(jī)發(fā)送指令實(shí)現(xiàn)FLASH存儲(chǔ)器中配置信息的更新?；蛲ㄟ^(guò)配置調(diào)試網(wǎng)絡(luò)，PC機(jī)可以對(duì)系統(tǒng)中的各CPLD的邏輯設(shè)計(jì)進(jìn)行調(diào)試。配置與調(diào)試狀態(tài)的工作流程可參見(jiàn)附圖2。在數(shù)據(jù)采集上載狀態(tài)時(shí)，系統(tǒng)的指令與數(shù)據(jù)流程如下首先有PC機(jī)通過(guò)以太網(wǎng)接口向網(wǎng)絡(luò)信息采集器發(fā)出數(shù)據(jù)采集指令。該指令被網(wǎng)絡(luò)控制電路接受，而后網(wǎng)絡(luò)控制電路將申請(qǐng)自定義的內(nèi)部總線(xiàn)的控制權(quán)。在獲得自定義的內(nèi)部總線(xiàn)的控制權(quán)后，網(wǎng)絡(luò)控制電路將數(shù)據(jù)采集指令通過(guò)該總線(xiàn)傳送給A/D轉(zhuǎn)換電路。A/D轉(zhuǎn)換電路接到指令后申請(qǐng)自定義的內(nèi)部總線(xiàn)的控制權(quán)。在獲得自定義的內(nèi)部總線(xiàn)的控制權(quán)和接收幀同步信號(hào)的下降沿或等待同步信號(hào)超時(shí)，A/D轉(zhuǎn)換電路啟動(dòng)A/D轉(zhuǎn)換，并將轉(zhuǎn)換的數(shù)據(jù)通過(guò)自定義的內(nèi)部總線(xiàn)傳輸?shù)絊DRAM緩存控制電路，由SDRAM緩存控制電路數(shù)據(jù)存儲(chǔ)在SDRAM內(nèi)存條中。轉(zhuǎn)換數(shù)據(jù)的長(zhǎng)度由轉(zhuǎn)換指令給出。在轉(zhuǎn)換過(guò)程中，PC機(jī)可以通過(guò)以太網(wǎng)查詢(xún)轉(zhuǎn)換是否結(jié)束。在轉(zhuǎn)換結(jié)束后PC機(jī)給出數(shù)據(jù)上載指令將存儲(chǔ)在SDRAM內(nèi)存條的緩存數(shù)據(jù)上載到PC機(jī)中。上載指令由PC機(jī)通過(guò)以太網(wǎng)接口向網(wǎng)絡(luò)信息采集器發(fā)出。該指令被網(wǎng)絡(luò)控制電路接受，網(wǎng)絡(luò)控制電路再申請(qǐng)自定義的內(nèi)部總線(xiàn)的控制權(quán)。而后通過(guò)內(nèi)部總線(xiàn)，網(wǎng)絡(luò)控制電路讀取存儲(chǔ)在SDRAM緩存控制電路中的緩存數(shù)據(jù)。并將該數(shù)據(jù)通過(guò)太網(wǎng)接口上傳到PC機(jī)中。直到PC機(jī)接受了所有緩存數(shù)據(jù)，則完成了一次完整的數(shù)據(jù)采集上載操作。
本發(fā)明一種用于超聲射頻信號(hào)分析的網(wǎng)絡(luò)信息采集器實(shí)施例，由A/D轉(zhuǎn)換電路，SDRAM緩存控制電路，網(wǎng)絡(luò)控制電路和配置調(diào)試電路四部分電路組成及PC機(jī)，四部分電路通過(guò)自定總線(xiàn)實(shí)現(xiàn)相互通訊。下面對(duì)這幾大部分分別介紹。
自定義的內(nèi)部總線(xiàn)是參考PCI總線(xiàn)的定義在ISA總線(xiàn)板上定義實(shí)現(xiàn)的。它由如下信號(hào)組成bCLK時(shí)鐘信號(hào)；bRST#復(fù)位信號(hào)；bAD[31::0]32位地址和數(shù)據(jù)復(fù)用，定義與PCI總線(xiàn)同；bC/BE[3::0]總線(xiàn)命令，相當(dāng)于PCI總線(xiàn)的C/BE[3::0]的總線(xiàn)命令；bFRAME#幀周期信號(hào)，相當(dāng)于PCI總線(xiàn)信號(hào)的定義；bMRDY#主設(shè)備準(zhǔn)備好，與PCI總線(xiàn)的IRDY#定義相同；bSRDY#從設(shè)備準(zhǔn)備好，與PCI總線(xiàn)的TRDY#定義相同；bREQ#總線(xiàn)占用請(qǐng)求信號(hào)；bLOCK#總線(xiàn)占用鎖定信號(hào)。除了以上這些信號(hào)外，總線(xiàn)上還定義了兩條用于串行通訊的信號(hào)線(xiàn)bTXD和bRXD。有關(guān)總線(xiàn)的工作流程可參見(jiàn)附圖7及附圖8。
A/D轉(zhuǎn)換電路是本網(wǎng)絡(luò)信息采集器的關(guān)鍵設(shè)計(jì)之一。高速數(shù)據(jù)采集器通過(guò)它實(shí)現(xiàn)20MHz采樣率、8bit采樣精度的有同步觸發(fā)信號(hào)的采樣。這通過(guò)選擇A/D轉(zhuǎn)換芯片和電路設(shè)計(jì)實(shí)現(xiàn)。它由模擬、A/D轉(zhuǎn)換和數(shù)字三個(gè)部分組成。其中模擬部分又分為B超射頻信號(hào)和幀同步兩條通路。其中B超射頻信號(hào)通路又主要由輸入阻抗匹配、前置放大和電平調(diào)整三部分組成。幀同步信號(hào)通路主要由通用運(yùn)算放大器搭成的比較器作為信號(hào)波形調(diào)整電路，去除干擾。A/D轉(zhuǎn)換芯片選擇的是TLC5540芯片。它是Texas Instruments公司的8位模數(shù)轉(zhuǎn)換器，輸入帶寬為75MHz，最大轉(zhuǎn)換速率達(dá)到40MHz。A/D轉(zhuǎn)換電路的數(shù)字部分主要實(shí)現(xiàn)A/D轉(zhuǎn)換控制和總線(xiàn)控制。這里主要通過(guò)使用在A(yíng)ltera公司的ACEX 1K系列的EP1K10TC100-3上通過(guò)VHDL語(yǔ)言編程來(lái)實(shí)現(xiàn)這些控制。該VHDL代碼由自定義總線(xiàn)接口、A/D轉(zhuǎn)換控制邏輯和調(diào)試串口邏輯組成。A/D轉(zhuǎn)換電路的框圖見(jiàn)圖(3)A/D轉(zhuǎn)換電路的電路原理圖可參見(jiàn)圖9(a)，圖9(b)。主要元件包括，在圖9(a)中，UBF1(EP1K10P100)為我們使用的的CPLD，由它實(shí)現(xiàn)對(duì)A/D轉(zhuǎn)換的控制。U601(RC1117)為電壓轉(zhuǎn)換芯片，用以產(chǎn)生2.5V電壓。U401(MSC2051)即配置和調(diào)試用的單片機(jī)，U402(74HC244)為鎖存器。S1(STD)為自定義總線(xiàn)板，用以將電路板插到STD總線(xiàn)插槽。圖9(b)中，U9001(ICS601)為時(shí)鐘芯片，用于將10M的總線(xiàn)頻率4倍頻到40M，為CPLD提供工作頻率。UADC002(LT1225)為射頻信號(hào)前置放大芯片。UADC001(TLC5540)為A/D轉(zhuǎn)換的芯片，UADC004A(LF442)為射頻信號(hào)提供一直流偏置，用來(lái)將射頻信號(hào)的電壓范圍轉(zhuǎn)換到TLC5540的輸入電壓范圍。UADC004B(LF442)為信號(hào)波形調(diào)整電路，為同步信號(hào)去除干擾。
CPLD相關(guān)引腳定義及連接關(guān)系如下clk(UBF1-39)是芯片內(nèi)系統(tǒng)時(shí)鐘，頻率是40MHz，U9001(ICS601)將從總線(xiàn)輸入的10M時(shí)鐘(U9001-8)4倍頻之后，從U9001-1輸出到CPLD；ADCD
(對(duì)應(yīng)于UBF1-34，UBF1-43，UBF1-45到UBF1-50)是A/D轉(zhuǎn)換結(jié)果輸入，TLC5540完成AD轉(zhuǎn)換后，從UADC001-10到UADC001-3將八位轉(zhuǎn)換結(jié)果輸出到CPLD；ADCCLK(UBF1-33號(hào)腳)是CPLD時(shí)鐘輸出，頻率為20MHz，由CPLD內(nèi)部邏輯產(chǎn)生，輸出到UADC001-12作為A/D轉(zhuǎn)換時(shí)鐘；CSIGNAL(UBF1-29)是幀同步信號(hào)輸入，幀同步信號(hào)從外部經(jīng)CON2(NADC002)輸入到以UADC004B(LF442)為中心的幀同步調(diào)節(jié)電路，調(diào)節(jié)后信號(hào)從輸出腳UADC004-7經(jīng)過(guò)一電阻RADC009，輸出到UBF1-39；單片機(jī)U401(MSC2051)的P1.6，P1.5和P1.4經(jīng)過(guò)鎖存U402(74HC244)連接到CPLD的引腳aCONFIG#(UBF1-51)，aDCLK(UBF1-75)，aDATA0(UBF1-76)，用以向CPLD寫(xiě)入配置數(shù)據(jù)，CPLD的aCONFIG_DONE(UBF1-1)和aSTATUS#(UBF1-25)通過(guò)鎖存連接到單片機(jī)的P1.3和P1.2，用以返回配置狀態(tài)給單片機(jī)。CPLD其它管腳(管腳名以b開(kāi)頭的)用于與STD總線(xiàn)即S1通訊。還有個(gè)別未在圖上畫(huà)出的，均是電源或者接地。
另外，射頻信號(hào)從外部經(jīng)CON1(NADC001)輸入后，先經(jīng)UADC002(LT1225)前置放大，得到范圍到-5V-+5V的信號(hào)從UADC002-6輸出。因?yàn)锳/D轉(zhuǎn)換芯片輸入范圍是0.6V到2.6V。需要電平調(diào)整電路將前置放大的輸出的射頻信號(hào)電平調(diào)整到A/D轉(zhuǎn)換的輸入電平。首先通過(guò)兩個(gè)串聯(lián)的50K的電阻(RADC201，RADC202)取出A/D參考電壓的中間電平，并通過(guò)5K的電位器進(jìn)行微調(diào)。該中間電平由通用運(yùn)算放大器LF442搭成的跟隨電路與通過(guò)電容隔直后的前置放大器輸出的射頻信號(hào)相疊加。從而實(shí)現(xiàn)所需的電平轉(zhuǎn)換。轉(zhuǎn)后的信號(hào)輸?shù)紸/D轉(zhuǎn)換芯片TLC5540信號(hào)輸入腳UADC001-19。
SDRAM緩存控制電路實(shí)現(xiàn)了A/D采集過(guò)程中數(shù)據(jù)的緩存，并在數(shù)據(jù)上傳過(guò)程中由網(wǎng)絡(luò)控制電路從數(shù)據(jù)緩存電路中讀取緩存的數(shù)據(jù)。對(duì)于高頻大數(shù)據(jù)量采集系統(tǒng)，數(shù)據(jù)緩存電路的設(shè)計(jì)十分重要。在本實(shí)施例中它實(shí)現(xiàn)了128Mbyte的存儲(chǔ)空間和160bps的讀寫(xiě)速度。SDRAM緩存控制電路它由CPLD與CPLD的配置、調(diào)試電路以及SDRAM的DIMM插座組成，并以作為SDRAM和自定義總線(xiàn)的橋接器的CPLD為核心。該CPLD的VHDL編程代碼主要由自定義總線(xiàn)接口邏輯、不同寬度總線(xiàn)接口轉(zhuǎn)換邏輯、地址累加器邏輯、SDRAM控制邏輯和調(diào)試串口邏輯組成。圖4為SDRAM緩存控制電路的框圖。
SDRAM緩存控制電路的原理圖可參見(jiàn)圖10(a)，圖10(b)和圖10(c)。主要元件有，附圖10(a)中的DIMM插座S2(SDRAM_DIMM)，用以插上一條商用128M SDRAM。圖10(b)中的U101(EP1K30QC208)，為實(shí)現(xiàn)SDRAM讀寫(xiě)控制及與總線(xiàn)通訊的CPLD，圖310b)中的S1，以及圖10(c)中的S1(STD)，U9001(ICS601)，U401(MSC2051)，U402，功能同A/D轉(zhuǎn)換控制電路中同名元件，區(qū)別是此處ICS601產(chǎn)生的是60MHz的時(shí)鐘信號(hào)。
DIMM接口定義的信號(hào)線(xiàn)基本與SDRAM的管腳相同。從圖10(a)中，可以看到，引腳定義包括1.地址和數(shù)據(jù)信號(hào)sBA
為頁(yè)地址(S2-122，S2-39)，sA
為地址信號(hào)總線(xiàn)，sDQMB
為數(shù)據(jù)輸入輸出口。2.系統(tǒng)信號(hào)sCLK時(shí)鐘信號(hào)(S2-42，S2-125，S2-79，S2-163)。3.控制信號(hào)sRAS#行地址輸入(S2-115)、sCAS#列地址輸入(S2-111)、sWE#寫(xiě)使能信號(hào)(S2-113)。另外，DIMM接口把內(nèi)存的數(shù)據(jù)信號(hào)總線(xiàn)的寬度擴(kuò)展為64位，對(duì)應(yīng)于S2的sDQ
。同時(shí)通過(guò)4個(gè)選通信號(hào)sS
擴(kuò)展地址范圍(S2-30，S2-114，S2-45，S2-129)。一般內(nèi)存條上都有一片串行EEPROM，用來(lái)存儲(chǔ)內(nèi)存插條的參數(shù)信息，因此DIMM接口上有sSDA(S2-82)，sSDL(S2-83)用來(lái)訪(fǎng)問(wèn)該EEPROM。
SDRAM的存取控制是通過(guò)CPLD進(jìn)行。選取的CPLD為U101(EP1K30QC208-2)。因此引腳定義包含了和DIMM插座相連的引腳，即傳輸數(shù)據(jù)的sDQ
，傳輸?shù)刂返膕A
，另外用以控制SDRAM的sS
(U101-100，U101-99，U101-73，U101-71)，sCAS#(U101-112)，sRAS#(U101-97)，sWE#(U101-113)，sCK(U101-111)。時(shí)鐘信號(hào)clk(U101-79)。用以配置EEPROM的sSDA(U401-19)和sSDL(U401-11)。另外aCONF_DONE(U101-2)，aSTATUS#(U101-52)，aCONFIG#(U101-105)，aDCLK(U101-155)，aDATA0(U101-156)功能同A/D轉(zhuǎn)換控制電路。CPLD其它管腳(管腳名以b開(kāi)頭的)用于與STD總線(xiàn)即S1通訊。CPLD還有個(gè)別未在圖上畫(huà)出的管腳，均是電源或者接地。
附圖4(c)為SDRAM緩存控制電路中配置CPLD單片機(jī)部分，以及時(shí)鐘電路。單片機(jī)和CPLD的連接關(guān)系和A/D轉(zhuǎn)換電路中的相連關(guān)系基本類(lèi)似，單片機(jī)U401(MSC2051)的P1.6，P1.5和P1.4經(jīng)過(guò)鎖存U402(74HC244)連接到CPLD的引腳aCONFIG#(U101-105)，aDCLK(U101-155)，aDATA0(U101-156)，用以向CPLD寫(xiě)入配置數(shù)據(jù)，CPLD的aCONFIG_DONE(U101-2)和aSTATUS#(U101-52)通過(guò)鎖存連接到單片機(jī)的P1.3和P1.2，用以返回配置狀態(tài)給單片機(jī)。使用時(shí)鐘芯片依然是ICS601，SDRAM緩存控制電路中，CPLD的工作頻率為60M，即ICS601將從U9001-8輸入的10M STD總線(xiàn)頻率6倍頻后由U9001-1送至CPLD(U101-79)，而CPLD通過(guò)內(nèi)部邏輯為SDRAM提供30M時(shí)鐘，從(U101-111)輸出到(S2-42，S2-79，S2-125，S2-163)。
網(wǎng)絡(luò)控制電路實(shí)現(xiàn)了接收來(lái)自10M以太網(wǎng)的指令，并按照這些命令的指示控制自定義總線(xiàn)上的其它電路。它可以分為由單片機(jī)和網(wǎng)卡組成的網(wǎng)絡(luò)接口和以CPLD為核心的自定義總線(xiàn)接口兩部分。網(wǎng)絡(luò)接口以ATMEL公司的單片機(jī)AT89C51為核心，它與地址鎖存器，靜態(tài)RAM組成了一個(gè)完整的單片機(jī)系統(tǒng)。因?yàn)楸鞠到y(tǒng)使用的網(wǎng)卡是以DM9008為控制芯片的ISA總線(xiàn)以太網(wǎng)卡。而ISA總線(xiàn)是一個(gè)異步總線(xiàn)，它的讀寫(xiě)時(shí)序與51系列單片機(jī)的時(shí)序相同。所以該網(wǎng)卡可以較容易的接入單片機(jī)系統(tǒng)。由于這里只使用了靜態(tài)RAM、網(wǎng)卡和作為自定義總線(xiàn)控制的CPLD，共3個(gè)外部芯片。所以本系統(tǒng)僅使用單片機(jī)外部地址線(xiàn)的最高2位(P2.7和P2.6)作為這3個(gè)芯片的選擇信號(hào)。其電路框圖可見(jiàn)圖5。另外，本實(shí)施例中在單片機(jī)內(nèi)實(shí)現(xiàn)了TCP/IP協(xié)議，使本系統(tǒng)可以很方便地實(shí)現(xiàn)與INTERNET交換信息。
網(wǎng)絡(luò)控制電路的電路原理圖可參見(jiàn)圖11(a)和圖11(b)。其主要元件包括，圖11(a)中，U6(89C51)為單片機(jī)，用來(lái)控制網(wǎng)卡的操作。J7和J10合起來(lái)為ISA總線(xiàn)板的插座，實(shí)際使用時(shí)將插上一張ISA總線(xiàn)的網(wǎng)卡。U5(74HC373)為鎖存，U7(62256)為擴(kuò)展的RAM。附圖5(b)中，UBF1(EP1K10TC100-3)為我們選用的CPLD，U601為CPLD提供2.5V電源。S1(STD)，U401(MSC2051)和U402(74LV244)功能和前兩部分電路功能相同。
這部分電路為一個(gè)51單片機(jī)的典型應(yīng)用，地址總線(xiàn)ADDR[8..14]，數(shù)據(jù)總線(xiàn)DATA[7..0]，單片機(jī)U6(89C51)通過(guò)ADDR15，ADDR14實(shí)現(xiàn)對(duì)ISA網(wǎng)卡，擴(kuò)展RAM，CPLD分別選通，單片機(jī)的RD(U6-17)分別和ISA網(wǎng)卡，擴(kuò)展RAM，CPLD的讀選通管腳相連(CPLD讀選通管腳為UBF1-29)，單片機(jī)的WR(U6-16)分別和ISA網(wǎng)卡，擴(kuò)展RAM，CPLD的寫(xiě)選通管腳(CPLD寫(xiě)選通管腳為UBF1-30)相連。CPLD使用了Altera公司的ACEX1K系列的EP1K10TC100-3，其引腳定義包括和STD總線(xiàn)通訊的管腳(網(wǎng)絡(luò)名以b開(kāi)頭)及和單片機(jī)配置CPLD所用的引腳aCONF_DONE(UBF1-1)，aSTATUS#(UBF1-25)，aCONFIG#(UBF1-51)，aDCLK(UBF1-75)，aDATA0(UBF1-76)，這些管腳和外圍元件的相接和前兩部分電路基本一樣，不再重復(fù)說(shuō)明。另外還有用以和網(wǎng)卡控制單片機(jī)相連的I/OWRITE(UBF-30)，I/OREAD(UBF1-29)，ADDR[14..15](UBF1-31，UBF1-32)，DATA
(UBF1-33，UBF1-43到UBF1-50)。工作時(shí)鐘bCLK(UBF1-90)。這部分電路CPLD直接用總線(xiàn)時(shí)鐘做為工作時(shí)鐘，沒(méi)有單獨(dú)的時(shí)鐘電路。其余的引腳(引腳名以b開(kāi)頭的)均用來(lái)和STD總線(xiàn)通訊即和S1(STD)相連。末在電路圖上畫(huà)出的管腳均為電源或者接地。
配置與調(diào)試網(wǎng)絡(luò)系統(tǒng)中大量使用了Altera公司的CPLD，ACEX 1K系列的芯片來(lái)實(shí)現(xiàn)與自定義總線(xiàn)通訊和各插卡自身邏輯的控制，包括SDRAM控制、A/D采集控制、網(wǎng)卡與自定義總線(xiàn)間DMA通訊。這些CPLD芯片是使用片內(nèi)的靜態(tài)RAM來(lái)存儲(chǔ)CPLD的配置參數(shù)，所以在每次上電后，都需要對(duì)它們重新進(jìn)行初始化操作。所以，本系統(tǒng)專(zhuān)門(mén)建立了一個(gè)配置網(wǎng)絡(luò)。同時(shí)在為了實(shí)現(xiàn)對(duì)系統(tǒng)各部分的調(diào)試，在配置網(wǎng)絡(luò)上搭載了調(diào)試信息，合成為配置與調(diào)試網(wǎng)絡(luò)。該網(wǎng)絡(luò)以配置調(diào)試電路為核心，并包含其它各電路中的調(diào)試配置執(zhí)行電路。配置調(diào)試電路由FLASH芯片、單片機(jī)、用于調(diào)試其它電路的CPLD、自定義總線(xiàn)上的電源供應(yīng)電路、以及為各基于OC門(mén)的通訊信號(hào)提供上拉的電阻排電路和自定義總線(xiàn)的時(shí)鐘信號(hào)產(chǎn)生電路組成。其中用于調(diào)試其它電路的CPLD的VHDL代碼由自定義總線(xiàn)接口和調(diào)試串口邏輯組成。配置和調(diào)試部分的電路框圖見(jiàn)圖6。
配置與調(diào)試部分的電路原理圖參見(jiàn)圖12(a)和圖12(b)。主要元件包括，圖12(a)中，UBF1(EP1K10P100)為用于和總線(xiàn)通訊的CPLD；2.5V電源產(chǎn)生芯片U601(RC1117)為CPLD提供2.5V電源。U9001(ICS601)為時(shí)鐘芯片；Y9001為10M晶振；J9001為電源插座；用以插于PC機(jī)使用的ATX電源插頭；R9014-R9017為電阻排，為各基于OC門(mén)的通訊信號(hào)提供上拉。圖12(b)中，MAX232用以實(shí)現(xiàn)讀寫(xiě)各配置和調(diào)用單片機(jī)通過(guò)串行方式和PC機(jī)聯(lián)系；CON302為串口線(xiàn)接入的插座；U303(NX25F080A)為一片F(xiàn)LASH，存儲(chǔ)各CPLD的配置；U301(MSC2051)為讀寫(xiě)FLASH的單片機(jī)；S1(STD)，U401(MSC2051)和U402(74LV244)功能和前三部分電路功能相同。
這里CPLD選用了EP1K10TC100-3。其引腳定義和網(wǎng)卡控制部分完全一樣(注網(wǎng)卡控制部分中定義的I/OWRITE，I/OREAD，DATA
，ADDR[14..15]在本部分中不起作用)，和配置和調(diào)試用單片機(jī)，2.5V電源產(chǎn)生芯片U601(RC1117)，金屬指S1連接關(guān)系和網(wǎng)卡控制電路完全一樣，故此處不再詳述。U301(MSC2051)通過(guò)四個(gè)輸入輸出口(SF_SI，SF_SO，SF_SCK，SF_CS#)實(shí)現(xiàn)SPI口，進(jìn)行FLASH中的讀寫(xiě)操作，并通過(guò)和STD總線(xiàn)的bTxd和bRxd相連的(RXD)P3.0及(TXD)P3.1)從FLASH內(nèi)讀出各CPLD的配置以串行方行送至各配置CPLD的單片機(jī)，由那些單片機(jī)對(duì)CPLD進(jìn)行配置。本部分電路比較簡(jiǎn)單，此處不再詳敘。
另外，本實(shí)施例中使用PC配置為PII667，256M內(nèi)存，帶一張TPLINK的網(wǎng)卡，操作系統(tǒng)為Windows 2000，在VB環(huán)境下開(kāi)發(fā)了基于網(wǎng)絡(luò)通訊的采集軟件。由于硬件設(shè)計(jì)中，網(wǎng)卡控制電路對(duì)網(wǎng)卡的控制基于標(biāo)準(zhǔn)TCP/IP協(xié)議，所以PC上不需要額外安裝任何驅(qū)動(dòng)程序，軟件開(kāi)發(fā)也很容易。由于基于標(biāo)準(zhǔn)TCP/IP協(xié)議，如果要把該系統(tǒng)移植到其余操作系統(tǒng)，如LINUX下，也很簡(jiǎn)單。
權(quán)利要求
1.在PC機(jī)控制下用于超聲射頻信號(hào)分析的網(wǎng)絡(luò)信息采集器，包括PC控制機(jī)，其特征在于，它含有以下各組成部分網(wǎng)絡(luò)信息采集器，它包括以下各個(gè)電路A/D轉(zhuǎn)換電路，它含有模擬部分B超射頻信號(hào)通路主要由輸入為B超射頻信號(hào)的輸入阻抗匹配電路、前置放大電路和電平調(diào)整電路集依次串聯(lián)組成，幀同步信號(hào)通路主要由輸入為幀同步信號(hào)的信號(hào)波形調(diào)整電路構(gòu)成，它是一個(gè)用通用運(yùn)算放大器搭成的比較器，A/D轉(zhuǎn)換部分，它是一塊TLC5540構(gòu)成的A/D轉(zhuǎn)換芯片，A/D轉(zhuǎn)換控制部分它是一塊復(fù)雜可編程邏輯器件CPLD1，它的輸入端與上述A/D轉(zhuǎn)換芯片，波形調(diào)整電路和系統(tǒng)時(shí)鐘電路的各輸出端相連；它的輸出端與A/D轉(zhuǎn)換芯片的時(shí)鐘信號(hào)輸入端相連；它和配置，調(diào)試用單片機(jī)互連，同時(shí)又和自定義總線(xiàn)STD互連；它內(nèi)部由相互互連的A/D控制邏輯組件、調(diào)試串口邏輯組件和自定義總線(xiàn)接口邏輯組件三部分集成組成。其中，A/D控制邏輯的輸入信號(hào)來(lái)自A/D轉(zhuǎn)換芯片和幀同步信號(hào)調(diào)整通路，而輸出的時(shí)鐘信號(hào)送至A/D轉(zhuǎn)換芯片，而調(diào)試串口邏輯與配置、調(diào)試用單片機(jī)互連；配置、調(diào)試用單片機(jī)，它與一個(gè)鎖存器相連，另外通過(guò)串行總線(xiàn)和STD總線(xiàn)相連；時(shí)鐘電路，它向CPLD1輸出系統(tǒng)時(shí)鐘信號(hào)；SDRAM緩存控制電路，它含有同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM，用于實(shí)現(xiàn)對(duì)SDRAM讀寫(xiě)、刷新控制并把SDRAM中的數(shù)據(jù)傳送到自定義總線(xiàn)板STD的復(fù)雜可編程邏輯芯片CPLD2，它主要由通過(guò)DIMM插座對(duì)SDRAM的讀寫(xiě)進(jìn)行控制的控制邏輯組件，自定義總線(xiàn)接口邏輯組件，和配置、調(diào)試用單片機(jī)互連的調(diào)試串口邏輯組件，以及內(nèi)部的不同寬度總線(xiàn)接口轉(zhuǎn)換邏輯組件、地址累加器邏輯組件組成，互連于SDRAM和對(duì)它的讀寫(xiě)，刷新控制用CPLD之間的DIMM插座，配置，調(diào)試用單片機(jī)，它和上述CPLD2互連，另外通過(guò)串行總線(xiàn)和STD總線(xiàn)相連；時(shí)鐘電路，它向CPLD2輸出系統(tǒng)時(shí)鐘信號(hào)網(wǎng)絡(luò)控制電路，它含有網(wǎng)絡(luò)接口，它含有分別連接著地址鎖存器和靜態(tài)RAM的網(wǎng)卡控制用單片機(jī)，及網(wǎng)卡接口ISA插座，其上將插入一ISA網(wǎng)卡，通過(guò)網(wǎng)線(xiàn)和PC相連，控制網(wǎng)卡與自定義內(nèi)部總線(xiàn)通訊的復(fù)雜可編程邏輯芯片CPLD3，它主要由和自定義總線(xiàn)STD互連的自定義總線(xiàn)控制邏輯組件，和配置、調(diào)試用單片機(jī)互連的調(diào)試串口邏輯組件，和網(wǎng)卡控制用單片機(jī)互連的并口通訊邏輯組件，以及和網(wǎng)卡(網(wǎng)卡的ISA插座)互連的DMA控制邏輯組件集成組成，配置、調(diào)試用單片機(jī)，它和CPLD3互連，另外通過(guò)串行總線(xiàn)和STD總線(xiàn)相連，它還有一個(gè)與PC控制機(jī)通訊用的串口和串口電平轉(zhuǎn)換芯片配置和調(diào)試電路，它含有為網(wǎng)絡(luò)信息采集器提供電源的ATX電源接口調(diào)試用復(fù)雜可編程邏輯器件CPLD4，它是由與配置和調(diào)試用單片機(jī)互連的調(diào)試串口邏輯組件，和與自定義總線(xiàn)STD互連的自定義總線(xiàn)控制邏輯組件集成而成，配置、調(diào)試用單片機(jī)，它和CPLD4互連FLASH存儲(chǔ)器，其中存儲(chǔ)著上述各部分的CPLD1～CPLD4的邏輯，F(xiàn)LASH讀寫(xiě)單片機(jī)，它和FLASH存儲(chǔ)器互連，它還經(jīng)過(guò)串行總線(xiàn)與自定義總線(xiàn)板STD互連(連接方向和各配置、調(diào)試用單片機(jī)相反)，串口和串口轉(zhuǎn)換轉(zhuǎn)換芯片，連接于PC控制機(jī)的串行口，并通過(guò)STD總線(xiàn)的串行總線(xiàn)和每一個(gè)配置、調(diào)試用單片機(jī)連接時(shí)鐘電路，為自定義總線(xiàn)提供10M時(shí)鐘信號(hào)自定義內(nèi)部總線(xiàn)接口板STD，它與上述A/D轉(zhuǎn)換電路、SDRAM控制電路、網(wǎng)絡(luò)控制電路以及配置和調(diào)試電路中各自CPLD定義總線(xiàn)控制邏輯組件相互連，它含有以下自定義內(nèi)部總線(xiàn)bCLK時(shí)鐘信號(hào)，bRST#復(fù)位信號(hào)，bAD[31∷0]32位地址和數(shù)據(jù)復(fù)用，定義與PCI總線(xiàn)同，bC/BE[3∷0]總線(xiàn)命令，相當(dāng)于PCI總線(xiàn)的C/BE[3∷0]的總線(xiàn)命令，bFRAME#幀周期信號(hào)，相當(dāng)于PCI總線(xiàn)信號(hào)的定義，bMRDY#主設(shè)備準(zhǔn)備好，與PCI總線(xiàn)的IRDY#定義相同，bSRDY#從設(shè)備準(zhǔn)備好，與PCI總線(xiàn)的TRDY#定義相同，bREQ#總線(xiàn)占用請(qǐng)求信號(hào)，bLOCK#總線(xiàn)占用鎖定信號(hào)，用于串行通訊的信號(hào)線(xiàn)bTXD和bRXD。
全文摘要
在PC機(jī)控制下用于超聲射頻信號(hào)分析的網(wǎng)絡(luò)采集器屬于信息計(jì)算機(jī)技術(shù)采集領(lǐng)域，其特征在于它由PC機(jī)，A/D轉(zhuǎn)換電路、SDRAM緩存控制電路、網(wǎng)絡(luò)控制電路和配置調(diào)試電路四部分電路以及使四部分電路相互通訊的自定義總線(xiàn)組成，自定義總線(xiàn)通過(guò)STD總線(xiàn)板實(shí)現(xiàn)，四部分電路均安裝在一個(gè)帶有STD總線(xiàn)板的工控機(jī)籠內(nèi)。本發(fā)明具有很好的適應(yīng)特性和易于實(shí)現(xiàn)的優(yōu)點(diǎn)，同時(shí)由于動(dòng)態(tài)內(nèi)存的應(yīng)用，在大大擴(kuò)大了緩存的容量的同時(shí)降低了成本。也由于采用以太網(wǎng)作為該采集器與PC機(jī)間的數(shù)據(jù)和指令通訊的媒介，從而使數(shù)據(jù)的采集和上載更容易實(shí)現(xiàn)和便于管理，同時(shí)也為遠(yuǎn)程數(shù)據(jù)采集提供了可能。
文檔編號(hào)G06F3/00GK1553301SQ20031012170
公開(kāi)日2004年12月8日 申請(qǐng)日期2003年12月19日 優(yōu)先權(quán)日2003年12月19日
發(fā)明者白凈, 張永紅, 潘東立, 蔣勇, 白 凈 申請(qǐng)人:清華大學(xué)