專利名稱：同步化邏輯電路接口及其同步化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種同步化邏輯電路接口及其同步化方法，尤其是指一種能將不同來源的工作時鐘脈沖使其同步化。
背景技術(shù)：
一般而言，在傳播、處理電子數(shù)據(jù)時都要配合一定的時鐘脈沖，以便正確地解析出數(shù)據(jù)中串行形式之內(nèi)容，并協(xié)調(diào)處理工作，在邏輯電路設計中常會使用異步序向邏輯電路之設計，由于異步序向邏輯電路沒有時鐘脈沖信號的同步，因此，在某一輸入狀態(tài)改變后，異步序向邏輯電路要經(jīng)過一段時間才能進入穩(wěn)定狀態(tài)，并且在異步序向邏輯電路中，當有兩個輸入狀態(tài)同時改變時會引起一種競賽(race)現(xiàn)象，此時異步序向邏輯電路會進入暫穩(wěn)態(tài)(meta-stability)的邏輯不明狀態(tài)，因此，需要將輸入異步序向邏輯電路之異步信號同步于該異步序向邏輯電路之參考時鐘脈沖，以避免兩個輸入異步信號之狀態(tài)同時改變時所引起的競賽(race)現(xiàn)象與邏輯不明狀態(tài)。
請參考圖1，圖1為習知邏輯電路同步化接口，依藉同步化單元32來連接第一邏輯電路34與第二邏輯電路36，其中第一參考時鐘脈沖31為第一邏輯電路34的工作時鐘脈沖，第二參考時鐘脈沖33為第二邏輯電路36之工作時鐘脈沖，利用同步化單元32內(nèi)部若干個D型觸發(fā)器串，分別接收來自第一邏輯電路34之若干個異步信號，并輸出若干個同步于第二參考時鐘脈沖33的信號，反之，亦可利用同步化單元32內(nèi)部若干個D型觸發(fā)器串分別接收來自第二邏輯電路36的若干個異步信號，并輸出若干個同步于第一參考時鐘脈沖31的信號，如此，可以避免若干個異步信號狀態(tài)同時改變而產(chǎn)生的競賽(race)現(xiàn)象，使得不會發(fā)生異步序向邏輯電路暫穩(wěn)態(tài)(meta-stability)的邏輯不明狀態(tài)。
然而，此圖1之習知邏輯電路同步化接口，需利用同步化單元32內(nèi)若干個D觸發(fā)器去解決若干個異步信號狀態(tài)同時改變所產(chǎn)生之競賽(race)現(xiàn)象與暫穩(wěn)態(tài)(meta-stability)問題，并同時處理若干個異步信號，其中若有一個異步信號被忽略跳過，則將會產(chǎn)生時鐘脈沖錯誤。
請參考圖2，圖2為習知不同時鐘脈沖領(lǐng)域之邏輯電路方塊圖，其中系統(tǒng)單元11使用第一時鐘脈沖17為工作時鐘脈沖，目標控制單元12同時使用第一時鐘脈沖17與第二時鐘脈沖18為工作時鐘脈沖，如果第二時鐘脈沖18異步于第一時鐘脈沖17則目標控制單元12可能會同時接收到系統(tǒng)單元11所傳送的若干個異步信號，此時目標控制單元12將會造成錯誤的時鐘脈沖問題產(chǎn)生，而引起競賽(race)現(xiàn)象所產(chǎn)生的異步序向邏輯電路暫穩(wěn)態(tài)(meta-stability)問題。

發(fā)明內(nèi)容
有鑒于此，如何解決邏輯電路接口的同步化，乃是本發(fā)明所要解決的技術(shù)問題，因此，本發(fā)明的目的在于提供一種同步化邏輯電路接口及其同步化方法，其不需要若干個D觸發(fā)器來達到信號時鐘脈沖同步，也不需要考慮若干個異步信號的狀態(tài)同時改變問題，便可避免異步信號狀態(tài)同時改變而引起競賽(race)現(xiàn)象所產(chǎn)生之異步序向邏輯電路暫穩(wěn)態(tài)(meta-stability)問題。
本發(fā)明的技術(shù)方案如下根據(jù)本發(fā)明的一種同步化邏輯電路接口，包含有一系統(tǒng)單元，用以產(chǎn)生一控制信號；一目標控制單元，連接該系統(tǒng)單元，用以做數(shù)據(jù)存放目標的搜尋控制；特點是，還有一時鐘脈沖同步邏輯單元，連接該目標控制單元，用以接收不同來源的時鐘脈沖而輸出一同步時鐘脈沖；一等待信號產(chǎn)生單元，連接該時鐘脈沖同步邏輯單元與該系統(tǒng)單元，用以產(chǎn)生一等待信號；該系統(tǒng)單元、該目標控制單元及該時鐘脈沖同步單元，分別輸入一第一時鐘脈沖，用以提供其工作所需的周期時鐘脈沖；該時鐘脈沖同步單元，則輸入一第二時鐘脈沖，用以提供其工作所需的周期時鐘脈沖。
2.進一步，其中該系統(tǒng)單元為一微處理器；
該時鐘脈沖同步邏輯單元由串接若干個觸發(fā)器與若干個邏輯門組合而成，用以產(chǎn)生該同步時鐘脈沖、一第一檢測信號及一第二檢測信號，該若干個觸發(fā)器為若干個D型觸發(fā)器；該等待信號產(chǎn)生單元，接收該控制信號并輸出該等待信號。
根據(jù)本發(fā)明之同一構(gòu)思，一種時鐘脈沖同步邏輯單元，包含有若干個觸發(fā)器，其工作周期輸入端同步于一第一時鐘脈沖，接收一第二時鐘脈沖而產(chǎn)生一同步時鐘脈沖；一第一邏輯門，接收該若干個觸發(fā)器其中一觸發(fā)器之輸入與輸出端信號，并輸出一第一檢測信號；一第二邏輯門，接收該若干個觸發(fā)器其中另一觸發(fā)器之輸入與輸出端信號，并輸出一第二檢測信號。
進一步，其中該若干個觸發(fā)器為若干個D型觸發(fā)器；該第一邏輯門與該第二邏輯門都為異或門；根據(jù)本發(fā)明的同一構(gòu)思，一種同步化邏輯電路接口的同步化方法，該方法包含下列步驟產(chǎn)生檢測信號與同步時鐘脈沖；檢測處理器是否閑置；檢測第一檢測信號，產(chǎn)生第一等待時鐘脈沖與產(chǎn)生第二等待時鐘脈沖；檢測第二檢測信號，產(chǎn)生第二等待時鐘脈沖；持續(xù)檢測處理器是否閑置。
本發(fā)明的優(yōu)點如下本發(fā)明提供的同步化邏輯電路接口及其同步化法，是利用時鐘脈沖同步邏輯單元來接收第一時鐘脈沖與第二時鐘脈沖，產(chǎn)生同步于第一時鐘脈沖之同步時鐘脈沖以及第一檢測信號與第二檢測信號，同步時鐘脈沖并同時與第一時鐘脈沖傳送給目標控制單元，且第一檢測信號與第二檢測信號傳送給等待信號產(chǎn)生單元，當?shù)却盘柈a(chǎn)生單元接收來自系統(tǒng)單元的異步控制信號時，等待信號產(chǎn)生單元若同時接收第一檢測信號或第二檢測信號則等待信號產(chǎn)生單元會傳送等待信號給系統(tǒng)單元，由于同步時鐘脈沖同步于第一時鐘脈沖所以可以避免目標控制單元的暫穩(wěn)態(tài)之問題。


圖1為習知邏輯電路同步化接口方塊圖；圖2為習知不同時鐘脈沖領(lǐng)域之邏輯電路方塊圖；
圖3為本發(fā)明之同步化邏輯電路接口電路方塊圖；圖4為時鐘脈沖同步邏輯單元之電路方塊圖；圖5為時鐘脈沖同步邏輯單元之波形示意圖；圖6為本發(fā)明中的等待信號產(chǎn)生波形示意圖；圖7本發(fā)明的同步化方法操作流程圖。
標號說明習知01第一參考時鐘脈沖 02同步化單元03第二參考時鐘脈沖 04第一邏輯電路06第二邏輯電路 11系統(tǒng)單元12目標控制單元 17第一時脈18第二時脈本發(fā)明11系統(tǒng)單元 12目標控制單元14等待信號產(chǎn)生單元 16時鐘脈沖同步邏輯單元17第一時鐘脈沖 18第二時鐘脈沖20同步時鐘脈沖 161第一D型觸發(fā)器162第二D型觸發(fā)器163第三D型觸發(fā)器164第四D型觸發(fā)器165第五D型觸發(fā)器166第一邏輯門 167第二邏輯門S0第一輸出時鐘脈沖 S1第二輸出時鐘脈沖S2第三輸出時鐘脈沖 S3第四輸出時鐘脈沖S4第五輸出時鐘脈沖 26第一檢測信號27第二檢測信號具體實施方式
請參考圖3，圖3為本發(fā)明之同步化邏輯電路接口10電路方塊圖。本發(fā)明之同步化邏輯電路接口10由時鐘脈沖同步邏輯單元16產(chǎn)生一同步于第一時鐘脈沖17之同步時鐘脈沖20，并避免目標控制單元12可能同時接收到系統(tǒng)單元11所傳送之若干個異步信號，造成錯誤之時鐘脈沖問題。本發(fā)明之同步化邏輯電路接口10中設有一系統(tǒng)單元、一目標控制單元、一時鐘脈沖同步邏輯單元、一等待信號產(chǎn)生單元、一第一時鐘脈沖、一第二時鐘脈沖，其中該系統(tǒng)單元可為一微處理器。
請參考圖4，圖4為時鐘脈沖同步邏輯單元16之電路方塊圖。其中該時鐘脈沖同步邏輯單元16由第一D型觸發(fā)器161、第二D型觸發(fā)器162、第三D型觸發(fā)器163、第四D型觸發(fā)器164及第五D型觸發(fā)器165串接并與第一邏輯門166和第二邏輯門167連結(jié)組合而成，D型觸發(fā)器其工作周期輸入端(CK)同時接收第一時鐘脈沖17，并于第一D型觸發(fā)器161之輸入端接收第二時鐘脈沖18，產(chǎn)生同步時鐘脈沖20在第五D型觸發(fā)器之輸出端，第一邏輯門166接收第四D型觸發(fā)器164之輸入與輸出端信號，并輸出第一檢測信號26，第二邏輯門167接收第四D型觸發(fā)器165之輸入與輸出端信號，并輸出第二檢測信號27。
請配合圖4，圖5為時鐘脈沖同步邏輯單元16之波形示意圖，其中第一時鐘脈沖17為時鐘脈沖同步邏輯單元16內(nèi)五個D型觸發(fā)器之工作時鐘脈沖，并將第二時鐘脈沖18輸入到第一D型觸發(fā)器161，并于各D型觸發(fā)器之輸出端分別得到第一輸出時鐘脈沖S0、第二輸出時鐘脈沖S1、第三輸出時鐘脈沖S2、第四輸出時鐘脈沖S3及第五輸出時鐘脈沖S4，且第五輸出時鐘脈沖S4為同步時鐘脈沖20。
此時同步時鐘脈沖20同步于第一時鐘脈沖17，同時，第一檢測信號26由第一邏輯門166將第三輸出時鐘脈沖S2與第四輸出時鐘脈沖S3作異或門之運算而得，第二檢測信號27由第二邏輯門167將第四輸出時鐘脈沖S3與第五輸出時鐘脈沖S4作異或門之運算而得。
上述之同步時鐘脈沖20系由第一時鐘脈沖17工作于時鐘脈沖同步邏輯單元16內(nèi)五個D型觸發(fā)器所產(chǎn)生，因此同步時鐘脈沖20經(jīng)由D型觸發(fā)器之傳播延遲特性而延遲于第一時鐘脈沖17，如果當圖3本發(fā)明之同步化邏輯電路接口10電路方塊圖中之系統(tǒng)單元11同時傳送若干個異步之控制信號24到目標控制單元12時，目標控制單元12將會產(chǎn)生執(zhí)行時間的錯誤，所以要在同步時鐘脈沖20之前緣觸發(fā)時，同時防止系統(tǒng)單元11傳送異步之控制信號24到目標控制單元12，因此，要在同步時鐘脈沖20之前緣觸發(fā)后傳送等待信號22給系統(tǒng)單元11，使得系統(tǒng)單元11傳送異步之控制信號24動作可以延遲執(zhí)行以解決執(zhí)行時間的錯誤動作。
請配合圖3，圖6為等待信號產(chǎn)生波形示意圖，當系統(tǒng)單元11傳送異步之控制信號24到目標控制單元12時，為了解決目標控制單元12產(chǎn)生之執(zhí)行時間的錯誤，所以需在同步時鐘脈沖20之前緣觸發(fā)后傳送等待信號22給系統(tǒng)單元11，使系統(tǒng)單元11可以延遲傳送異步之控制信號24到目標控制單元12，因此，在等待信號產(chǎn)生單元14檢測到第一檢測信號26或第二檢測信號27之動作時，會產(chǎn)生等待信號給系統(tǒng)單元11使得系統(tǒng)單元11傳送之控制信號動作可以延遲執(zhí)行以解決執(zhí)行時間的錯誤動作。
接下來，介紹根據(jù)本發(fā)明實施例所述之同步化邏輯電路接口之同步化方法操作流程請參考圖7，圖7為同步化方法操作流程圖，該方法流程如下先產(chǎn)生檢測信號與同步時鐘脈沖(S100)；檢測處理器是否閑置(S102)；然后檢測第一檢測信號，產(chǎn)生第一等待時鐘脈沖與產(chǎn)生第二等待時鐘脈沖(S104)；接著檢測第二檢測信號，產(chǎn)生第二等待時鐘脈沖(S106)；最后持續(xù)檢測處理器是否閑置？(S108)。
請配合圖3，在圖7本發(fā)明同步化方法操作流程圖中，第二時鐘脈沖18藉時鐘脈沖同步邏輯單元16產(chǎn)生與第一時鐘脈沖17同步之同步時鐘脈沖20，并與第一時鐘脈沖17同時傳送到目標控制單元12，當系統(tǒng)單元11傳送異步之控制信號24到目標控制單元12時，等待信號產(chǎn)生單元14亦會接收來自系統(tǒng)單元11異步之控制信號24，此時若系統(tǒng)單元11處于閑置狀態(tài)，則在系統(tǒng)單元11處于閑置狀態(tài)期間，等待信號產(chǎn)生單元14若接收到來自時鐘脈沖同步邏輯單元16產(chǎn)生之第一檢測信號26或第二檢測信號28則會產(chǎn)生等待信號22到系統(tǒng)單元11，使得系統(tǒng)單元11傳送異步之控制信號24動作可以延遲執(zhí)行而避免目標控制單元12可能會同時接收到系統(tǒng)單元11所傳送之若干個異步之控制信號24，造成錯誤之時鐘脈沖問題。
綜上所述，本發(fā)明之同步化邏輯電路接口，可以防止當系統(tǒng)單元11傳送異步之控制信號24到目標控制單元12時，避免若干個異步之控制信號24同時發(fā)生在相同之工作時鐘脈沖而造成目標控制單元12時鐘脈沖之錯誤或產(chǎn)生暫穩(wěn)態(tài)之問題。
以上所述，僅為本發(fā)明的一個最佳實施例之詳細說明與圖示，凡合于本發(fā)明范圍之精神與其類似變化之實施例，皆應包含于本創(chuàng)作之范疇中，任何熟悉該項技藝者在本發(fā)明之領(lǐng)域內(nèi)，可輕易思及之變化或修飾皆可涵蓋在以下本發(fā)明之范圍。
權(quán)利要求
1.一種同步化邏輯電路接口，包含有一系統(tǒng)單元，用以產(chǎn)生一控制信號；一目標控制單元，連接該系統(tǒng)單元，用以做數(shù)據(jù)存放目標的搜尋控制；其特征在于，還有一時鐘脈沖同步邏輯單元，連接該目標控制單元，用以接收不同來源的時鐘脈沖而輸出一同步時鐘脈沖；一等待信號產(chǎn)生單元，連接該時鐘脈沖同步邏輯單元與該系統(tǒng)單元，用以產(chǎn)生一等待信號；該系統(tǒng)單元、該目標控制單元及該時鐘脈沖同步單元，分別輸入一第一時鐘脈沖，用以提供其工作所需的周期時鐘脈沖；該時鐘脈沖同步單元，則輸入一第二時鐘脈沖，用以提供其工作所需的周期時鐘脈沖。
2.如權(quán)利要求第1所述的同步化邏輯電路接口，其特征在于，該系統(tǒng)單元為一微處理器。
3.如權(quán)利要求1所述的同步化邏輯電路接口，其特征在于，該時鐘脈沖同步邏輯單元由串接若干個觸發(fā)器與若干個邏輯門組合而成，用以產(chǎn)生該同步時鐘脈沖、一第一檢測信號及一第二檢測信號。
4.如權(quán)利要求3所述的同步化邏輯電路接口，其特征在于，該若干個觸發(fā)器為若干個D型觸發(fā)器。
5.如權(quán)利要求1所述的同步化邏輯電路接口，其特征在于，該等待信號產(chǎn)生單元，接收該控制信號并輸出該等待信號。
6.一種時鐘脈沖同步邏輯單元，其特征在于，包含有若干個觸發(fā)器，其工作周期輸入端同步于一第一時鐘脈沖，接收一第二時鐘脈沖而產(chǎn)生一同步時鐘脈沖；一第一邏輯門，接收該若干個觸發(fā)器其中一觸發(fā)器之輸入與輸出端信號，并輸出一第一檢測信號；一第二邏輯門，接收該若干個觸發(fā)器其中另一觸發(fā)器之輸入與輸出端信號，并輸出一第二檢測信號。
7.如權(quán)利要求6所述的時鐘脈沖同步邏輯單元，其特征在于，該若干個觸發(fā)器為若干個D型觸發(fā)器。
8.如權(quán)利要求6所述的時鐘脈沖同步邏輯單元，其特征在于，該第一邏輯門與該第二邏輯門為異或門。
9.一種同步化邏輯電路接口的同步化方法，該方法包含下列步驟產(chǎn)生檢測信號與同步時鐘脈沖；檢測處理器是否閑置；檢測第一檢測信號，產(chǎn)生第一等待時鐘脈沖與產(chǎn)生第二等待時鐘脈沖；檢測第二檢測信號，產(chǎn)生第二等待時鐘脈沖；持續(xù)檢測處理器是否閑置。
全文摘要
一種同步化邏輯電路接口及其同步化方法，用以將不同來源之工作時鐘脈沖使其同步化。該同步化邏輯電路接口包含有系統(tǒng)單元，用以產(chǎn)生控制信號；目標控制單元，連接該系統(tǒng)單元，用以做數(shù)據(jù)存放目標的搜尋控制；時鐘脈沖同步邏輯單元，連接該目標控制單元，接收不同來源的時鐘脈沖而輸出同步時鐘脈沖；等待信號產(chǎn)生單元，連接該時鐘脈沖同步邏輯單元與該系統(tǒng)單元，用以產(chǎn)生等待號；該系統(tǒng)單元、該目標控制單元及該時鐘脈沖同步單元，分別輸入第一時鐘脈沖，用以提供其工作所需的周期時鐘脈沖；該時鐘脈沖同步單元則輸入第二時鐘脈沖，用以提供其工作所需的周期時鐘脈沖。
文檔編號G06F1/12GK1629767SQ20031012270
公開日2005年6月22日 申請日期2003年12月19日 優(yōu)先權(quán)日2003年12月19日
發(fā)明者全南一 申請人:中芯國際集成電路制造(上海)有限公司