專利名稱：非易失性存儲器的自動節(jié)電待機(jī)控制的制作方法


參考附圖，本領(lǐng)域的技術(shù)人員可以更好的理解本發(fā)明的眾多優(yōu)點(diǎn)，其中圖1是根據(jù)本發(fā)明一個實(shí)施例的利用節(jié)電待機(jī)模式的例如閃存陣列的非易失性存儲器陣列的框圖。
圖2是根據(jù)本發(fā)明一個實(shí)施例的用于控制待機(jī)模式的節(jié)電電路的框圖。
圖3是根據(jù)本發(fā)明一個實(shí)施例的包含利用節(jié)電待機(jī)模式的例如閃存陣列的非易失性存儲器陣列的無線設(shè)備的框圖。
具體實(shí)施例方式
現(xiàn)在參考圖1，討論根據(jù)本發(fā)明的利用自動節(jié)電待機(jī)控制的例如閃存陣列的非易失性存儲器陣列。在本發(fā)明的一個實(shí)施例中，非易失性存儲器可以是指這樣的一種存儲器，這種存儲器沒有電源施加給該存儲器時也可以保存信息。在本發(fā)明的一個實(shí)施例中，待機(jī)可以是指一種節(jié)電模式或狀態(tài)，雖然本發(fā)明的范圍并不局限于此。例如，在待機(jī)模式下，通過減小非易失性存儲器陣列的工作電流，不需要處理器介入就能自動節(jié)省功率，雖然本發(fā)明的范圍并不局限于此。
如圖1所示，閃存陣列100可以包括待機(jī)電路或者電路系統(tǒng)112，用于將閃存陣列100置入待機(jī)模式。在本發(fā)明的一個實(shí)施例中，待機(jī)電路系統(tǒng)112可以將閃存陣列100置入待機(jī)模式，以便通過減小工作電流而減少閃存陣列100的功耗，雖然本發(fā)明的范圍并不局限于此。自動節(jié)電電路(APS)110可以和待機(jī)電路系統(tǒng)112耦合在一起，以使得待機(jī)電路系統(tǒng)112自動將閃存陣列100置入待機(jī)模式，而不需要處理器輸入或交互，其結(jié)果是可以節(jié)電，雖然本發(fā)明的范圍并不局限于此。雖然為了示例的目的，本發(fā)明討論閃存陣列，但是本發(fā)明的范圍并不局限于此，本發(fā)明可以擴(kuò)展到其他存儲器技術(shù)。在本發(fā)明的一個實(shí)施例中，APS 110和待機(jī)電路系統(tǒng)112可以是分立的電路，而在本發(fā)明的另一實(shí)施例中，APS 110和待機(jī)電路系統(tǒng)112可以是單個電路，雖然本發(fā)明的范圍并不局限于此。此外，在本發(fā)明的另一實(shí)施例中，APS 110和待機(jī)電路系統(tǒng)112中的任一個或者兩個可以被設(shè)置在閃存陣列100的內(nèi)部，或者，APS 110和待機(jī)電路系統(tǒng)112中的任一個或者兩個可以被設(shè)置在閃存陣列100的外部，雖然本發(fā)明的范圍并不局限于此。
現(xiàn)在參考圖2，討論根據(jù)本發(fā)明的自動節(jié)電電路圖。在本發(fā)明的一個實(shí)施例中，當(dāng)處理器不觸發(fā)閃存陣列100的輸入端時，APS 110可以使待機(jī)電路系統(tǒng)112將閃存陣列100置入待機(jī)模式。在本發(fā)明的一個實(shí)施例中，觸發(fā)可以是指在閃存陣列100的如地址線這樣的輸入端上的活動，在一個實(shí)施例中處理器不觸發(fā)閃存陣列100輸入端的時候是指在閃存陣列100的輸入端或者地址線上沒有活動，這種沒有活動的狀態(tài)可選地持續(xù)一段預(yù)定的時間，雖然本發(fā)明的范圍并不局限于此。
APS 110可以利用芯片使能輸入218來判斷是否控制待機(jī)電路系統(tǒng)112的運(yùn)行，以將閃存陣列100置入待機(jī)模式。在本發(fā)明的一個實(shí)施例中，APS 110可以修改芯片使能輸 218上的信號，以向待機(jī)電路系統(tǒng)112提供一個修改過的芯片使能輸入218。在本發(fā)明的一個實(shí)施例中，對待機(jī)電路系統(tǒng)112的芯片使能輸入220也可以是APS 110的芯片使能輸出220，其中APS 110的輸出被耦合到待機(jī)電路系統(tǒng)112的輸入，雖然本發(fā)明的范圍并不局限于此。當(dāng)通過芯片使能輸入218使閃存陣列100被禁止時，APS 110的輸出可以被忽略。當(dāng)通過芯片使能輸入218使閃存陣列100被使能時，APS 110可以控制用于待機(jī)電路系統(tǒng)112的芯片使能輸入218。在一個具體實(shí)施例中，APS可以操作為一個控制電路，以控制待機(jī)電路系統(tǒng)112，如圖1所示，雖然本發(fā)明的范圍并不局限于此。
當(dāng)處理器沒有正在改變閃存陣列100的輸入時，例如沒有改變地址，地址轉(zhuǎn)換探測器(ATD)電路212可以不產(chǎn)生任何脈沖，例如當(dāng)?shù)刂泛副P216上的信號沒有變化時。地址焊盤216上的信號沒有變化可以表明如圖3所示的處理器314在這一操作中對閃存陣列100的使用已經(jīng)完成，例如處理器314可能沒有正在從閃存陣列100讀取或者向閃存陣列100寫入，或者可能沒有正在地址線上提供地址活動。在這樣的實(shí)施例中，因為APS110探測到ATD電路212沒有產(chǎn)生脈沖，并且APS 110可以自動使待機(jī)電路系統(tǒng)112激活待機(jī)模式，所以不需要處理器314顯式地指示閃存陣列100進(jìn)入待機(jī)模式，雖然本發(fā)明的范圍并不局限于此。
在一個具體實(shí)施例中，閃存陣列100可以在一條讀指令完成前進(jìn)入待機(jī)模式。在這樣的實(shí)施例中，還可能使用單元選擇輸入214。在閃存陣列100通過單元選擇輸入214被選中的情況下，表明需要執(zhí)行一條指令，使得閃存陣列110將不進(jìn)入待機(jī)模式，直到任何讀指令完成。一旦閃存陣列100還沒有通過單元選擇輸入214被去除選中，并且ATD電路212沒有產(chǎn)生任何脈沖，則APS 110可以使待機(jī)電路系統(tǒng)112激活待機(jī)模式，雖然本發(fā)明的范圍并不局限于此。
在一個具體實(shí)施例中，處理器314可以延遲連續(xù)的讀，例如時間大于讀操作時間加上APS 110的內(nèi)部延遲時間。在這樣的實(shí)施例中，可以利用延遲元件210在單元選擇輸入214上引入一個延遲，以在APS 110使待機(jī)電路系統(tǒng)112激活待機(jī)模式前提供一個預(yù)定的等待時間，雖然本發(fā)明的范圍并不局限于此。
在一個實(shí)施例中，APS 110可以包括延遲元件210、地址轉(zhuǎn)換探測器212和組合邏輯，組合邏輯包括或非(NOR)門222和與非(NAND)門224。APS 110可以向待機(jī)電路系統(tǒng)112提供信號，例如在NAND門224輸出端的修改過的芯片使能信號。在這樣的實(shí)施例中，APS 110可以操作為自動控制電路，以啟動待機(jī)電路112，雖然本發(fā)明的范圍并不局限于此。因此，在處理器314沒有在使用閃存陣列100的時候，APS 110可以降低閃存陣列100的功耗。在一個實(shí)施例中，術(shù)語使用可能意思是改變閃存陣列100的輸入，以及等待從閃存陣列100的新的輸出，雖然本發(fā)明的范圍并不局限于此。如圖2所示，APS 110可以使閃存陣列100自動進(jìn)入待機(jī)模式，而不用處理器向閃存陣列100發(fā)送命令。當(dāng)處理器314停止改變對閃存陣列100的輸入，例如在地址焊盤216的尋址后，ATD電路212可以不輸出任何脈沖。在一個實(shí)施例中，當(dāng)ATD電路212沒有在產(chǎn)生脈沖時，閃存陣列100可能沒有在執(zhí)行任務(wù)。閃存陣列100上的APS 110可以通過待機(jī)電路系統(tǒng)112，自動操作以使閃存陣列100進(jìn)入待機(jī)模式，而不需要處理器314做出向閃存陣列100發(fā)出待機(jī)命令的主動決定，雖然本發(fā)明的范圍并不局限于此。應(yīng)該注意到，在本發(fā)明的一個實(shí)施例中，閃存陣列110可以在處理器314通過例如芯片使能輸入218向其發(fā)出進(jìn)入待機(jī)模式的特定命令時被置入待機(jī)模式，或者閃存陣列110可以在例如地址焊盤216上沒有活動時自動被置入待機(jī)模式，或者閃存陣列110可以使用特定命令和自動檢測功能的組合被置入待機(jī)模式，雖然本發(fā)明的范圍并不局限于此。
現(xiàn)在參考圖3，討論根據(jù)本發(fā)明的一個實(shí)施例的含有閃存陣列的無線設(shè)備或終端的框圖。無線設(shè)備300可以包括耦合到天線312上的收發(fā)機(jī)310。無線設(shè)備300可以是多種無線設(shè)備或終端中的一個或多個，包括但不限于蜂窩電話、移動電腦、個人數(shù)字助理等等，雖然本發(fā)明的范圍并不局限于此。無線設(shè)備300可以包括處理器314，用于執(zhí)行程序來控制并操作無線設(shè)備300。程序和/或數(shù)據(jù)可以存儲在耦合到處理器314的閃存陣列100中。根據(jù)本發(fā)明的一個實(shí)施例，閃存陣列100可以實(shí)現(xiàn)例如參考圖2所示出和描述的節(jié)電電路，例如在無線設(shè)備由電池供電時，向無線設(shè)備300提供功率節(jié)省，雖然本發(fā)明的范圍并不局限于此。
雖然已經(jīng)在一定具體程度上描述了本發(fā)明，但是應(yīng)該認(rèn)識到，本領(lǐng)域的技術(shù)人員可以改變其元素，而不脫離本發(fā)明的精神和范圍。通過前面的描述，本發(fā)明的用于非易失性存儲器的自動節(jié)電待機(jī)電路以及它帶來的許多優(yōu)點(diǎn)一定能夠被理解，并且很清楚的是，可以對其部件在形式、結(jié)構(gòu)以及安排上做出各種變化，而不脫離本發(fā)明的范圍和精神，或者不會犧牲本發(fā)明的所有本質(zhì)優(yōu)點(diǎn)，前面提及的形式僅僅是本發(fā)明的示例性實(shí)施例，并不對本發(fā)明造成實(shí)質(zhì)性的改變。權(quán)利要求將包括所有這些變化。
權(quán)利要求
1.一種裝置，包括非易失性存儲器陣列；和節(jié)電電路，所述節(jié)電電路在對所述非易失性存儲器陣列的輸入端上沒有活動的情況下，將所述非易失性存儲器陣列置入待機(jī)模式。
2.如權(quán)利要求1所述的裝置，其中所述節(jié)電電路被配置為將所述非易失性存儲器陣列置入待機(jī)模式，而不需要處理器的介入。
3.如權(quán)利要求1所述的裝置，所述輸入端包括所述非易失性存儲器陣列的地址線。
4.如權(quán)利要求1所述的裝置，其中所述沒有活動包括沒有來自處理器的地址活動。
5.如權(quán)利要求1所述的裝置，其中在預(yù)定的一段時間后，在對所述非易失性存儲器陣列的輸入端上沒有活動的情況下，所述節(jié)電電路將所述非易失性存儲器陣列置入待機(jī)模式。
6.如權(quán)利要求1所述的裝置，所述節(jié)電電路包括延遲元件，所述延遲元件接收用于所述非易失性存儲器陣列的芯片選擇信號；至少一個地址轉(zhuǎn)換探測器，所述地址轉(zhuǎn)換探測器探測所述非易失性存儲器陣列地址線上的活動的不存在；和邏輯電路，所述邏輯電路接收來自所述延遲元件和所述至少一個地址轉(zhuǎn)換探測器的輸出，以提供芯片使能輸出來控制所述待機(jī)模式。
7.一種方法，包括判斷在對非易失性存儲器陣列的輸入端上是否沒有活動；以及在沒有活動的情況下，將所述非易失性存儲器陣列置入待機(jī)模式。
8.如權(quán)利要求7所述的方法，所述置入包括提供芯片使能輸出以控制所述待機(jī)模式。
9.如權(quán)利要求7所述的方法，所述置入包括將所述非易失性存儲器陣列置入待機(jī)模式而不需要由處理器提供的命令。
10.如權(quán)利要求7所述的方法，所述判斷包括判斷在所述非易失性存儲器陣列的地址輸入端上是否有活動。
11.如權(quán)利要求7所述的方法，還包括判斷所述非易失性存儲器陣列是否被選中，以及在芯片選擇輸入表明所述非易失性存儲器陣列沒有被選中時，執(zhí)行所述置入。
12.如權(quán)利要求7所述的方法，還包括判斷所述存儲器陣列是否利用單元選擇輸入而被選中，在所述單元選擇輸入上引入延遲，并且當(dāng)所述單元選擇輸入指示所述非易失性存儲器陣列沒有被選中時，執(zhí)行所述置入。
13.一種方法，包括當(dāng)芯片使能輸出指示非易失性存儲器陣列沒有被使能時，或者當(dāng)所述非易失性存儲器陣列的至少一個地址輸入端上沒有活動時，或者當(dāng)單元選擇輸入指示所述非易失性存儲器陣列沒有被選中時，向所述非易失性存儲器陣列的待機(jī)電路的輸入端提供芯片使能輸出，用于控制所述存儲器陣列的待機(jī)模式，以使所述待機(jī)電路激活所述非易失性存儲器陣列的待機(jī)模式。
14.如權(quán)利要求13所述的方法，還包括在所述單元選擇輸入上引入延遲。
15.一種裝置，包括無線收發(fā)機(jī)；非易失性存儲器陣列；和節(jié)電電路，所述節(jié)電電路控制所述非易失性存儲器陣列的待機(jī)模式。
16.如權(quán)利要求15所述的裝置，所述節(jié)電電路控制所述待機(jī)模式的操作，而不需要處理器介入。
17.如權(quán)利要求15所述的裝置，所述節(jié)電電路基于被提供給所述非易失性存儲器陣列的芯片使能輸入、地址輸入和單元選擇輸入中的至少一個或者多個，提供芯片使能輸出，以控制所述待機(jī)模式的操作。
18.如權(quán)利要求15所述的裝置，當(dāng)所述節(jié)電電路探測到在對所述非易失性存儲器陣列的至少一個輸入端上沒有活動時，所述節(jié)電電路激活待機(jī)模式。
19.如權(quán)利要求15所述的裝置，所述節(jié)電電路包括至少一個地址轉(zhuǎn)換探測器，用于探測對所述非易失性存儲器陣列的至少一個輸入端上的活動的不存在。
全文摘要
一種非易失性存儲器陣列，例如閃存陣列，可以包括節(jié)電電路，以控制非易失性存儲器陣列的待機(jī)模式。在非易失性存儲器陣列的至少一個或多個輸入端沒有活動的情況下，節(jié)電電路可以使非易失性存儲器陣列置入待機(jī)模式。通過減少非易失性存儲器陣列的工作電流，不需要處理器的介入就能自動節(jié)省功率。自動節(jié)電電路可以向待機(jī)電路的輸入端提供芯片使能輸出，來控制待機(jī)電路的運(yùn)行，而不需要來自處理器的顯式待機(jī)命令。
文檔編號G06F1/32GK1692327SQ200380100432
公開日2005年11月2日 申請日期2003年10月29日 優(yōu)先權(quán)日2002年11月15日
發(fā)明者克里斯托弗·海德, 恩里科·卡列里 申請人:英特爾公司