專利名稱：乘法器－累加器塊模式劃分的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及乘法器-累加器(“MAC”)塊，更具體來講，本發(fā)明涉及一種在MAC塊中使用乘法器的更有效的方式。
背景技術(shù)：
往往被稱為數(shù)字信號處理(“DSP”)塊的MAC塊是實(shí)現(xiàn)一組諸如算術(shù)組件之類的乘法器及其他組件的DSP電路。MAC塊可以被用于許多不同類型應(yīng)用的處理中，包括繪圖應(yīng)用、網(wǎng)絡(luò)應(yīng)用、通信應(yīng)用以及視頻應(yīng)用。由于MAC塊以及乘法器一般說來具有多用性，故而可編程邏輯器件的制造商，例如加利福尼亞州圣約瑟(San Jose，California)的Altera公司，最近已經(jīng)開始制造除可編程序邏輯電路之外還包含以MAC塊形式的硬件DSP電路的可編程邏輯器件?？删幊踢壿嬈骷腗AC塊提供這樣一種方式可以使用可編程邏輯器件上更少的空間來實(shí)現(xiàn)用戶設(shè)計(jì)中的某一功能性，并且由于DSP電路相對于可編程序邏輯電路的特質(zhì)，而產(chǎn)生了更快速的執(zhí)行時(shí)間。
MAC塊是由若干乘法器和加法器組成的。每當(dāng)需要使用一特定MAC塊中的一個(gè)或多個(gè)乘法器時(shí)，基于為特定實(shí)現(xiàn)方式使用了多少個(gè)乘法器，來將整個(gè)MAC配置為一種操作模式。例如，如果MAC塊總共包含四個(gè)18位×18位乘法器，并且如果特定設(shè)計(jì)要求使用單個(gè)18位×18位乘法器，那么使MAC塊進(jìn)入這樣一種操作模式只能以18位×18位乘法模式來單獨(dú)地使用每一個(gè)18位×18位乘法器。因此，剩余的三個(gè)乘法器被限制為僅僅以18位×18位乘法模式來使用。這導(dǎo)致對MAC塊中剩余乘法器的潛在使用的低效率限制。
因此，合乎需要的是實(shí)現(xiàn)一種MAC塊，以便可以同時(shí)以不同操作模式使用MAC塊中的乘法器。

發(fā)明內(nèi)容
因此，本發(fā)明的目的之一是提供一種MAC塊，其中可以在MAC塊中的乘法器之中實(shí)現(xiàn)模式劃分。
本發(fā)明的這一及其他目的還通過提供一種具有一個(gè)或多個(gè)MAC塊的可編程邏輯器件來實(shí)現(xiàn)，其中可以同時(shí)地執(zhí)行不同模式。組成MAC塊的乘法器及其他DSP電路(例如，諸如加法器之類的算術(shù)電路)可以在任何特定時(shí)間點(diǎn)被指定為不同的操作模式。例如，在一個(gè)具有四個(gè)18位×18位乘法器的MAC塊的優(yōu)選結(jié)構(gòu)中，一個(gè)18位×18位乘法器可被用于執(zhí)行18位×18位乘法模式，而同時(shí)其他兩個(gè)乘法器可被用于執(zhí)行兩個(gè)18位×18位乘法模式的求和?？梢曰诳捎觅Y源同時(shí)地執(zhí)行任何這樣的適當(dāng)模式。
可使用任何適當(dāng)?shù)目刂菩盘柡涂刂齐娐穪砜刂圃贛AC塊中執(zhí)行哪一模式。例如，控制信號可以基于正被執(zhí)行的模式是否要求此類電路，來指示是否將一特定乘法器的輸出輸入到加法器/減法器里。因?yàn)榭梢愿鶕?jù)本發(fā)明執(zhí)行任何適當(dāng)?shù)哪Ｊ?，所以很清楚的是，可以使用任何適當(dāng)?shù)目刂菩盘柡涂刂齐娐?。還可理解的是，可以使用不同的控制信號和不同的控制電路來執(zhí)行相同的模式。


根據(jù)詳細(xì)說明、并結(jié)合附圖，本發(fā)明的上述及其他目的將變得明顯，其中同樣的附圖標(biāo)記始終適用于同樣的部分，并且其中圖1是一例示性的MAC塊的略圖；圖2是一例示性的MAC塊的框圖，其中四個(gè)n位×n位乘法器是作為四個(gè)n位×n位乘法器來執(zhí)行的；圖3是一例示性的MAC塊的框圖，其中四個(gè)n位×n位乘法器是作為八個(gè)n/2位×n/2位乘法器來執(zhí)行的；圖4是一個(gè)例示性的根據(jù)本發(fā)明的18位×18位乘法模式執(zhí)行過程的示意圖；
圖5是一個(gè)例示性的根據(jù)本發(fā)明的52位累加模式執(zhí)行過程的示意圖；圖6是一個(gè)例示性的根據(jù)本發(fā)明的兩個(gè)18位×18位乘法模式求和執(zhí)行過程的示意圖；圖7是一個(gè)例示性的根據(jù)本發(fā)明的四個(gè)18位×18位乘法模式求和執(zhí)行過程的示意圖；圖8是一個(gè)例示性的根據(jù)本發(fā)明的9位×9位乘法模式執(zhí)行過程的示意圖；圖9是一個(gè)例示性的根據(jù)本發(fā)明的9位×9位乘法模式求和執(zhí)行過程的示意圖；圖10是一個(gè)例示性的根據(jù)本發(fā)明的四個(gè)9位×9位乘法模式求和執(zhí)行過程的示意圖；圖11是一個(gè)例示性的根據(jù)本發(fā)明的36位×36位乘法模式執(zhí)行過程的示意圖；圖12是具有例示性的根據(jù)本發(fā)明的控制信號的MAC塊的框圖；圖13是一個(gè)例示性的具有至少一個(gè)根據(jù)本發(fā)明的MAC塊的可編程邏輯器件的框圖；以及圖14是一個(gè)例示性的采用根據(jù)本發(fā)明的可編程邏輯器件的系統(tǒng)的框圖。
具體實(shí)施例方式
本發(fā)明提供一種MAC塊，它允許它的乘法器、其他電路、或者兩者可同時(shí)在一個(gè)或多個(gè)操作模式中被劃分。所述MAC塊的一個(gè)或多個(gè)乘法器可以被指定以一種模式(例如乘法模式)工作，而所述MAC塊的其他一個(gè)或多個(gè)乘法器可以被指定以另一種模式(例如乘法模式的求和)工作。本發(fā)明允許單一MAC塊支持要求不同數(shù)目乘法器的不同模式。例如，可以將兩個(gè)乘法器用于一種模式，反之也可僅僅將一個(gè)乘法器用于第二種模式。
本發(fā)明特別適用于包括集成DSP電路的可編程邏輯器件。由于需要此類設(shè)備的靈活性，所以允許MAC塊同時(shí)以超過一種的模式工作使得可以對特定可編程邏輯器件內(nèi)可用的DSP資源進(jìn)行更有效地利用。
可以通過使用任何適當(dāng)?shù)碾娐泛腿魏芜m當(dāng)?shù)目刂菩盘杹韺?shí)現(xiàn)允許對MAC塊以超過一種的不同模式進(jìn)行操作。
根據(jù)本發(fā)明的MAC塊可以以任何適當(dāng)?shù)哪Ｊ焦ぷ?。例如，在MAC塊具有四個(gè)18位×18位乘法器的情況下，這意味著兩個(gè)18位二進(jìn)制被乘數(shù)輸入的乘積、或者兩對9位二進(jìn)制被乘數(shù)輸入(被串接為一對18位數(shù)字)的兩個(gè)乘積(串接為一個(gè)36位數(shù)字)，均可以確定為一個(gè)36位二進(jìn)制輸出，適當(dāng)?shù)哪Ｊ嚼绨?、但不局限?8位×18位乘法器，52位累加器，累加器初始化，兩個(gè)18位×18位乘法器的求和，四個(gè)18位×18位乘法器的求和，9位×9位乘法器，兩個(gè)9位×9位乘法器的求和，四個(gè)9位×9位乘法器的求和，36位×36位乘法器，或者任何其他適當(dāng)?shù)哪Ｊ健Ｓ袝r(shí)，所列舉的模式在此分別被引用為模式1-8，其中累加器初始化是模式2A。很清楚的是，這些僅僅是可以被根據(jù)本發(fā)明的MAC塊支持的例示性模式?？梢灾С秩魏纹渌m當(dāng)?shù)哪Ｊ??？梢曰谌魏芜m當(dāng)?shù)南禂?shù)確定這樣的模式支持，舉例來說，包括應(yīng)用需要，可用乘法器尺寸，乘法器數(shù)目，或者任何其他適當(dāng)?shù)南禂?shù)。舉例來說，顯然如果MAC塊包括八個(gè)9位×9位乘法器的話，可以使用不同的模式(例如，八個(gè)9位×9位乘法的求和)。
可以同時(shí)以不同的模式使用一個(gè)MAC塊中的不同乘法器，以避免這樣的情況一個(gè)特定的模式使用MAC塊中的相對很少的乘法器，而令其他乘法器空閑。
在本發(fā)明的某些實(shí)施例中，一個(gè)MAC塊可以被劃分為兩個(gè)或更多乘法器部分?？梢愿鶕?jù)所述部分來指定模式，借此在乘法器的一個(gè)部分中的所有乘法器以相同的模式工作。該配置可以提供控制信號的更簡單的體系結(jié)構(gòu)，并且提供靈活性和簡單性之間的平衡。可以基于希望使用的模式定義部分。舉例來說，如果以特定模式使用MAC塊中的所有乘法器，那么將不進(jìn)行劃分。如果乘法器中的一半需要用于一具體的模式，那么所述MAC塊可以被劃分為兩個(gè)部分，每一部分具有一半乘法器。然后，如果期望的話，所述兩個(gè)部分中每個(gè)部分可以在不同的模式下進(jìn)行工作。在一個(gè)適當(dāng)?shù)奶幚磙k法中，可以將一個(gè)部分進(jìn)一步地劃分。舉例來說，一個(gè)MAC塊可以被劃分為三個(gè)模式，其中，所述模式之一使用一半乘法器，第二模式使用四分之一的乘法器，而第三模式使用四分之一的乘法器。一個(gè)MAC塊可以被劃分為四個(gè)模式，其中每一個(gè)模式使用四分之一的可用乘法器?？梢愿鶕?jù)本發(fā)明實(shí)現(xiàn)任何這樣的適當(dāng)模式。如果需要MAC塊中的所有乘法器，那么所述MAC塊將在單一模式下工作。
為了簡潔和清晰而不是為了限制，并且不失一般性，在此主要依據(jù)由四個(gè)18位×18位規(guī)格的乘法器構(gòu)成的MAC塊說明本發(fā)明。這一配置的例示性的本質(zhì)將被理解，并且很清楚的是，本發(fā)明的教導(dǎo)可以被應(yīng)用于具有任何適當(dāng)構(gòu)件電路配置的任何其他適當(dāng)類型的MAC塊。
圖1示出上述類型的MAC塊10的一個(gè)例示性的實(shí)施例中的電路。具有輸入101-108的MAC塊10包括四個(gè)乘法器11、12、13和14。乘法器11-14中的每一個(gè)可以是18位×18位乘法器。每一個(gè)MAC塊10最好還包括若干加法器/減法器15、16、17和18，這些加法器/減法器提供各乘法器11-14的輸出的加減性能以及累加器功能。
多工器119允許各乘法器11-14共享一個(gè)輸入101。類似地，多工器109和寄存器110允許每一乘法器輸入111、112、121、122、131、132、141、142被寄存或者不被寄存。此外，當(dāng)與多工器190一起使用的時(shí)候，寄存器110能夠形成允許串聯(lián)輸入數(shù)據(jù)的輸入移位寄存器鏈。這樣的輸入移位寄存器鏈甚至可以擴(kuò)展為其他不同的專門化乘法器。各功能可以在160、165、170、175、180、185、195輸出。
根據(jù)本發(fā)明，如果用戶設(shè)計(jì)包括乘法以及其他算術(shù)電路元件，那么這些可以被稱為“MAC元件”的元件最好被自動(dòng)地集合成一個(gè)MAC塊，例如MAC塊10。被集合在一起的MAC元件可以在MAC塊內(nèi)執(zhí)行專門化的乘法、跟隨有加法的乘法、跟隨有減法的乘法以及跟隨有累加的乘法的功能。
在圖2中，示出一個(gè)基于縱向排列的四個(gè)乘法器組織方式的MAC塊。四個(gè)乘法器電路136可以被縱向堆疊，以便潛在地并行操作。每一個(gè)乘法器電路136可以包括一個(gè)n位×n位乘法器(例如，18位×18位乘法器)，來提供n位×n位乘積。每一個(gè)乘法器電路的輸入可以被提供為用于被乘數(shù)的n位信息，并被提供給用于乘法操作的乘法器。每一個(gè)乘法器電路136可以具有一個(gè)輸出，所述輸出可以是2n位的寬度。每一個(gè)乘法器電路136可以提供一個(gè)輸出下行流，所述輸出下行流是乘法操作的結(jié)果。每一個(gè)n位×n位乘法器電路136可以支持兩個(gè)互補(bǔ)的有符號的或者無符號的乘法。動(dòng)態(tài)有符號/無符號控制輸入156可以接收輸入信號，所述輸入信號控制用于乘法器電路136的乘法操作的乘法器和被乘數(shù)的符號。
MAC塊192可以包括三組寄存器電路。MAC塊192可以包括輸入寄存器電路134，流水線寄存器電路和輸出寄存器電路154。如果期望的話，可以在乘法器電路136里面、在加減累加電路144里面、和/或在加減電路140里面包括附加的流水線寄存器電路，以便增加速度。輸出寄存器電路154可以包括大致與輸入寄存器電路134中的寄存器數(shù)目相同的寄存器。輸出寄存器電路154中包括的寄存器的數(shù)目足以寄存MAC塊192的輸出(例如，為MAC塊192支持的全部模式寄存MAC塊192的輸出)。根據(jù)正在將什么執(zhí)行過程或者結(jié)構(gòu)用于MAC塊192或者根據(jù)由MAC塊192提供的功能性范圍，輸出寄存器的數(shù)目可以小于、等于或者大于輸入寄存器的數(shù)目。
為了清晰和簡潔，圖2中沒有示出流水線寄存器電路，在此處所述的其他一些附圖中也沒有示出。如上所述，如果要求的話，可以在MAC塊192中包括輸入寄存器電路134、流水線寄存器電路或者輸出寄存器電路154?？梢詾檩斎爰拇嫫麟娐?34、流水線寄存器電路或者輸出寄存器電路154提供獨(dú)立的時(shí)鐘和清除信號組158。可以為輸入寄存器電路134和流水線寄存器電路提供兩組時(shí)鐘和清除信號158，并為輸出寄存器電路154提供兩組。輸入寄存器電路134可以包括掃描鏈，并且可以包括與所述掃描鏈一起使用的附加電路，以便允許所述掃描鏈在某些數(shù)字信號處理功能中、例如在提供FIR濾波器時(shí)被用作邏輯線路。輸入寄存器電路134可以包括8n個(gè)寄存器(例如，144個(gè)寄存器)，用于8n個(gè)數(shù)據(jù)輸入和q個(gè)寄存器(例如，4個(gè)寄存器)，所述數(shù)據(jù)輸入和寄存器用于乘法器電路136的有符號/無符號控制，并用于加減累加電路144的加減控制。每一個(gè)寄存器可以具有可編程的反向能力，用于當(dāng)期望的時(shí)候提供邏輯反向，或者當(dāng)乘法器的輸入小于n位時(shí)，將寄存器輸入的未用位反向。
輸出寄存器電路154可以具有對于加減累加電路144的反饋路徑161，用于累加操作?？梢酝ㄟ^在可由隨機(jī)存取存儲器控制所控制的那些電路中使用可編程序邏輯連接器(“PLC”)而省略三組寄存器——輸入寄存器電路134、流水線寄存器電路和輸出寄存器電路154中的任何一個(gè)。所述流水線寄存器電路可以包括大致與輸入寄存器電路134中的寄存器數(shù)目相同的寄存器。
在MAC塊192的左方示出的接口電路133可以供給MAC塊192的輸入，這些輸入可以作為輸入寄存器電路134的輸入。輸入寄存器電路134可以包括八個(gè)輸入寄存器，每一個(gè)都具有n位輸入，并且都供給四個(gè)n位×n位乘法器電路136的輸入。
加減累加電路144可以具有連接，用于從乘法器電路136以及從返回路徑161接收輸入。如果期望的話，加減累加電路144可以被配置為將輸出從乘法器電路136送往加法器電路140。乘法器電路136的輸出可以被路由到輸出選擇電路152或者輸出寄存器電路154，而不經(jīng)過加減累加電路144和/或加減電路140。為了清晰和簡潔而不是為了限制，并且不失一般性，在此主要在加法器電路的環(huán)境中說明了加減電路140。加減累加電路144均可以被配置為執(zhí)行兩個(gè)2n位輸入的兩個(gè)互補(bǔ)加法，以產(chǎn)生(2n+1)位輸出。加減累加電路144均可以被配置為執(zhí)行兩個(gè)2n位輸入的兩個(gè)互補(bǔ)減法，以產(chǎn)生(2n+1)位輸出。加減累加電路144均可以被配置為一個(gè)2n位輸入的累加，并具有n+y位輸出。動(dòng)態(tài)加法/減法控制輸入162和164可以被輸入給加減電路144，所述加減電路144用于在加減法操作之間切換，并用于處理復(fù)數(shù)乘法。對于復(fù)數(shù)乘法，可能需要?jiǎng)討B(tài)加法/減法輸入162和164，所述復(fù)數(shù)乘法包含涉及復(fù)數(shù)的乘法。兩個(gè)復(fù)數(shù)的復(fù)數(shù)乘法往往可能涉及加法運(yùn)算和減法運(yùn)算兩者。
加減累加電路144的輸出可以被路由至輸出選擇電路152或者輸出寄存器154，而不經(jīng)過加法器電路140。如果期望的話，加法器電路140可以被配置為傳送來自加減累加電路144的輸入(例如，兩個(gè)互補(bǔ)加法的(n+1)位輸出，累加的(n+y)位輸出等等)。加法器電路140可以具有這樣一個(gè)輸出，該輸出是對來自加減累加電路144的輸出的相加結(jié)果。輸出選擇電路152可以具有這樣的輸入，該輸入來自加法器電路140。輸出選擇電路152可以選擇輸出選擇電路152的這些輸入中的哪些個(gè)被傳送到輸出寄存器電路154。輸出寄存器電路154可以供給在MAC塊192右邊示出的接口電路133的輸入。被分配用于連接MAC塊192中的電路的局部互連資源的百分比，隨著從MAC塊192的左邊至右邊在數(shù)字信號處理功能性方面的復(fù)雜性和變化的增加而增加。
參照圖2，在其他組件中，MAC塊192的“上半部分”可以包括MAC塊192的頂部示出的兩個(gè)乘法器36和加法器/減法器144。參照圖2，在其他組件中，MAC塊192的“下半部分”可以包括MAC塊192的底部示出的兩個(gè)乘法器136和加法器/減法器。
MAC塊192可以被配置為具有一個(gè)基于組織方式的n/2位×n/2位的乘法器。舉例來說，現(xiàn)在參考圖3，MAC塊192可以包括被配置為包括八個(gè)n/2位×n/2位乘法器的乘法器電路136?？梢曰趫D2中的乘法器電路136的四個(gè)n位×n位乘法器來配置所述八個(gè)n/2位×n/2位乘法器。
如果期望的話，可以實(shí)施MAC塊192，以致能夠被配置為具有一個(gè)基于p位×p位乘法器的組織方式，以及被配置為具有一個(gè)或多個(gè)基于p/m位×p/m位乘法器的組織方式，其中p，m和p/m是整數(shù)。如上所述，這一結(jié)構(gòu)至少部分地基于局部互連資源的限制?？梢赃x擇不同的組織方式，并且MAC塊192可以被配置為某些或者全部的基于p/m位×p/m位乘法器的組織方式。
MAC塊192可以包括被配置為提供四個(gè)加法或者減法單元的加減累加電路144。每一個(gè)加法或者減法單元可以對兩個(gè)n位輸入執(zhí)行基于加法的操作，并且具有(n+1)位輸出。如果期望的話，加減累加電路144可以被配置為傳送n/2位×n/2位乘法操作的輸出。乘法器電路136的輸出可以被路由到輸出選擇電路152或者輸出寄存器電路154，而不經(jīng)過加減累加電路144或者加法器電路140。加減累加電路144可以產(chǎn)生所述n/2位×n/2位乘法操作的特定輸出對的加法(或者減法)結(jié)果。
MAC塊192可以包括被配置為提供兩個(gè)加法器的加法器電路140。如果期望的話，加法器電路140可以傳送被從加減累加電路144供給給加法器電路140的輸入。加減累加電路144的輸出可以被路由到輸出選擇電路152或者輸出寄存器電路154，而不經(jīng)過加法器電路140。加法器電路140可以產(chǎn)生這樣兩個(gè)輸出，所述兩個(gè)輸出是對來自加減累加電路144的一對特定輸出的相加結(jié)果。
MAC塊192的局部互連資源可以被配置為使用與基于n位×n位乘法器的組織方式相同的輸入-輸出接口電路133和支持電路(例如，乘法器電路136，加法器電路140，等等)來實(shí)施基于n/2位×n/2位乘法器的組織方式。MAC塊192的局部互連資源可以被配置為包括某些蝶形交叉連接模式，用于在基于n/2位×n/2位乘法器的組織方式中形成適當(dāng)?shù)幕ミB。
可以實(shí)施所述蝶形交叉連接模式，以在輸入寄存器電路134和乘法器電路136之間選擇互連。所述蝶形交叉連接模式可用于讓一對n位輸入的n/2個(gè)高階位彼此相乘，并讓一對n位輸入中的n/2個(gè)低階位彼此相乘?？梢詫?shí)施蝶形交叉連接模式，以在乘法器電路136和加減累加電路144之間選擇互連。如上所述，加減累加電路144可以被配置為包括四個(gè)加法(或者減法)單元。每一個(gè)加法(或者減法)單元可以具有來自乘法器電路136的兩個(gè)n位輸入。所述蝶形交叉連接模式可被用于讓每一個(gè)加法(或者減法)單元的兩個(gè)輸入或者是由乘法器電路136的乘法器執(zhí)行的高階位乘法的結(jié)果，或者是由乘法器電路136的乘法器執(zhí)行的低階位乘法的結(jié)果。蝶形交叉連接模式還可以用于加減累加電路144和加法器電路140之間的互連。加法器電路140可以被劃分為兩個(gè)加法器(例如，兩個(gè)獨(dú)立的加法器)。所述蝶形交叉連接模式可被用于將對高階位運(yùn)算的結(jié)果饋送到加法器電路140的上半部分，而將對低階位運(yùn)算的結(jié)果饋送到加法器電路140的下半部分。在基于n/2位×n/2位乘法器的組織方式中，累加器功能性可能不生效。累加器功能性可能不生效是因?yàn)镸AC塊192的資源可能基本上被消耗在允許實(shí)現(xiàn)基于n/2位×n/2位乘法器的組織方式方面。
所述蝶形交叉連接模式是用于將單一乘法器電路分解為多個(gè)更小的乘法器電路的示例性技術(shù)，是用于管理數(shù)據(jù)以便使多個(gè)更小乘法器電路的輸出被適當(dāng)?shù)丶釉谝黄?例如，將低階位與低階位相加)的示例性技術(shù)，或者是用于管理數(shù)據(jù)以便補(bǔ)償MAC塊的資源方面限制的示例性技術(shù)。由于MAC塊的電路被鋪設(shè)的方式，或者由于被選擇用于電路的布局，而使用這樣的交叉連接模式處理連接。所述蝶形交叉連接模式是作為例示性的實(shí)例提供的。也可以使用其他技術(shù)。舉例來說，可以以消除對蝶形交叉連接模式的需要的方式、或者以可以要求不同類型的交叉連接模式的方式來分解n位×n位乘法器。因此，可以使用其他交叉連接或者連接模式實(shí)現(xiàn)MAC塊192。
MAC塊192的靈活性和可配置性可以支持一組操作模式的體系結(jié)構(gòu)。如果期望的話，圖2中的MAC塊192和圖3中的MAC塊192均可以是一個(gè)MAC塊的獨(dú)立實(shí)施例，所述MAC塊均具有其自己的操作模式組。在一些實(shí)施例中，可以在具有基于n位×n位乘法器的組織方式或者基于n/2位×n/2位乘法器的組織方式、和具有與各自相關(guān)的操作模式之間配置MAC塊192。可以使用存儲器位來配置MAC塊192的模式，令所述模式能由用戶使用。
圖4-11是根據(jù)本發(fā)明的MAC塊可以支持的不同操作模式的例示性執(zhí)行過程的框圖。更具體來講，圖4-11中的模式執(zhí)行過程示出了可以被要求用來實(shí)現(xiàn)每一個(gè)分別的模式的主MAC塊組件。舉例來說，如果一個(gè)特定的模式執(zhí)行過程要求單一18位×18位乘法器，那么剩余的乘法器可根據(jù)本發(fā)明的模式劃分特征而被用于實(shí)現(xiàn)其他模式。
圖4是MAC塊中的一個(gè)18位×18位乘法模式的例示性執(zhí)行過程的框圖。正如所示出的，單一18位×18位乘法執(zhí)行過程使用一個(gè)18位×18位乘法器404，所述乘法器具有被乘數(shù)和乘法器輸入400和402，以及乘積輸出406。在典型的MAC塊中，所示出的執(zhí)行過程將允許在單一MAC塊中同時(shí)地執(zhí)行四個(gè)此類乘法模式，每一個(gè)使用四個(gè)可用乘法器中的一個(gè)。根據(jù)本發(fā)明的模式劃分特征，在乘法器404正被用于執(zhí)行所述18位×18位乘法模式的同時(shí)，剩余的三個(gè)乘法器可被用于執(zhí)行任何其他適當(dāng)?shù)哪Ｊ健?br> 圖5是MAC塊中的一個(gè)52位累加模式的例示性執(zhí)行過程的框圖。正如所示出的，單一52位累加模式執(zhí)行過程使用一個(gè)18位×18位乘法器504，所述乘法器504具有輸入500和502，以及輸出506。加法器/減法器508被用來執(zhí)行加法運(yùn)算，以便更新寄存器510中存儲的運(yùn)算總和。寄存器510的輸出512被反饋到加法器/減法器508里，以便與乘法器504的下一輸出506相加。在典型的MAC塊中，當(dāng)使用諸如圖2中的MAC塊192之類的MAC塊的時(shí)候，所示出的執(zhí)行過程將允許在單一MAC塊中同時(shí)地執(zhí)行兩個(gè)這樣的累加模式，每一個(gè)使用四個(gè)可用乘法器中的一個(gè)(即，損耗乘法器中的兩個(gè))。這是由于圖2中的MAC塊192中的可用算術(shù)電路受限投入工作。然而，根據(jù)本發(fā)明的模式劃分特征，在已經(jīng)使用了不依賴于所投入工作的電路的累加模式(例如18位×18位乘法模式)的同時(shí)，剩余的乘法器可被用于執(zhí)行任何其他適當(dāng)?shù)哪Ｊ健＿@允許更有效地利用MAC塊資源。
圖6是在MAC塊中的對兩個(gè)18位×18位乘法器(例如或者上半部分或者下半部分的兩個(gè)乘法器)的乘積求和的模式的例示性執(zhí)行過程的框圖。正如所示出的，單獨(dú)一個(gè)用于對兩個(gè)乘法器的乘積求和的模式的執(zhí)行過程使用兩個(gè)乘法器608和610，所述乘法器具有輸入600，602，604，和606。乘積612和614被輸入到加法器/減法器616里，所述加法器/減法器616提供輸出618。在典型的MAC塊中，所示出的執(zhí)行過程將允許在單一MAC塊中同時(shí)地執(zhí)行兩個(gè)這樣的對兩個(gè)乘法器的乘積求和的模式，每一個(gè)使用四個(gè)可用乘法器中的兩個(gè)。根據(jù)本發(fā)明的模式劃分特征，在乘法器608和610正被用于執(zhí)行對所述兩個(gè)乘法器的乘積求和的模式的同時(shí)，剩余的兩個(gè)乘法器可被用于執(zhí)行任何其他適當(dāng)?shù)哪Ｊ健?br> 圖7是在MAC塊中對四個(gè)18位×18位乘法器的乘積求和的模式的例示性執(zhí)行過程的框圖。正如所示出的，單獨(dú)一個(gè)對四個(gè)乘法器的乘積求和的模式的執(zhí)行過程使用四個(gè)乘法器716，718，720和722，所述乘法器具有輸入700，702，704，706，708，710，712和714。乘法器716和718可以是上半部分乘法器，而乘法器720和722可以是下半部分乘法器。乘積724和726被輸入到第一級加法器/減法器732里。乘積728和730被輸入到第一級加法器/減法器734里。來自加法器/減法器732和736的輸出736和738被輸入到第二級加法器/減法器740里，所述第二級加法器/減法器740產(chǎn)生輸出742。因?yàn)镸AC塊中的全部乘法器正在用于圖7中所示的執(zhí)行過程，所以根據(jù)本發(fā)明沒有別的模式可以同時(shí)地執(zhí)行。
圖8是MAC塊中的一個(gè)9位×9位乘法模式的例示性執(zhí)行過程的框圖。正如所示出的，單個(gè)乘法模式使用單個(gè)18位×18位乘法器804，所述18位×18位乘法器804具有輸入800和802，以及輸出乘積806。在典型的MAC塊(例如，在圖3中的MAC塊192)中，所示出的執(zhí)行過程將允許在單一MAC塊中同時(shí)地執(zhí)行八個(gè)這樣的9位×9位乘法模式(即，每一個(gè)18位×18位乘法器可被用于實(shí)現(xiàn)兩個(gè)9位×9位乘法器)。根據(jù)本發(fā)明的模式劃分特征，在乘法器804正被用于執(zhí)行所述9位×9位乘法模式的同時(shí)，剩余的三個(gè)18位×18位乘法器以及一個(gè)9位×9位乘法器可被用于執(zhí)行任何其他適當(dāng)?shù)哪Ｊ?。很清楚的是，其他模式不必涉?位×9位乘法器(即，他們可能涉及18位×18位乘法)。
圖9是在MAC塊中對兩個(gè)9位×9位乘法器的乘積求和的模式的例示性執(zhí)行過程的框圖。正如所示出的，單獨(dú)的一個(gè)對兩個(gè)9位×9位乘法器的乘積求和的模式的執(zhí)行過程使用兩個(gè)乘法器908和910(例如，或者是兩個(gè)上半部分的18位×18位乘法器，或者是兩個(gè)下半部分的18位×18位乘法器)，所述乘法器908和910具有輸入900，902，904和906。乘積912和914被輸入到加法器/減法器916里，所述加法器/減法器916提供輸出918。在典型的MAC塊(例如，在圖3中的MAC塊192)中，所示出的執(zhí)行過程將允許在單一MAC塊中同時(shí)地執(zhí)行四個(gè)這樣的對9位×9位乘法器的乘積求和的模式(即，因?yàn)槊恳粋€(gè)18位×18位乘法器可以實(shí)現(xiàn)兩個(gè)9位×9位乘法器)。根據(jù)本發(fā)明的模式劃分特征，在乘法器908和910正被用于執(zhí)行對所述兩個(gè)9位×9位乘法器的乘積求和的模式的同時(shí)，剩余的兩個(gè)18位×18位乘法器和兩個(gè)9位×9位乘法器可被用于執(zhí)行任何其他適當(dāng)?shù)哪Ｊ健?br> 圖10是在MAC塊中對四個(gè)9位×9位乘法器的乘積求和的模式的例示性執(zhí)行過程的框圖。正如所示出的，單獨(dú)一個(gè)對四個(gè)9位×9位乘法器的乘積求和的模式的執(zhí)行過程使用四個(gè)18位×18位乘法器1016，1018，1020，和1022，所述18位×18位乘法器具有輸入1000，1002，1004，1006，1008，1010，1012和1014。舉例來說，乘法器1016和1018可以是上半部分的乘法器，而乘法器1020和1022可以是下半部分的乘法器。乘積1024和1026被輸入到第一級加法器/減法器1032里。乘積1028和1030被輸入到第一級加法器/減法器1034里。來自加法器/減法器1032和1036的輸出1036和1038被輸入到第二級加法器/減法器1040里，所述第二級加法器/減法器1040產(chǎn)生輸出1042。在典型的MAC塊(例如，在圖3中的MAC塊192)中，所示出的執(zhí)行過程將允許在單一MAC塊中同時(shí)地執(zhí)行兩個(gè)這樣的對四個(gè)9位×9位乘法器的乘積求和的模式(即，因?yàn)槊恳粋€(gè)18位×18位乘法器可以實(shí)現(xiàn)兩個(gè)9位×9位乘法器)。根據(jù)本發(fā)明的模式劃分特征，在乘法器1016、1018、1020和1022正被用于執(zhí)行對四個(gè)9位×9位乘法器的乘積求和的模式的同時(shí)，剩余的四個(gè)9位×9位乘法器可被用于執(zhí)行任何其他適當(dāng)?shù)哪Ｊ健：芮宄氖?，如果缺少資源(例如，加法器)，那么某些模式可能不與圖10中的那些模式同時(shí)地執(zhí)行。
圖11是MAC塊中的36位×36位乘法模式的例示性執(zhí)行過程的框圖。基于四個(gè)18位×18位乘法器和加法器構(gòu)造乘法器1104，所述乘法器1104具有輸入1100和1102，以及輸出乘積906。因?yàn)镸AC塊中的全部乘法器正被用于圖11中所示的執(zhí)行過程，所以沒有別的模式可以根據(jù)本發(fā)明同時(shí)地執(zhí)行。
很清楚的是，可以根據(jù)本發(fā)明在MAC塊中執(zhí)行任何其他適當(dāng)?shù)哪Ｊ健Ｅe例來說，可以執(zhí)行某些不需要乘法器的模式，例如36位寬的異或門，與門，或門，或者任何其他適當(dāng)?shù)?、使用例如MAC塊的算術(shù)電路的邏輯門。這些模式在例如支持用于微處理器的逐位操作方面可能有用。還將被理解的是，盡管某些模式涉及“求和”，但是可以使用MAC塊的加法器/減法器電路來使用任何其他適當(dāng)?shù)乃阈g(shù)運(yùn)算(例如，求差)。
舉例來說，其他模式可以包括高帶寬的16位和32位循環(huán)冗余碼(“CRC”)計(jì)算。CRC用于許多通信協(xié)議，用于確保接收數(shù)據(jù)與發(fā)送數(shù)據(jù)相同。為一次對1位編碼而執(zhí)行的CRC編碼/解碼相對地簡單，但是同時(shí)地為多位編碼則增加了復(fù)雜性。
因?yàn)?2位×12位乘法要求執(zhí)行一個(gè)完整的18位×18位乘法器，所以結(jié)果導(dǎo)致資源浪費(fèi)(例如，如果使用了輸入/輸出，則僅僅96位)。根據(jù)本發(fā)明，通過允許以獨(dú)立的同時(shí)模式來使用未用資源，每一個(gè)MAC塊的四個(gè)18位×18位乘法器均支持六個(gè)12位×12位乘法，而不是僅僅四個(gè)。這與基于18位×18位乘法器實(shí)現(xiàn)9位×9位乘法器形成對比，因?yàn)閷⒁粋€(gè)18位×18位乘法器劃分為兩個(gè)9位×9位乘法器被包含在所述18位×18位乘法器內(nèi)。而將兩個(gè)18位×18位乘法器劃分為三個(gè)12位×12位乘法器涉及在乘法器之間共享資源。這要求復(fù)雜的路由和輸入映射。
為了類似的理由，根據(jù)本發(fā)明，一個(gè)24位×24位乘法可以被更有效的執(zhí)行，以致允許單個(gè)MAC塊支持兩個(gè)同時(shí)的24位×24位乘法，所述24位×24位乘法通?？赡芤笠粋€(gè)完整的MAC塊在一個(gè)36位×36位乘法中來執(zhí)行。
可以以任何適當(dāng)?shù)姆绞綀?zhí)行本發(fā)明的模式劃分特征。舉例來說，在一個(gè)適當(dāng)?shù)奶幚矸椒ㄖ?，MAC塊可以被配置為使用適當(dāng)?shù)碾娐?例如，包括多工器，寄存器等等)來允許在相同的MAC塊內(nèi)同時(shí)地執(zhí)行不同的模式。任何適當(dāng)?shù)目刂菩盘柨梢员挥糜谥甘驹鯓酉鄬τ诖煌瑫r(shí)執(zhí)行的模式配置MAC塊。任一或者全部這些控制信號可以被用戶控制。
圖12是一個(gè)根據(jù)本發(fā)明的MAC塊1200的簡化框圖，所述MAC塊1200具有控制信號1201-1211?？刂菩盘?201-1211可以指示MAC塊1200同時(shí)以哪一種或者哪些模式工作?？刂菩盘?201-1211僅僅是例示性的。很清楚的是，任何其他適當(dāng)?shù)目刂菩盘柨杀挥糜趫?zhí)行本發(fā)明的模式劃分特征。為了簡潔和清晰而不是為了限制，并且不失一般性，在此主要依據(jù)控制信號1201-1211說明本發(fā)明。
控制信號1201-1204是“SPLIT”信號，它為MAC塊1200的四個(gè)分別的18位×18位乘法器中的每一個(gè)指示該乘法器是否待被用作一個(gè)18位×18位乘法器，或者該乘法器是否待被用作兩個(gè)9位×9位乘法器?？梢允褂萌魏芜m當(dāng)數(shù)目的SPLIT信號來執(zhí)行任何要求使用特定規(guī)格乘法器的適當(dāng)模式。舉例來說，如果特定模式要求使用4位×4位乘法器，那么可以使用額外的SPLIT信號。在另一種適當(dāng)?shù)奶幚矸椒ㄖ?，SPLIT信號可被用于指示一個(gè)特定的乘法器被用作兩個(gè)或更多更小的乘法器(即，與僅僅被劃分為兩個(gè)更小的乘法器相對比)。
控制信號1205和1208表示“SMODE”信號，所述信號可被用于指示是否啟用了MAC塊1200的累加器功能性。從而，控制信號1205和1208可被用于執(zhí)行52位累加模式?？刂菩盘?205可以與MAC塊1200的上半部分相關(guān)聯(lián)，而控制信號1208可以與MAC塊1200的下半部分相關(guān)聯(lián)。
控制信號1206和1209表示“ZERO”信號，它們可被用于與SMODE信號一起指示是否執(zhí)行模式2A。模式2A被用來初始化(例如，通過清零)在模式2(即上文參考圖5進(jìn)行說明的52位累加器模式)中使用的累加器構(gòu)件。參照圖2，舉例來說，控制信號1206和1209可以令上半部分加法器/減法器144、或者下半部分加法器/減法器144中的適當(dāng)位分別接地，以便累加器清零。在一個(gè)特定的結(jié)構(gòu)中，控制信號1206和1209還可以同時(shí)被用來指示36位×36位乘法。也就是說，在優(yōu)選的36位×36位乘法模式的執(zhí)行過程中，可能需要對加法器/減法器清零。
控制信號1207和1210表示“MODE3”信號，它可用于指示何時(shí)將兩個(gè)乘法器的輸出(即，或者M(jìn)AC塊的上半部分中的兩個(gè)或者下半部分中的兩個(gè))加在一起。因此，控制信號1207和1210用于指示何時(shí)執(zhí)行對兩個(gè)18位×18位乘法求和的模式，或者何時(shí)執(zhí)行對9位×9位乘法求和的模式?？刂菩盘?207和1210分別與MAC塊的上半部分和下半部分相關(guān)聯(lián)。
控制信號1211表示“MODE4”信號，用于指示何時(shí)將四個(gè)乘法器的輸出加在一起。因此，控制信號1211被用于指示何時(shí)執(zhí)行對四個(gè)18位×18位乘法求和的模式，或者何時(shí)執(zhí)行對四個(gè)9位×9位乘法求和的模式。因?yàn)樵谶@些模式中使用了MAC塊的所有四個(gè)乘法器，所以為整個(gè)MAC塊使用了單獨(dú)一個(gè)MODE4信號。
下面的表1概括了上述用于執(zhí)行每一個(gè)所說明的各模式的控制信號。A，B，C和D表示MAC塊中的四個(gè)18位×18位乘法器中的每一個(gè)，A和B是上半部分的乘法器而C和D是下半部分的乘法器。R和S表示MAC塊的上半部分和下半部分。
表1

可以以MAC塊中半部分(即，或者上半部分或者下半部分)中的單個(gè)18位乘法器，或者以整個(gè)MAC塊來執(zhí)行表1中的模式1-8中的每一個(gè)。下面，表2概括了這種靈活性。
表2

如果特定模式要求MAC塊中的一半，那么另外一半可以被半塊模式或者被單個(gè)乘法模式(或者兩個(gè)這樣的模式)使用。如果特定模式要求單個(gè)乘法器，那么剩余的乘法器可以被半塊模式，被單個(gè)乘法模式，或者被兩者使用。
很清楚的是，根據(jù)本發(fā)明的MAC塊的某些結(jié)構(gòu)可能涉及某些間接的和實(shí)踐的限制。舉例來說，在一個(gè)適當(dāng)?shù)慕Y(jié)構(gòu)中，模式4、7和8要求控制信號1201-1204被設(shè)定為相同的值?？赡芤鬄槟Ｊ?、7和8、將控制信號1205和1208設(shè)置為相同值?？赡芤鬄槟Ｊ?、7和8將控制信號1206和1209設(shè)置為相同值。模式3和6可能要求控制信號1201和1202被設(shè)置為相同的值，并且控制信號1203和1204被設(shè)置為相同的值。很清楚的是，這樣的限制僅僅是例示性的，并且至少在某種程度上依賴于所使用的特定結(jié)構(gòu)，MAC塊將被用于何種應(yīng)用，或者兩者。
很清楚的是，可以根據(jù)本發(fā)明表示和實(shí)現(xiàn)任何其他適當(dāng)?shù)哪Ｊ??？蛇M(jìn)一步理解的是，除了所說明的那些控制信號之外、或者代替那些控制信號，可以使用任何其他控制信號。
圖13是一個(gè)可編程邏輯器件1300的簡化框圖，所述可編程邏輯器件1300具有一個(gè)或多個(gè)根據(jù)本發(fā)明配置的MAC塊1302。PLD1300可以具有任何適當(dāng)?shù)幕ミB電路、存儲器電路和可編程序邏輯電路，以便允許PLD 1300實(shí)現(xiàn)用戶設(shè)計(jì)，并在實(shí)現(xiàn)用戶設(shè)計(jì)時(shí)使用MAC塊1302。
圖14示出在根據(jù)本發(fā)明的一個(gè)實(shí)施例的數(shù)據(jù)處理系統(tǒng)1400中的本發(fā)明的(即，至少具有一個(gè)被配置為具有本發(fā)明的模式劃分特征的乘法器)PLD 1300(圖13)。數(shù)據(jù)處理系統(tǒng)1400可以包括一個(gè)或多個(gè)以下構(gòu)件處理器1402；存儲器1404；I/O電路1406；和外圍設(shè)備1408。這些構(gòu)件通過系統(tǒng)總線1410連接在一起，并且被組裝在一個(gè)電路板1412上，所述電路板1412被包含在一個(gè)終端用戶系統(tǒng)1414中。
系統(tǒng)1400可以被用于多種應(yīng)用，例如計(jì)算機(jī)聯(lián)網(wǎng)，數(shù)據(jù)聯(lián)網(wǎng)，儀表設(shè)備，視頻處理，DSP，或者任何其他應(yīng)用，在這些應(yīng)用中，使用可編程的或者可重編程的邏輯線路的優(yōu)點(diǎn)是合乎需要的。PLD1300可被用于執(zhí)行各種不同的邏輯功能。舉例來說，PLD 1300可以被配置為與處理器1402協(xié)同工作的處理器或者控制器。PLD 1300還可以被用作仲裁電路，用于仲裁對系統(tǒng)1400中的共享資源的訪問。在又一個(gè)實(shí)例中，PLD 1300可以被配置為處理器1402和系統(tǒng)1400中的其他構(gòu)件之間的接口。
由此，提供了一種具有模式劃分能力的MAC塊。本領(lǐng)域中的普通技術(shù)人員將理解，能夠通過除了所說明的實(shí)施例之外的方式來實(shí)踐本發(fā)明，所說明的實(shí)施例是為了例證說明給出的而不是為了限制，并且本發(fā)明僅僅由隨后的權(quán)利要求書限制。
權(quán)利要求
1.一種乘法器-累加器塊，包括第一乘法器，用于實(shí)施第一操作模式；以及第二乘法器，用于同時(shí)地實(shí)施第二操作模式。
2.如權(quán)利要求1所述的乘法器-累加器塊，進(jìn)一步包括用于執(zhí)行所述第一操作模式的額外的一個(gè)或多個(gè)乘法器。
3.如權(quán)利要求1所述的乘法器-累加器塊， 進(jìn)一步包括用于執(zhí)行所述第二操作模式的附加的一個(gè)或多個(gè)乘法器。
4.如權(quán)利要求1所述的乘法器-累加器塊，其中所述第一乘法器是一個(gè)18位×18位乘法器，所述第二乘法器是一個(gè)18位×18位乘法器，所述乘法器-累加器塊進(jìn)一步包括兩個(gè)附加的18位×18位乘法器。
5.如權(quán)利要求4所述的乘法器-累加器塊，其中，所述第一模式是從以下組中選出來的，所述組包括18位×18位乘法，52位累加，初始化/清零累加器，對2個(gè)18位×18位乘法求和，對4個(gè)18位×18位乘法求和，9位×9位乘法，對2個(gè)9位×9位乘法求和，對4個(gè)9位×9位乘法求和，以及36位×36位乘法。
6.如權(quán)利要求1所述的乘法器-累加器塊，進(jìn)一步包括若干控制信號，用于指示所述第一模式和所述第二模式。
7.如權(quán)利要求1所述的乘法器-累加器塊，進(jìn)一步包括用于加法、減法和累加輸入的電路。
8.如權(quán)利要求1所述的乘法器-累加器塊，進(jìn)一步包括第三乘法器，用于同時(shí)地執(zhí)行第三操作模式。
9.一種可編程邏輯器件，包括如權(quán)利要求1所述的乘法器-累加器塊。
10.一種乘法器-累加器塊，包括被配置為兩對的四個(gè)18位×18位乘法器；與這些對中的一個(gè)相連接的第一算術(shù)電路；與這些對中的另一個(gè)相連接的第二算術(shù)電路；以及與所述乘法器和算術(shù)電路連接的控制電路，所述控制電路控制所述乘法器-累加器以哪些操作模式工作，其中所述乘法器-累加器能夠同時(shí)以超過一種的操作模式工作。
11.如權(quán)利要求10所述的乘法器-累加器塊，其中，所述第一算術(shù)電路包括加法器，減法器和累加器電路，并且所述第二算術(shù)電路包括加法器，減法器，和累加器電路。
12.如權(quán)利要求10所述的乘法器-累加器塊，進(jìn)一步包括與所述第一算術(shù)電路和所述第二算術(shù)電路連接的第二級算術(shù)電路。
13.如權(quán)利要求10所述的乘法器-累加器塊，其中所述控制電路包括控制信號。
14.如權(quán)利要求13所述的乘法器-累加器塊，其中所述控制信號包括用于指示乘法器中的特定的一個(gè)被配置為作為兩個(gè)或更多更小的乘法器來使用的控制信號。
15.如權(quán)利要求13所述的乘法器-累加器塊，其中所述控制信號包括用于指示將兩對乘法器中特定的一對的輸出彼此求和的控制信號。
16.如權(quán)利要求13所述的乘法器-累加器塊，其中所述控制信號包括用于指示將四個(gè)乘法器的輸出彼此求和的控制信號。
17.如權(quán)利要求10所述的乘法器-累加器塊，其中所述操作模式是從以下組中選出來的，所述組包括18位×18位乘法，52位累加，初始化/清零累加器，對2個(gè)18位×18位乘法求和，對4個(gè)18位×18位乘法求和，9位×9位乘法，對2個(gè)9位×9位乘法求和，對4個(gè)9位×9位乘法求和，以及36位×36位乘法。
18.一種印刷電路板，其上裝配有如權(quán)利要求9中所定義的可編程邏輯器件。
19.如權(quán)利要求18中所定義的印刷電路板，進(jìn)一步包括裝配在所述印刷電路板上并且與存儲器電路連接的存儲器。
20.如權(quán)利要求19中所定義的印刷電路板，進(jìn)一步包括裝配在所述印刷電路板上并且與所述存儲器電路連接的處理電路。
全文摘要
提供了一種可編程邏輯器件，其包括一種具有模式劃分能力的MAC塊?？梢酝瑫r(shí)地執(zhí)行不同的操作模式，借此，所述MAC塊中的乘法器及其他DSP電路可以被指定為不同的操作模式。舉例來說，一個(gè)乘法器可被用于執(zhí)行一種乘法模式，而同時(shí)另外兩個(gè)乘法器可被用于執(zhí)行對兩個(gè)乘法器求和的模式。
文檔編號G06F7/52GK1658152SQ200410005849
公開日2005年8月24日 申請日期2004年2月20日 優(yōu)先權(quán)日2004年2月20日
發(fā)明者萊昂·鄭, 馬丁·蘭厄姆爾, 史蒂文·佩里, 保羅·梅茨根, 格埋戈里·斯達(dá)爾, 威廉·黃, 庫馬羅·塔瑪林蓋姆 申請人:阿爾特拉公司