專利名稱：8位模多項(xiàng)式乘法器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字信號(hào)處理技術(shù)領(lǐng)域，更明確地說(shuō)涉及8位模多項(xiàng)式乘法器電路的改進(jìn)。
背景技術(shù)：
在數(shù)字信號(hào)處理、加解密算法等領(lǐng)域，經(jīng)常會(huì)對(duì)信號(hào)進(jìn)行模多項(xiàng)式乘法處理，而且又以8位模多項(xiàng)式乘法最為普遍。所謂模多項(xiàng)式乘法就是將兩個(gè)多項(xiàng)式相乘然后求模，先確定模多項(xiàng)式的系數(shù)CR，然后輸入兩個(gè)8位多項(xiàng)式的系數(shù)D0、D1，模多項(xiàng)式乘法實(shí)現(xiàn)的運(yùn)算就是Q＝D0*D1 mod CR，其中Q就是模多項(xiàng)式乘法運(yùn)算的結(jié)果。
已有的8位模多項(xiàng)式乘法器電路運(yùn)算速度較慢，生產(chǎn)成本較高，且不易實(shí)施。

發(fā)明內(nèi)容
本發(fā)明的目的，就在于克服上述不足，提供一種響應(yīng)速度快、生產(chǎn)成本低的8位模多項(xiàng)式乘法器電路。
為了達(dá)到上述目的，本發(fā)明包括以CLK、RST、CR-EN和CONT[7:0]為輸入端并以CR[7:0]為輸出端的寄存器，以Q-EN、D0[7:0]、D1[7:0]和CR[7:0]為輸入端的模多項(xiàng)式乘法器。模多項(xiàng)式乘法器以CR[7:0]為系數(shù)，其輸出為Q[7:0]。
模多項(xiàng)式乘法器(33)包括與寄存器(1)連接的異或門(2)、與異或門(2)連接的選擇器(3)、與選擇器(3)連接的異或門(4)、與異或門(4)連接的選擇器(5)、與選擇器(5)連接的異或門(6)、與異或門(6)連接的選擇器(7)、與選擇器(7)連接的異或門(8)、與異或門(8)連接的選擇器(9)、與選擇器(9)連接的異或門(10)、與異或門(10)連接的選擇器(11)、與選擇器(11)連接的異或門(12)、與異或門(12)連接的選擇器(13)、與選擇器(13)連接的與門(14)、以D0[7:0]和D1[7:0]為輸入端的選擇器(16)、與選擇器(3)連接的選擇器(17)、與選擇器(5)連接的選擇器(18)、與選擇器(17)連接的異或門(19)、與選擇器(7)連接的選擇器(20)、與選擇器(18)和異或門(19)連接的異或門(21)、與選擇器(9)連接的選擇器(22)、與選擇器(20)和異或門(21)連接的異或門(23)、與選擇器(11)連接的選擇器(24)、與選擇器(22)和異或門(23)連接的異或門(25)、與選擇器(13)連接的選擇器(26)、與選擇器(24)和異或門(25)連接的異或門(27)、與選擇器(26)和異或門(27)連接的異或門(29)、以選擇器(13)的輸出反相端和D1[7:0]為輸入端的與門(28)、與與門(28)和(14)連接的多路轉(zhuǎn)換器(30)、與多路轉(zhuǎn)換器(30)和異或門(29)的輸出端為輸入的異或門(31)、與異或門(31)連接的寄存器(32)。寄存器(32)的輸出端即為Q[7:0]。
模多項(xiàng)式乘法運(yùn)算的算法雖然是確定的，但它的實(shí)現(xiàn)方法卻有很多種，本發(fā)明設(shè)計(jì)了一種8位模多項(xiàng)式乘法器，可以快速高效的實(shí)現(xiàn)8位模多項(xiàng)式乘法。
本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是首先用配置文件寄存器的方式確定模多項(xiàng)式的系數(shù)，然后將兩個(gè)8位多項(xiàng)式的系數(shù)作為輸入信號(hào)進(jìn)行模乘。
設(shè)D0＝{a7，a6，a5，a4，a3，a2，a1，a0}，D1＝{b7，b6，b5，b4，b3，b2，b1，b0}，CR＝{m7，m6，m5，m4，m3，m2，m1，m0}，Q＝{q7，q6，q5，q4，q3，q2，q1，q0}則D0、D1、CR、Q分別表示下列多項(xiàng)式D0＝a7x7+a6x6+a5x5+a4x4+a3x3+a2x2+a1x+a0D1＝b7x7+b6x6+b5x5+b4x4+b3x3+b2x2+b1x+b0CR＝x8+m7x7+m6x6+m5x5+m4x4+m3x3+m2x2+m1x+m0Q＝q7x7+q6x6+q5x5+q4x4+q3x3+q2x2+q1x+q0模多項(xiàng)式乘法器實(shí)現(xiàn)的運(yùn)算就是Q＝D0*D1 mod CR，即q7x7+q6x6+q5x5+q4x4+q3x3+q2x2+q1x+q0＝(a7x7+a6x6+a5x5+a4x4+a3x3+a2x2+a1x+a0)*(b7x7+b6x6+b5x5+b4x4+b3x3+b2x2+b1x+b0)
mod(x8+m7x7+m6x6+m5x5+m4x4++m3x3+m2x2+m1x+m0)本發(fā)明的優(yōu)點(diǎn)和積極效果是，采用簡(jiǎn)單的電路設(shè)計(jì)實(shí)現(xiàn)了8位模多項(xiàng)式乘法，電路響應(yīng)速度快、易實(shí)施、成本低。它可廣泛應(yīng)用于數(shù)字信號(hào)處理、加解密算法等領(lǐng)域信號(hào)的8位模多項(xiàng)式乘法處理中。


圖1為本發(fā)明的方框圖。
圖2為其電路原理圖。
具體實(shí)施例方式
實(shí)施例1。一種8位模多項(xiàng)式乘法器電路，如圖1、圖2所示。它包括以CLK、RST、CR-EN和CONT[7:0]為輸入端并以CR[7:0]為輸出端的寄存器(1)，以Q-EN、D0[7:0]、D1[7:0]和CR[7:0]為輸入端的模多項(xiàng)式乘法器(33)。模多項(xiàng)式乘法器(33)以CR[7:0]為系數(shù)，其輸出為Q[7:0]。
模多項(xiàng)式乘法器(33)包括與寄存器(1)連接的異或門(2)、與異或門(2)連接的選擇器(3)、與選擇器(3)連接的異或門(4)、與異或門(4)連接的選擇器(5)、與選擇器(5)連接的異或門(6)、與異或門(6)連接的選擇器(7)、與選擇器(7)連接的異或門(8)、與異或門(8)連接的選擇器(9)、與選擇器(9)連接的異或門(10)、與異或門(10)連接的選擇器(11)、與選擇器(11)連接的異或門(12)、與異或門(12)連接的選擇器(13)、與選擇器(13)連接的與門(14)、以D0[7:0]和D1[7:0]為輸入端的選擇器(16)、與選擇器(3)連接的選擇器(17)、與選擇器(5)連接的選擇器(18)、與選擇器(17)連接的異或門(19)、與選擇器(7)連接的選擇器(20)、與選擇器(18)和異或門(19)連接的異或門(21)、與選擇器(9)連接的選擇器(22)、與選擇器(20)和異或門(21)連接的異或門(23)、與選擇器(11)連接的選擇器(24)、與選擇器(22)和異或門(23)連接的異或門(25)、與選擇器(13)連接的選擇器(26)、與選擇器(24)和異或門(25)連接的異或門(27)、與選擇器(26)和異或門(27)連接的異或門(29)、以選擇器(13)的輸出反相端和D1[7:0]為輸入端的與門(28)、與與門(28)和(14)連接的多路轉(zhuǎn)換器(30)、與多路轉(zhuǎn)換器(30)和異或門(29)的輸出端為輸入的異或門(31)、與異或門(31)連接的寄存器(32)，寄存器(32)的輸出端即為Q[7:0]。
本電路能實(shí)現(xiàn)3種操作復(fù)位操作、配置文件寄存器寫操作、模多項(xiàng)式乘法操作。
復(fù)位操作當(dāng)時(shí)鐘CLK上升沿到來(lái)時(shí)，若RST＝1，則將寄存器(1)CONTREG的值CR置為全0，即CR＝0。
配置文件寄存器寫操作當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，若CR_EN＝1，則將輸入CONT寫入寄存器(1)CONTREG中，即CR＝CONT。該操作用于確定模多項(xiàng)式的系數(shù)。
模多項(xiàng)式乘法操作在確定模多項(xiàng)式的系數(shù)CR確定以后，我們就可以進(jìn)行模多項(xiàng)式乘法操作了。
具體的說(shuō)，模多項(xiàng)式乘法按照以下的步驟進(jìn)行首先根據(jù)已經(jīng)寫入的模多項(xiàng)式系數(shù)CR和一個(gè)多項(xiàng)式系數(shù)D0求出中間一個(gè)變量C，具體的求法如圖2中所示，首先判斷多項(xiàng)式系數(shù)D0的最高位D0[7]是否為1，如果為1，則C 1等于多項(xiàng)式系數(shù)D0的低7位并在低位補(bǔ)上一個(gè)0然后與模多項(xiàng)式系數(shù)CR求異或，如果多項(xiàng)式系數(shù)D0的最高位D0[7]為0，則C1等于多項(xiàng)式系數(shù)D0的低7位并在低位補(bǔ)上一個(gè)0，然后再用同樣的算法求出C2，即先判斷C1的最高位，如果C1的最高位為1，則C2等于C1的低7位并在低位補(bǔ)上一個(gè)0然后與模多項(xiàng)式系數(shù)CR求異或，如果C1的最高位為0，則C2等于C1的低7位并在低位補(bǔ)上一個(gè)0；以此類推，求出C2、C3、C4、C5、C6、C7。
然后根據(jù)求出的中間變量C和另一個(gè)多項(xiàng)式系數(shù)D1求另外一個(gè)中間變量mod，如果多項(xiàng)式系數(shù)D1的最低位D1
為1，則mod0等于多項(xiàng)式系數(shù)D0，如果多項(xiàng)式系數(shù)D1的最低位D1
為0，則mod0等于0；如果多項(xiàng)式系數(shù)D1的第二位D1[1]為1，則mod1等于中間變量C1，如果多項(xiàng)式系數(shù)D1的第二位D1[1]為0，則mod1等于0；如果多項(xiàng)式系數(shù)D1的第三位D1[2]為1，則mod2等于中間變量C2，如果多項(xiàng)式系數(shù)D1的第三位D1[2]為0，則mod2等于0；如果多項(xiàng)式系數(shù)D1的第四位D1[3]為1，則mod3等于中間變量C3，如果多項(xiàng)式系數(shù)D1的第四位D1[3]為0，則mod3等于0；以此類推，求出mod4、mod5、mod6、mod7。
根據(jù)中間變量mod就可以得到模多項(xiàng)式乘法的結(jié)果QQ0等于mod0異或mod1；Q1等于Q0異或mod2；Q2等于Q1異或mod3；Q3等于Q2異或mod4；Q4等于Q3異或mod5；Q5等于Q4異或mod6；Q6等于Q5異或mod7；當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，若Q_EN＝1，則將最終計(jì)算結(jié)果Q6作為模多項(xiàng)式乘法的結(jié)果輸出到數(shù)據(jù)端口Q。
實(shí)施例1響應(yīng)速度快、運(yùn)算速度快、效率高、生產(chǎn)成本低。它可廣泛應(yīng)用于數(shù)字信號(hào)處理、加解密算法等領(lǐng)域信號(hào)的8位模多項(xiàng)式乘法處理中。
權(quán)利要求
1.一種8位模多項(xiàng)式乘法器電路，其特征在于它包括以CLK、RST、CR-EN和CONT[7:0]為輸入端并以CR[7:0]為輸出端的寄存器(1)，以Q-EN、D0[7:0]、D1[7:0]和CR[7:0]為輸入端的模多項(xiàng)式乘法器(33)，模多項(xiàng)式乘法器(33)以CR[7:0]為系數(shù)，其輸出為Q[7:0]。
2.按照權(quán)利要求1所述的8位模多項(xiàng)式乘法器電路，其特征在于所說(shuō)的模多項(xiàng)式乘法器(33)包括與寄存器(1)連接的異或門(2)、與異或門(2)連接的選擇器(3)、與選擇器(3)連接的異或門(4)、與異或門(4)連接的選擇器(5)、與選擇器(5)連接的異或門(6)、與異或門(6)連接的選擇器(7)、與選擇器(7)連接的異或門(8)、與異或門(8)連接的選擇器(9)、與選擇器(9)連接的異或門(10)、與異或門(10)連接的選擇器(11)、與選擇器(11)連接的異或門(12)、與異或門(12)連接的選擇器(13)、與選擇器(13)連接的與門(14)、以D0[7:0]和D1[7:0]為輸入端的選擇器(16)、與選擇器(3)連接的選擇器(17)、與選擇器(5)連接的選擇器(18)、與選擇器(17)連接的異或門(19)、與選擇器(7)連接的選擇器(20)、與選擇器(18)和異或門(19)連接的異或門(21)、與選擇器(9)連接的選擇器(22)、與選擇器(20)和異或門(21)連接的異或門(23)、與選擇器(11)連接的選擇器(24)、與選擇器(22)和異或門(23)連接的異或門(25)、與選擇器(1 3)連接的選擇器(26)、與選擇器(24)和異或門(25)連接的異或門(27)、與選擇器(26)和異或門(27)連接的異或門(29)、以選擇器(13)的輸出反相端和D1[7:0]為輸入端的與門(28)、與與門(28)和(14)連接的多路轉(zhuǎn)換器(30)、與多路轉(zhuǎn)換器(30)和異或門(29)的輸出端為輸入的異或門(31)、與異或門(31)連接的寄存器(32)，寄存器(32)的輸出端即為Q[7:0]。
全文摘要
一種8位模多項(xiàng)式乘法器電路，屬于技術(shù)領(lǐng)域。它包括以CLK、RST、CR－EN和CONT[70]為輸入端并以CR[70]為輸出端的寄存器，以Q－EN、D0[70]、D1[70]和CR[70]為輸入端的模多項(xiàng)式乘法器。模多項(xiàng)式乘法器以CR[70]為系數(shù)，其輸出為Q[70]。模多項(xiàng)式乘法器包括14個(gè)異或門、13個(gè)選擇器、一個(gè)多路轉(zhuǎn)換器、兩個(gè)與門和一個(gè)寄存器的有機(jī)組合。它響應(yīng)速度快、運(yùn)算速度快、效率高、生產(chǎn)成本低?？蓮V泛應(yīng)用于數(shù)字信號(hào)處理、加解密算法等領(lǐng)域信號(hào)的8位模多項(xiàng)式乘法處理中。
文檔編號(hào)G06F7/72GK1558323SQ200410023549
公開日2004年12月29日 申請(qǐng)日期2004年1月29日 優(yōu)先權(quán)日2004年1月29日
發(fā)明者陳永強(qiáng), 曲英杰, 丁勇, 劉志恒, 戰(zhàn)嘉瑾, 張世友 申請(qǐng)人:海信集團(tuán)有限公司