專利名稱：共性總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法，更具體地說(shuō)，涉及一種共性總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法。
背景技術(shù)：
在SOC設(shè)計(jì)領(lǐng)域中，目前使用多種總線標(biāo)準(zhǔn)，其中包括ARM公司的AMBA、IBM公司的CoreConnect以及開(kāi)放標(biāo)準(zhǔn)的Wishbone。由于者三種總線標(biāo)準(zhǔn)之間不能實(shí)現(xiàn)直接的兼容，因此對(duì)于使用者來(lái)說(shuō)，對(duì)于不同的總線標(biāo)準(zhǔn)需要采用不同的設(shè)計(jì)，由此而造成了不便。
為了增加通用性，就需要一種能夠適用于多種總線標(biāo)準(zhǔn)的共性總線接口。

發(fā)明內(nèi)容
針對(duì)現(xiàn)有技術(shù)中的上述缺陷，本發(fā)明的目的是提供一種共性總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法。以使該種總線接口能夠應(yīng)用于各種不同的總線標(biāo)準(zhǔn)。
本發(fā)明的基本技術(shù)方案是在處理器和采用特定總線標(biāo)準(zhǔn)的總線以及總線設(shè)備之間增加一協(xié)議層，該協(xié)議層將來(lái)自采用特定總線標(biāo)準(zhǔn)的總線以及總線設(shè)備的數(shù)據(jù)轉(zhuǎn)換成一般的、與具體的總線標(biāo)準(zhǔn)無(wú)關(guān)的數(shù)據(jù)后再交由處理器處理。由此，對(duì)于處理器來(lái)說(shuō)，其處理的數(shù)據(jù)將不再與具體的總線標(biāo)準(zhǔn)相關(guān)，從而實(shí)現(xiàn)了對(duì)于多種總線標(biāo)準(zhǔn)的通用性。
本發(fā)明具體采用如下的技術(shù)方案一種共性總線接口結(jié)構(gòu)，可適用于多種總線標(biāo)準(zhǔn)，包括如下結(jié)構(gòu)一處理器核心；一數(shù)據(jù)總線接口和一指令總線接口，所述數(shù)據(jù)總線接口和所述指令總線接口具有相同的結(jié)構(gòu)，并與所述處理器核心相連；采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備，與所述處理器核心通過(guò)所述數(shù)據(jù)總線接口和所述指令總線接口相連。
所述的總線接口結(jié)構(gòu)中的所述數(shù)據(jù)總線接口和指令總線接口包括用于地址轉(zhuǎn)換的存儲(chǔ)器管理單元、用于保存最近最常用數(shù)據(jù)或者指令的緩存和用于轉(zhuǎn)換時(shí)鐘域的接口部件，其中，所述的三個(gè)部件實(shí)現(xiàn)所述處理器核心和所述采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備之間的訪存通道。
按照本發(fā)明的設(shè)計(jì)方案，所述存儲(chǔ)器管理單元連接至一外部存儲(chǔ)器，所述外部存儲(chǔ)器中保存有地址映射表，所述地址映射表至少包括物理地址、訪問(wèn)許可標(biāo)志位和緩存許可標(biāo)志位；所述存儲(chǔ)器管理單元使用所述地址映射表進(jìn)行地址變換。所述緩存包括兩個(gè)獨(dú)立的緩存，每一個(gè)的大小與定義的頁(yè)面大小一樣；所述緩存的行的大小為16個(gè)字。而所述接口部件實(shí)現(xiàn)存儲(chǔ)器時(shí)鐘域和微處理器時(shí)鐘域之間的轉(zhuǎn)換。
一種共性總線接口結(jié)構(gòu)的實(shí)現(xiàn)方法，所述共性總線接口可適用于多種總線標(biāo)準(zhǔn)，其中，該方法在一處理器核心和采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備之間實(shí)現(xiàn)具有相同結(jié)構(gòu)的一數(shù)據(jù)總線接口和一指令總線接口作為訪存通道，以使所述處理器核心和所述采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備通過(guò)所述的兩個(gè)接口可通信地相連。
所述的實(shí)現(xiàn)方法中，實(shí)現(xiàn)數(shù)據(jù)總線接口和指令總線接口作為訪存通道包括實(shí)現(xiàn)用于地址轉(zhuǎn)換的存儲(chǔ)器管理單元、用于保存最近最常用數(shù)據(jù)或者指令的緩存和用于轉(zhuǎn)換時(shí)鐘域的接口部件。
按照本發(fā)明的設(shè)計(jì)方案，實(shí)現(xiàn)存儲(chǔ)器管理單元包括利用一存儲(chǔ)于外部存儲(chǔ)器中的地址映射表進(jìn)行地址的變換；其中，所述地址映射表至少包括物理地址、訪問(wèn)許可標(biāo)志位和緩存許可標(biāo)志位。實(shí)現(xiàn)緩存包括實(shí)現(xiàn)兩個(gè)獨(dú)立的緩存，每一個(gè)的大小與定義的頁(yè)面大小一樣；所述實(shí)現(xiàn)的緩存的行的大小為16個(gè)字。而實(shí)現(xiàn)接口部件包括在存儲(chǔ)器時(shí)鐘域和微處理器時(shí)鐘域之間進(jìn)行轉(zhuǎn)換。
由于采用了上述的技術(shù)方案，本發(fā)明的共性總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法可適用于多種標(biāo)準(zhǔn)的總線及總線設(shè)備，增加了通用性，使SOC設(shè)計(jì)更為方便。


本發(fā)明的特征、本質(zhì)和優(yōu)勢(shì)將在下面結(jié)合附圖和實(shí)施例的描述之后變得更加明顯，其中圖1是本發(fā)明的共性總線接口結(jié)構(gòu)的框圖；圖2是按照本發(fā)明的一個(gè)實(shí)施例的共性總線接口的詳細(xì)框圖；圖3是按照本發(fā)明的共性總線接口的訪問(wèn)周期的實(shí)例。
具體實(shí)施例方式
下面結(jié)合附圖進(jìn)一步描述本發(fā)明的技術(shù)方案。
本發(fā)明的主要設(shè)計(jì)思想是將處理器核心首先連接到兩個(gè)與具體的總線標(biāo)準(zhǔn)無(wú)關(guān)的總結(jié)接口，即數(shù)據(jù)總線接口和指令總線接口，由這兩個(gè)接口再進(jìn)一步地連接到采用具體總線標(biāo)準(zhǔn)的總線及總線設(shè)備。由此，在處理器核心和總線及總線設(shè)備之間形成一層中間協(xié)議層，該層用于將來(lái)自總線的符合特定總線標(biāo)準(zhǔn)的數(shù)據(jù)轉(zhuǎn)化成對(duì)于處理器核心來(lái)說(shuō)統(tǒng)一形式的數(shù)據(jù)，這樣，從處理器核心的角度，就不必要考慮總線標(biāo)準(zhǔn)的不同，這樣，通過(guò)這宗接口實(shí)現(xiàn)了將各種不同標(biāo)準(zhǔn)的總線“抽象”為共性總線。
按照本發(fā)明的一個(gè)實(shí)施例，采用本發(fā)明的共性總線接口之后，對(duì)于處理器核心來(lái)說(shuō)，其與兩個(gè)接口(數(shù)據(jù)總線接口和指令總線接口)之間的通信變得十分的簡(jiǎn)單，以數(shù)據(jù)總線接口為例，只需定義用于輸出信號(hào)request訪問(wèn)請(qǐng)求address訪問(wèn)地址dataout數(shù)據(jù)輸出bw 訪問(wèn)粒度(1＝字節(jié)，0＝字)rw 讀寫(xiě)標(biāo)志(1＝讀，0＝寫(xiě))用于輸入信號(hào)wait 等待(1＝數(shù)據(jù)尚未就緒，0＝數(shù)據(jù)就緒)datain 數(shù)據(jù)輸入就能實(shí)現(xiàn)數(shù)據(jù)通信，對(duì)于處理器核心來(lái)說(shuō)，其不再需要考慮數(shù)據(jù)是否符合總線的標(biāo)準(zhǔn)，因此操作將大大地得到簡(jiǎn)化，對(duì)于SOC設(shè)計(jì)來(lái)說(shuō)，使用者直接操作的是處理器核心，因此，現(xiàn)在使用者同樣不再需要考慮各種總線標(biāo)準(zhǔn)的匹配問(wèn)題，圖3是該總線接口的一個(gè)訪問(wèn)周期的實(shí)例，除了上述的各種信號(hào)之外，clock是時(shí)鐘信號(hào)，access request表示訪問(wèn)請(qǐng)求，而acknowledge表示確認(rèn)信號(hào)。
下面說(shuō)明一下該總線接口的結(jié)構(gòu)和實(shí)現(xiàn)方法。圖1所示的是按照本發(fā)明的一個(gè)實(shí)施例的共性總線接口結(jié)構(gòu)100的框圖，包括如下的結(jié)構(gòu)一處理器核心102；一數(shù)據(jù)總線接口104和一指令總線接口106，數(shù)據(jù)總線接口104和指令總線接口106具有相同的結(jié)構(gòu)，并與處理器核心102相連；采用特定標(biāo)準(zhǔn)的總線108及數(shù)個(gè)總線設(shè)備110，與處理器核心102通過(guò)數(shù)據(jù)總線接口104和指令總線接口106相連；其中，指令總線接口104和總線108之間的數(shù)據(jù)交換是單向的，而數(shù)據(jù)總線接口104和總線108之間的數(shù)據(jù)交換是雙向的。
在該實(shí)施例中，上述所有設(shè)備之間采用Wishbone互聯(lián)結(jié)構(gòu)實(shí)現(xiàn)相互連接。
圖2進(jìn)一步說(shuō)明了上述結(jié)構(gòu)的詳細(xì)結(jié)構(gòu)框圖，數(shù)據(jù)總線接口104和指令總線接口106包括用于地址轉(zhuǎn)換的存儲(chǔ)器管理單元、用于保存最近最常用數(shù)據(jù)或者指令的緩存和用于轉(zhuǎn)換時(shí)鐘域的接口部件，這三個(gè)部件實(shí)現(xiàn)處理器核心和采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備之間的訪存通道。如圖2所示的實(shí)施例中，其中的處理器核心102為EStarl Core，其連接數(shù)據(jù)存儲(chǔ)器管理單元(MMU)和緩存302(此處MMU和緩存被示為放置在同一個(gè)設(shè)備中，它們也可以分開(kāi)放置在不同的設(shè)備中的)，還連接指令MMU和緩存304。通過(guò)302和304，處理器核心EStarl Core連接到總線310(在該實(shí)施例中，為Wishbone總線)，如圖2所示，總線310連接啟動(dòng)ROM306和存控存儲(chǔ)器(可以是SRAM、SDRAM或者是FLASH)308，啟動(dòng)ROM 306和存控存儲(chǔ)器308中保存有啟動(dòng)時(shí)或之后的操作過(guò)程中需要使用的指令。需要注意的是，指令MMU和緩存304與總線310的連接是單向的。而數(shù)據(jù)MMU和緩存302和總線310的連接是雙向的。如圖2所示的實(shí)施例中，總線310和連接到DMA控制器312。總線310還通過(guò)Wishbone橋314連接到總線316，總線316連接多個(gè)設(shè)備，包括中斷控制器318、串口320、LCD 322和時(shí)鐘324，它們都能夠通過(guò)中斷控制器318向處理器核心EStarl Core 102請(qǐng)求中斷。
在圖2所示的結(jié)構(gòu)中，存儲(chǔ)器管理單元(MMU)、緩存和接口部件共同構(gòu)成了存放通道。其中，存儲(chǔ)器管理單元(MMU)進(jìn)行地址的轉(zhuǎn)換，將邏輯地址變換到物理地址，同時(shí)還檢查訪問(wèn)許可和特權(quán)屬性，如果當(dāng)前的請(qǐng)求無(wú)權(quán)訪問(wèn)該地址，則會(huì)產(chǎn)生ABT異常，出錯(cuò)的邏輯地址和出錯(cuò)的原因會(huì)被保存以供ABT異常處理程序進(jìn)行進(jìn)一步的查詢。緩存存放最近最常用的數(shù)據(jù)，以減小處理器訪問(wèn)速度較慢的外存時(shí)的等待時(shí)間，控制緩存的控制寄存器可以被設(shè)置在協(xié)處理器中。接口部件用于進(jìn)行時(shí)鐘域的轉(zhuǎn)換，使外部存儲(chǔ)器和內(nèi)部的處理器能夠使用相同的時(shí)鐘。
在本發(fā)明中，MMU提供對(duì)于存儲(chǔ)器的地址映射和保護(hù)機(jī)制。該種機(jī)制依賴于存放在外部存儲(chǔ)器中的地址映射表工作，因此MMU連接至一外部存儲(chǔ)器。在地址映射表中，每個(gè)表項(xiàng)給出了對(duì)應(yīng)的地址區(qū)間的屬性，包括物理地址，給出了該表項(xiàng)對(duì)應(yīng)的實(shí)地址區(qū)間的物理基地址。
訪問(wèn)許可標(biāo)志位，其指出應(yīng)用程序需要有什么樣的特權(quán)級(jí)才能訪問(wèn)本表項(xiàng)對(duì)應(yīng)的地址區(qū)間。
緩存許可標(biāo)志位，其指出當(dāng)前地址區(qū)間是否可以使用緩存(cache)以及是否可以使用寫(xiě)緩沖(write buffer)。
通過(guò)協(xié)處理器的協(xié)助，存儲(chǔ)器管理單元可使用包括上述信息的地址映射表進(jìn)行地址變換。一次完整的地址翻譯至少需要訪問(wèn)一次地址映射表，如果是二級(jí)表項(xiàng)中的地址，還需要額外訪問(wèn)一次二級(jí)表項(xiàng)。為了減小訪問(wèn)開(kāi)銷(xiāo)，必須將最常使用的表項(xiàng)緩存在本地，這就產(chǎn)生了TLB機(jī)制。當(dāng)?shù)刂酚成浒l(fā)生變化后，TLB中的一部分，甚至是全部表項(xiàng)都將失效，此時(shí)，必須通過(guò)表項(xiàng)清空機(jī)制將失效的表項(xiàng)清楚出TLB。另一方面，為了確保關(guān)鍵的，對(duì)實(shí)時(shí)性要求很高的代碼和數(shù)據(jù)能始終保存在TLB中，必須通過(guò)表項(xiàng)機(jī)制將表項(xiàng)鎖定在TLB中，防止其被替換。
本發(fā)明中，使用兩個(gè)獨(dú)立的緩存，其包含在處理器核心EStarl中，它們具有如下的特性每一個(gè)緩存的大小與定義的頁(yè)面大小一樣，為4KB，可以并行地訪問(wèn)緩存和TLB，而不必等待地址映射的結(jié)果。
使用直接影射模式，從而減小訪問(wèn)緩存的延時(shí)和緩存的復(fù)雜性。
使用物理地址作為Cache Tag，以防止由于地址映射的變化而造成不必要的緩存的刷新。
緩存的行的大小為16個(gè)字，相對(duì)較大的緩存的行減小了緩存控制器的延時(shí)和復(fù)雜性。同時(shí)可以最大限度的利用外部SDRAM存儲(chǔ)器的高延遲高帶寬的傳輸方式。
使用write back組織方式，只有當(dāng)發(fā)生行替換時(shí)在將被修改的數(shù)據(jù)回寫(xiě)到外部存儲(chǔ)器。
本發(fā)明中的接口部件實(shí)現(xiàn)存儲(chǔ)器時(shí)鐘域和微處理器時(shí)鐘域之間的轉(zhuǎn)換。由于外部存儲(chǔ)器的運(yùn)行頻率較低，遠(yuǎn)遠(yuǎn)低于微處理器的設(shè)計(jì)主頻。而在使用時(shí)存儲(chǔ)控制器必須使用與外部存儲(chǔ)器相同的時(shí)鐘，所以就需要在兩個(gè)時(shí)鐘域之間實(shí)現(xiàn)轉(zhuǎn)換。在圖2中，接口部件并沒(méi)有以一個(gè)單獨(dú)器件的方式出現(xiàn)。熟悉本領(lǐng)域的技術(shù)人員應(yīng)該能夠理解，接口部件的關(guān)鍵是其提供一種在時(shí)鐘域之間進(jìn)行轉(zhuǎn)換的機(jī)制。
通過(guò)上面的描述可知，本發(fā)明的共性接口結(jié)構(gòu)其實(shí)是在處理器核心和采用某種特定標(biāo)準(zhǔn)的總線及總線設(shè)備之間增加一個(gè)協(xié)議層，該層的作用是將各種不同標(biāo)準(zhǔn)的總線上的數(shù)據(jù)“翻譯”成一個(gè)統(tǒng)一的標(biāo)準(zhǔn)之后再提供給處理器核心，由此使處理器核心不必考慮總線的標(biāo)準(zhǔn)問(wèn)題，從而達(dá)到通用的目的。按照本發(fā)明，上述的協(xié)議層是采用一個(gè)數(shù)據(jù)總線接口和一個(gè)指令接口總線來(lái)實(shí)現(xiàn)的。
本發(fā)明還提供一種共性總線接口結(jié)構(gòu)的實(shí)現(xiàn)方法，該共性總線接口即是上述的可適用于多種總線標(biāo)準(zhǔn)的總線接口，該方法在一處理器核心和采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備之間實(shí)現(xiàn)具有相同結(jié)構(gòu)的一數(shù)據(jù)總線接口和一指令總線接口作為訪存通道，以使處理器核心和采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備通過(guò)兩個(gè)接口可通信地相連；其中，上述所有設(shè)備之間采用Wishbone互聯(lián)結(jié)構(gòu)相互連接。
需要理解的是，按照本發(fā)明的方法所實(shí)現(xiàn)的共性總線接口可以是符合前面結(jié)合圖2所描述的實(shí)施例的結(jié)構(gòu)，也可以上述實(shí)施例結(jié)構(gòu)的多種變化，只要所實(shí)現(xiàn)的總線接口符合下述的基本規(guī)范即可該方法中實(shí)現(xiàn)數(shù)據(jù)總線接口和指令總線接口作為訪存通道，包括實(shí)現(xiàn)用于地址轉(zhuǎn)換的存儲(chǔ)器管理單元、實(shí)現(xiàn)用于保存最近最常用數(shù)據(jù)或者指令的緩存和實(shí)現(xiàn)用于轉(zhuǎn)換時(shí)鐘域的接口部件。
該方法中的實(shí)現(xiàn)存儲(chǔ)器管理單元包括利用一存儲(chǔ)于外部存儲(chǔ)器中的地址映射表進(jìn)行地址的變換；其中，地址映射表至少包括物理地址、訪問(wèn)許可標(biāo)志位和緩存許可標(biāo)志位。
實(shí)現(xiàn)緩存包括實(shí)現(xiàn)兩個(gè)獨(dú)立的緩存，每一個(gè)的大小與定義的頁(yè)面大小一樣；所述實(shí)現(xiàn)的緩存的行的大小為16個(gè)字。
實(shí)現(xiàn)接口部件包括在存儲(chǔ)器時(shí)鐘域和微處理器時(shí)鐘域之間進(jìn)行轉(zhuǎn)換。
至于實(shí)現(xiàn)的具體手段，既可以采用完全的專用硬件電路實(shí)現(xiàn)，也可以是由可編程電路來(lái)實(shí)現(xiàn)，如果使用可編程電路，所述電路應(yīng)該按照前面所描述的規(guī)則進(jìn)行配置，以使其符合本發(fā)明的原理。
由于采用了上述的技術(shù)方案，本發(fā)明的共性總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法可適用于多種標(biāo)準(zhǔn)的總線及總線設(shè)備，增加了通用性，使SOC設(shè)計(jì)更為方便。
上述實(shí)施例是提供給熟悉本領(lǐng)域內(nèi)的人員來(lái)實(shí)現(xiàn)或使用本發(fā)明的，熟悉本領(lǐng)域的人員可在不脫離本發(fā)明的發(fā)明思想的情況下，對(duì)上述實(shí)施例做出種種修改或變化，因而本發(fā)明的保護(hù)范圍并不被上述實(shí)施例所限，而應(yīng)該是符合權(quán)利要求書(shū)提到的創(chuàng)新性特征的最大范圍。
權(quán)利要求
1.一種共性總線接口結(jié)構(gòu)，可適用于多種總線標(biāo)準(zhǔn)，其特征在于，包括如下結(jié)構(gòu)一處理器核心；一數(shù)據(jù)總線接口和一指令總線接口，所述數(shù)據(jù)總線接口和所述指令總線接口具有相同的結(jié)構(gòu)，并與所述處理器核心相連；采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備，與所述處理器核心通過(guò)所述數(shù)據(jù)總線接口和所述指令總線接口相連。
2.如權(quán)利要求1所述的總線接口結(jié)構(gòu)，其特征在于，所述數(shù)據(jù)總線接口和指令總線接口包括用于地址轉(zhuǎn)換的存儲(chǔ)器管理單元、用于保存最近最常用數(shù)據(jù)或者指令的緩存和用于轉(zhuǎn)換時(shí)鐘域的接口部件，其中，所述的三個(gè)部件實(shí)現(xiàn)所述處理器核心和所述采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備之間的訪存通道。
3.如權(quán)利要求2所述的總線接口結(jié)構(gòu)，其特征在于，所述存儲(chǔ)器管理單元連接至一外部存儲(chǔ)器，所述外部存儲(chǔ)器中保存有地址映射表，所述地址映射表至少包括物理地址、訪問(wèn)許可標(biāo)志位和緩存許可標(biāo)志位；所述存儲(chǔ)器管理單元使用所述地址映射表進(jìn)行地址變換。
4.如權(quán)利要求2所述的總線接口結(jié)構(gòu)，其特征在于，所述緩存包括兩個(gè)獨(dú)立的緩存，每一個(gè)的大小與定義的頁(yè)面大小一樣；所述緩存的行的大小為16個(gè)字。
5.如權(quán)利要求2所述的總線接口結(jié)構(gòu)，其特征在于，所述接口部件實(shí)現(xiàn)存儲(chǔ)器時(shí)鐘域和微處理器時(shí)鐘域之間的轉(zhuǎn)換。
6.一種共性總線接口結(jié)構(gòu)的實(shí)現(xiàn)方法，所述共性總線接口可適用于多種總線標(biāo)準(zhǔn)，其中，該方法在一處理器核心和采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備之間實(shí)現(xiàn)具有相同結(jié)構(gòu)的一數(shù)據(jù)總線接口和一指令總線接口作為訪存通道，以使所述處理器核心和所述采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備通過(guò)所述的兩個(gè)接口可通信地相連。
7.如權(quán)利要求6所述的實(shí)現(xiàn)方法，其特征在于，實(shí)現(xiàn)數(shù)據(jù)總線接口和指令總線接口作為訪存通道包括實(shí)現(xiàn)用于地址轉(zhuǎn)換的存儲(chǔ)器管理單元、用于保存最近最常用數(shù)據(jù)或者指令的緩存和用于轉(zhuǎn)換時(shí)鐘域的接口部件。
8.如權(quán)利要求7所述的實(shí)現(xiàn)方法，其特征在于，實(shí)現(xiàn)存儲(chǔ)器管理單元包括利用一存儲(chǔ)于外部存儲(chǔ)器中的地址映射表進(jìn)行地址的變換；其中，所述地址映射表至少包括物理地址、訪問(wèn)許可標(biāo)志位和緩存許可標(biāo)志位。
9.如權(quán)利要求7所述的實(shí)現(xiàn)方法，其特征在于，實(shí)現(xiàn)緩存包括實(shí)現(xiàn)兩個(gè)獨(dú)立的緩存，每一個(gè)的大小與定義的頁(yè)面大小一樣；所述實(shí)現(xiàn)的緩存的行的大小為16個(gè)字。
10.如權(quán)利要求7所述的實(shí)現(xiàn)方法，其特征在于，實(shí)現(xiàn)接口部件包括在存儲(chǔ)器時(shí)鐘域和微處理器時(shí)鐘域之間進(jìn)行轉(zhuǎn)換。
全文摘要
本發(fā)明公開(kāi)了一種共性總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法，可適用于多種總線標(biāo)準(zhǔn)，包括如下結(jié)構(gòu)一處理器核心；一數(shù)據(jù)總線接口和一指令總線接口，數(shù)據(jù)總線接口和指令總線接口具有相同的結(jié)構(gòu)，并與處理器核心相連；采用特定標(biāo)準(zhǔn)的總線及數(shù)個(gè)總線設(shè)備，與處理器核心通過(guò)數(shù)據(jù)總線接口和指令總線接口相連。由于采用了上述的技術(shù)方案，本發(fā)明的共性總線接口結(jié)構(gòu)及其實(shí)現(xiàn)方法可適用于多種標(biāo)準(zhǔn)的總線及總線設(shè)備，增加了通用性，使SOC設(shè)計(jì)更為方便。
文檔編號(hào)G06F3/00GK1707404SQ200410025009
公開(kāi)日2005年12月14日 申請(qǐng)日期2004年6月9日 優(yōu)先權(quán)日2004年6月9日
發(fā)明者沈勝宇, 李思昆, 周軍明, 張誼, 黎鐵軍, 薛德賢, 張建民, 黃勇, 曾亮 申請(qǐng)人:上海華博科技(集團(tuán))有限公司