專利名稱：終端裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及以數(shù)字蜂窩式手提電話為主的移動(dòng)通信系統(tǒng)用的終端裝置，特別涉及使用了可編程序的微處理器(以下稱CPU)和數(shù)字信息處理器(以下簡(jiǎn)稱DSP)等的數(shù)據(jù)處理裝置的移動(dòng)通信基帶系統(tǒng)實(shí)現(xiàn)方法。
背景技術(shù)：
先用圖1說明一下與本發(fā)明有關(guān)的移動(dòng)通信系統(tǒng)中的處理的概要。圖1中示出了用戶102、通信終端101以及基地臺(tái)100。用戶102使用通信終端101接入基地臺(tái)100就可以接受各種服務(wù)。由于在與其它的通信終端通信時(shí)也可以通過基地臺(tái)100進(jìn)行，因此，通信終端和基地臺(tái)之間的通信處理就成為非常本質(zhì)的基礎(chǔ)。
通信終端101由以下部分構(gòu)成用戶接口/系統(tǒng)控制部分109，其具有用戶接口功能以及系統(tǒng)控制功能；通信協(xié)議處理部分110，其具有通信協(xié)議處理功能；編碼譯碼處理部分111，具有聲音編碼譯碼處理功能、通信鏈路編碼譯碼處理功能、調(diào)制解調(diào)處理功能等；AFE/RF電路部分105，具有模擬前端(AFE)以及RF電路。再有，在通信終端101上連接有麥克風(fēng)(MIC)103以及揚(yáng)聲器(SPK)104?；嘏_(tái)100由以下部分構(gòu)成系統(tǒng)控制部分112，其具有系統(tǒng)控制功能；通信協(xié)議處理部分113，其具有通信協(xié)議處理功能；編碼譯碼處理部分114，其具有通信鏈路編碼譯碼處理功能、調(diào)制解調(diào)處理功能等；及AFE/RF電路部分106，具有模擬前端(AFE)以及RF電路。
通信終端101和基地臺(tái)100的數(shù)據(jù)交換方式大致分為2種。一是交換聲音等用戶的數(shù)據(jù)，另一是交換系統(tǒng)運(yùn)作上的控制數(shù)據(jù)。
交換聲音數(shù)據(jù)的方式如下。從麥克風(fēng)(MIC)103輸入的聲音數(shù)據(jù)被轉(zhuǎn)換成數(shù)字?jǐn)?shù)據(jù)后，經(jīng)編碼譯碼處理部分111的聲音編碼處理被壓縮。經(jīng)壓縮的聲音數(shù)據(jù)由編碼譯碼處理部分111的通信鏈路編碼處理附加錯(cuò)誤修正用的信息后，經(jīng)編碼譯碼處理部分111的調(diào)制處理被調(diào)制。以上的處理是在數(shù)字范圍內(nèi)進(jìn)行。經(jīng)調(diào)制的數(shù)字聲音在AFE/RF電路部分105中的模擬前端(AFE)中被變換成模擬數(shù)據(jù)，在AFE/RF電路部分105的RF中搭載于高頻電波從天線107發(fā)射出去。該電波由基地臺(tái)100的天線108接收后被解調(diào)。然后，以分配給通信對(duì)象的頻率(頻率分配多重時(shí))再次調(diào)制該電波，在分配在通信對(duì)象上的時(shí)隙(分時(shí)多重時(shí))的定時(shí)，從基地臺(tái)再次發(fā)送到通信對(duì)象。
以下說明交換系統(tǒng)運(yùn)作上的控制數(shù)據(jù)的情況。這種情況下，通信終端101內(nèi)的通信協(xié)議處理部分110和基地臺(tái)100內(nèi)的通信協(xié)議處理部分113進(jìn)行數(shù)據(jù)交換。兩者間形成假想的邏輯性連接。該假想的邏輯性連接由以下那樣的物理性連接實(shí)現(xiàn)。例如，當(dāng)基地臺(tái)100向通信終端發(fā)出某項(xiàng)指示時(shí)，根據(jù)預(yù)先確定的通信協(xié)議的指示數(shù)據(jù)在編碼譯碼處理部分114中實(shí)施通信鏈路編碼處理以及調(diào)制處理。然后，在AFE/RE電路部分106的模擬前端(AFE)中被變換成模擬數(shù)據(jù)，在RF電路中搭載于電波上從天線108發(fā)射出去。該電波由通信終端101的天線107接收后，經(jīng)過RF電路部分105的RF電路和模擬前端(AFE)被變換成基帶數(shù)字?jǐn)?shù)據(jù)。接著，在編碼譯碼處理部分111中，實(shí)施解調(diào)處理以及通信鏈路譯碼處理后，被送到通信協(xié)議處理部分110。
以上，說明了通信終端101與基地臺(tái)100之間交換數(shù)據(jù)的2種方法以及有關(guān)處理的概要。這些有關(guān)的處理大致可以分為2種。聲音編碼譯碼處理、通信鏈路編碼譯碼處理以及調(diào)制解調(diào)處理屬于數(shù)字信號(hào)處理中，適于在專用的計(jì)算機(jī)硬件或可編程序的DSP(數(shù)字信號(hào)處理器)中實(shí)現(xiàn)。另一方面，通信協(xié)議處理非常復(fù)雜，適合用使用了C語言等高級(jí)語言的軟件實(shí)現(xiàn)。
依據(jù)這樣的事實(shí)，最近，在移動(dòng)通信終端的基帶處理中，有人提出了用DSP進(jìn)行聲音編碼譯碼處理、通信鏈路編碼譯碼處理以及調(diào)制解調(diào)處理，用CPU(通用的微處理器)實(shí)現(xiàn)通信協(xié)議處理的方法(日本工業(yè)技術(shù)中心·演講會(huì)資料“GSM/系統(tǒng)·終端·服務(wù)的最新信息”平成7年5月18日-19日，及“GSM電話終端用設(shè)備的開發(fā)動(dòng)向”，pp.118-130，日本菲利浦公司)。
圖2中展示出的根據(jù)上述公知的例子是本發(fā)明者研討出的使用DSP和CPU構(gòu)成的移動(dòng)通信終端的例子(不是上述公知例)。該移動(dòng)通信終端是作為歐洲的數(shù)字蜂窩式電話的方式的GSM(GlobalSystem for Mobile communications)用的。圖2的移動(dòng)通信終端由以下部分構(gòu)成DSP芯片223、DSP用的RAM(Random Access Memory)200、DSP用的ROM(Read Only Memory)201、CPU芯片227、基帶用模擬前端(AFE)202、高頻調(diào)制解調(diào)器210、功率放大器(PA)212、天線213、天線共用器(Duplexer)214、低噪聲放大器(LNA)215、麥克風(fēng)208、放大器Amp、揚(yáng)聲器209、驅(qū)動(dòng)電路Dri、頻率合成器216、系統(tǒng)定時(shí)電路219、電壓控制系統(tǒng)時(shí)鐘221、1/4分頻電路222、音響器(Sounder)用DA轉(zhuǎn)換器231、音響器(Sounder)230、驅(qū)動(dòng)電路Driver、電池監(jiān)測(cè)用AD轉(zhuǎn)換器232、電池監(jiān)測(cè)電路233、電池234、CPU用RAM239、CPU用ROM238、LCD(液晶驅(qū)動(dòng)裝置以及液晶板)237、SIM(用戶識(shí)別模塊)236和鍵盤235。在基帶用模擬前端(AFE)202中包含PA(Power Amp)用DA轉(zhuǎn)換器203、I/Q用AD/DA轉(zhuǎn)換器204、AGC(自動(dòng)增益控制)用DA轉(zhuǎn)換器205、聲音用AD/DA轉(zhuǎn)換器206、AFC(自動(dòng)頻率控制)用DA轉(zhuǎn)換器207。DSP用的RAM(200)、DSP用ROM(201)通過DSP用的外部總線240連接在DSP芯片223。
以下，簡(jiǎn)單地說明本終端的功能和動(dòng)作。
在發(fā)送聲音信號(hào)時(shí)，從麥克風(fēng)208輸入的聲音在放大器Amp中被放大后，在聲音用AD轉(zhuǎn)換器106中被取樣后轉(zhuǎn)換成數(shù)字?jǐn)?shù)據(jù)。取樣率是8kHz，位精度是13bit。被數(shù)字化后的數(shù)據(jù)送至DSP芯片223，在經(jīng)壓縮編碼、通信鏈路編碼后，再次被送到模擬前端(AFE)202的I/Q用AD轉(zhuǎn)換器204。在此，被調(diào)制轉(zhuǎn)換成模擬數(shù)據(jù)后輸入到高頻調(diào)制解調(diào)器210。然后將其搭載在RF頻率(～800MHz)上，從天線213發(fā)射出去。天線共用器(Duplexer)214用于分離輸入電波和輸出電波。在高頻調(diào)制解調(diào)器中使用的高頻正弦波217在頻率合成器216中合成。頻率合成器216經(jīng)過信號(hào)線218與CPU芯片227連接。在ROM(201)中內(nèi)置有在DSP芯片223中執(zhí)行的程序，RAM(200)是DSP芯片223的工作芯片。
在接收聲音信號(hào)時(shí)，在天線213中接收到的數(shù)據(jù)經(jīng)過低噪聲放大器(LNA)215輸入到高頻調(diào)制解調(diào)器210。在這里被轉(zhuǎn)換成低頻的基帶模擬信號(hào)，然后傳送到模擬前端(AFE)202的I/Q用AD轉(zhuǎn)換器204中。經(jīng)取樣并被轉(zhuǎn)換成數(shù)字?jǐn)?shù)據(jù)的數(shù)據(jù)被送到DSP芯片223，在此進(jìn)行通信鏈路譯碼、解壓縮處理。此后，在聲音用DA轉(zhuǎn)換器206中被轉(zhuǎn)換成模擬數(shù)據(jù)，從揚(yáng)聲器209輸出。
用戶打電話時(shí)使用鍵盤235和LCD(237)來進(jìn)行。SIM236是可以裝拆的用戶ID模塊，通過將其裝在通信終端上，就可以將終端設(shè)定為該用戶專用的終端。在ROM(238)上內(nèi)置有在CPU227中執(zhí)行的程序，RAM(239)是CPU芯片227的工作芯片。電池234是本終端整體的主電池，CPU芯片227通過電池監(jiān)測(cè)電路233和電池監(jiān)測(cè)用AD轉(zhuǎn)換器232監(jiān)測(cè)其剩余量。在撥完電話時(shí)，CPU芯片227通過音響器(Sounder)用DA轉(zhuǎn)換器231使音響器(Sounder)230鳴響。
本終端的基準(zhǔn)時(shí)鐘脈沖13MHz由電壓控制系統(tǒng)時(shí)鐘221提供。根據(jù)該基準(zhǔn)時(shí)鐘脈沖系統(tǒng)定時(shí)電路219生成所需要的系統(tǒng)定時(shí)信號(hào)241、220，并分配到終端內(nèi)?；鶞?zhǔn)時(shí)鐘脈沖還被提供給DSP芯片223和CPU芯片227?？梢哉f，在GSM中的DSP的處理中需要20～50MIPS(百萬條指令/秒)。在圖2中，使用搭載在DSP芯片內(nèi)的PLL(Phase Locked Loop)電路225的DSP芯片以基本時(shí)鐘脈沖13MHz的4倍時(shí)的52MHz動(dòng)作。另一方面，在GSM中的CPU處理可以說是1～2MIPS。因此，在圖2中在1/4分頻電路222中生成基準(zhǔn)時(shí)鐘脈沖13MHz的4分之1的3.25MHz，在該速率下使CPU動(dòng)作。
終端的基準(zhǔn)時(shí)鐘脈沖13MHz需要精確地與基地臺(tái)的主時(shí)鐘脈沖13MHz的頻率吻合。這可以通過以下的方法來實(shí)現(xiàn)。首先，從基地臺(tái)接收精確的頻率信息。而后，DSP芯片223根據(jù)該信息，通過AFC(自動(dòng)頻率控制)用DA轉(zhuǎn)換器207控制電壓控制系統(tǒng)時(shí)鐘脈沖221，調(diào)整其頻率。另外，也有從基地臺(tái)向終端發(fā)出電波輸出指示的情況。這時(shí)，DSP芯片223驅(qū)動(dòng)PA(Power Amp)用DA轉(zhuǎn)換器203，調(diào)整功率放大器(PA)212的輸出。進(jìn)而，DSP芯片223根據(jù)接收信號(hào)的振幅信息，經(jīng)過AGC(自動(dòng)增益控制)用DA轉(zhuǎn)換器205調(diào)整高頻調(diào)制解調(diào)器內(nèi)的增益。
在DSP芯片223和CPU芯片227之間的通信如下述那樣進(jìn)行。DSP芯片223通過DSP用主接口(HIF(Host Inte Face))224連接到CPU芯片的CPU外部總線229。CPU芯片227可以通過CPU外部總線接口228以及CPU外部總線229，從該DSP用主接口(HIF)224自由地讀寫DSP芯片223的內(nèi)部資源。在DSP芯片223想與CPU芯片227聯(lián)系時(shí)使用INT(INTerrupt)226信號(hào)。
但是，在使用上述那樣的2個(gè)獨(dú)立的DSP和CPU的以往技術(shù)中，需要DSP和CPU 2個(gè)系統(tǒng)的存儲(chǔ)系統(tǒng)。在上述公知例子中，DSP用的存儲(chǔ)器全部被單片化。但是，這是因?yàn)橹槐粚?dǎo)入了GSM系統(tǒng)，所需要的DSP用的容量現(xiàn)在少的緣故。今后，隨著入網(wǎng)數(shù)的增加，當(dāng)半速率的聲音編碼技術(shù)被正式采用時(shí)，終端需要與全速率和半速率兩者對(duì)應(yīng)。這時(shí)，需要將兩方的聲音編碼程序裝入DSP。進(jìn)而在GSM系統(tǒng)中，由于現(xiàn)在的全速率的音質(zhì)差，所以正在研究增強(qiáng)型全速率聲音編碼。如果得以實(shí)現(xiàn)，則必須裝入3個(gè)聲音編碼程序。另外，聲音度量用聲音識(shí)別程序等的用于附加值的DSP程序很有可能作為通信終端的不同檔次的技術(shù)而被裝入終端。這樣，如果今后入網(wǎng)人數(shù)增加，那么在將設(shè)想的DSP程序全部單片化時(shí)，就不能實(shí)現(xiàn)低成本。
由此不可避免地考慮將來使用DSP用的外接存儲(chǔ)器。但是，在移動(dòng)通信終端中，由于低成本、低電力消耗、小尺寸這三點(diǎn)非常重要，因此，使用2系統(tǒng)外接存儲(chǔ)器將成為很大的問題。
另外，數(shù)據(jù)輸入輸出用的外圍設(shè)備也需要DSP用和CPU用2個(gè)系統(tǒng)。因此，存在著DSP和CPU之間多余的通信輔助操作。

發(fā)明內(nèi)容
本發(fā)明的目的在于，鑒于上述問題，提供一個(gè)將DSP和CPU的存儲(chǔ)系統(tǒng)和外圍設(shè)備集成化，實(shí)現(xiàn)低成本、低電力消耗、小尺寸的移動(dòng)通信終端系統(tǒng)的方法。
本發(fā)明的上述目的以及其它目的和新的特征從本說明書的敘述可以清楚地加以理解。
如果簡(jiǎn)單地說明在本申請(qǐng)所揭示的發(fā)明中的有代表性的概要，則如下。
即，用具有作為1個(gè)總線主控集成的DSP/CPU核心、集成后的外部總線接口以及集成后的外圍電路接口的DSP/CPU集成芯片實(shí)現(xiàn)移動(dòng)通信終端系統(tǒng)。
另外，為了實(shí)現(xiàn)DSP的外部存儲(chǔ)器存取的高速化，進(jìn)行與移動(dòng)通信終端的處理對(duì)應(yīng)的內(nèi)存儲(chǔ)器、外部存儲(chǔ)器的程序以及數(shù)據(jù)配置。
進(jìn)而，為了DSP外圍電路存取的高速化，使用并行地傳送多個(gè)取樣的功能。
在上述移動(dòng)通信終端中使用的微處理器的程序生成中，實(shí)現(xiàn)上述DSP功能的數(shù)字模擬處理器的地址寄存器映射成實(shí)現(xiàn)上述CPU功能的中央處理單元的地址寄存器的子集，向中央處理單元的寄存器子集送交引數(shù)。
另外，和基地臺(tái)交換數(shù)據(jù)進(jìn)行無線通信的移動(dòng)通信終端具備執(zhí)行存儲(chǔ)在存儲(chǔ)器中的程序的數(shù)據(jù)處理裝置，和包含以下部分的存儲(chǔ)器存儲(chǔ)用于進(jìn)行聲音編碼處理的程序的區(qū)域；存儲(chǔ)用于進(jìn)行聲音復(fù)合處理的程序的區(qū)域；存儲(chǔ)用于進(jìn)行通信鏈路編碼處理的程序的區(qū)域；存儲(chǔ)用于進(jìn)行通信鏈路復(fù)合處理的程序的區(qū)域；存儲(chǔ)用于和基地臺(tái)進(jìn)行通信用通信協(xié)議控制的程序的區(qū)域；存儲(chǔ)用于和使用者進(jìn)行接口控制的程序的區(qū)域。上述存儲(chǔ)器的各區(qū)域配置在上述數(shù)據(jù)處理裝置的地址空間內(nèi)。
上述數(shù)據(jù)處理裝置具備數(shù)字模擬處理器，其執(zhí)行聲音編碼處理、聲音復(fù)合處理、通信鏈路編碼處理和通信鏈路復(fù)合處理；中央處理單元，其執(zhí)行和基地臺(tái)的通信用通信協(xié)議控制和與使用者的接口控制，并希望形成在1塊半導(dǎo)體基板上。
為了高速地進(jìn)行上述數(shù)字模擬處理器的處理，最好將存儲(chǔ)用于進(jìn)行上述聲音編碼處理的程序的區(qū)域、存儲(chǔ)用于進(jìn)行聲音復(fù)合處理的程序的區(qū)域、存儲(chǔ)用于進(jìn)行通信鏈路編碼處理的程序的區(qū)域、存儲(chǔ)用于進(jìn)行通信鏈路復(fù)合處理的程序的區(qū)域存儲(chǔ)在內(nèi)置于上述數(shù)據(jù)處理裝置中的存儲(chǔ)器中。
最好將對(duì)于不要求高速處理的程序也就是存儲(chǔ)用于與基地臺(tái)進(jìn)行通信用通信協(xié)議控制的程序的區(qū)域、存儲(chǔ)用于與使用者進(jìn)行接口控制的程序的區(qū)域存儲(chǔ)在外付在上述數(shù)據(jù)處理裝置上的存儲(chǔ)器中。
上述數(shù)據(jù)處理裝置，進(jìn)一步在上述中央處理單元的地址空間內(nèi)備置與模數(shù)轉(zhuǎn)換電路以及數(shù)模轉(zhuǎn)換電路接口的串行輸入輸出電路。


圖1是移動(dòng)通信系統(tǒng)的基本構(gòu)成圖。
圖2是使用了DSP和CPU的GSM移動(dòng)通信終端的構(gòu)成圖。
圖3是密接合的DSP/CPU集成芯片的構(gòu)成圖。
圖4是簡(jiǎn)單地將DSP和CPU集成在1個(gè)芯片上的構(gòu)成圖。
圖5是本發(fā)明的第1實(shí)施例的GSM移動(dòng)通信終端的構(gòu)成圖。
圖6是在本發(fā)明的第1實(shí)施例中的內(nèi)部/外部存儲(chǔ)器連接構(gòu)成圖。
圖7是搭載了本發(fā)明第2實(shí)施例的高速緩沖存儲(chǔ)器的DSP/CPU集成芯片構(gòu)成圖。
圖8是展示在本發(fā)明的第3實(shí)施例的移動(dòng)通信終端應(yīng)用中的存儲(chǔ)器分配的基本形式的圖。
圖9是展示在本發(fā)明的第3實(shí)施例的移動(dòng)通信終端應(yīng)用中的存儲(chǔ)器分配的擴(kuò)大形式的圖。
圖10A、10B是與直接連接本發(fā)明的第4實(shí)施例的成組(burst)ROM情況下的DSP/CPU集成芯片的連接圖以及時(shí)間圖。
圖11是展示DSP/CPU集成芯片的存儲(chǔ)變換的一例的圖。
圖12A、12B、12C是與直接連接本發(fā)明的第5實(shí)施例的DRAM情況下的DSP/CPU集成芯片的連接圖以及時(shí)間圖。
圖13A和圖13B是與本發(fā)明的第6實(shí)施例中的DSP/CPU集成芯片和I/Q信號(hào)用AD/DA變換器的連接圖以及時(shí)間圖。
圖14是本發(fā)明第6實(shí)施例的串行輸入輸出電路的構(gòu)成圖。
圖15A、15B是與本發(fā)明的第7實(shí)施例中的DSP/CPU集成芯片和I/Q信號(hào)用AD/DA變換器的連接圖以及時(shí)間圖。
圖16是本發(fā)明的第7實(shí)施例的串行輸入輸出電路的構(gòu)成圖。
圖17A、17B是與本發(fā)明的第8實(shí)施例中的DSP/CPU集成芯片和功率放大器控制用DA變換器的連接圖以及時(shí)間圖。
圖18是展示在使用DSP和CPU的以往的GSM移動(dòng)通信終端中的輔助操作的圖。
圖19是展示在GSM移動(dòng)通信系統(tǒng)中的功率放大器控制的定時(shí)和輸出波形的圖。
圖20A、20B是展示在本發(fā)明的第8實(shí)施例的功率放大器控制中的輔助操作的圖。
圖21是具備有本發(fā)明的第9實(shí)施例的集成ASIC總線接口的DSP/CPU集成芯片構(gòu)成圖。
圖22是展示DSP/CPU集成芯片內(nèi)的CPU的構(gòu)成的圖。
圖23是展示說明本發(fā)明的第10實(shí)施例的C程序的例子的圖。
圖24是展示與說明本發(fā)明的第10實(shí)施例的匯編程序有關(guān)的硬件的圖。
具體實(shí)施例方式下面說明作為本發(fā)明基礎(chǔ)的被密結(jié)合的DSP/CPU集成芯片。進(jìn)而，有關(guān)更詳細(xì)的內(nèi)容記述在由發(fā)明者等遞交的在先申請(qǐng)的特愿平7-132906號(hào)中。圖3展示該被密結(jié)合的DSP/CPU集成芯片的例子。在同一圖中用虛線包圍的DSP/CPU集成芯片300用半導(dǎo)體集成電路制造技術(shù)形成在單結(jié)晶硅那樣的1個(gè)半導(dǎo)體基板上。在圖3中，展示了虛線包圍的DSP/CPU集成芯片300、外部RAM326、外部ROM327、外部地址總線(EA)325以及外部數(shù)據(jù)總線(ED)324。
DSP/CPU集成芯片300由DSP/CPU密結(jié)合集成核心305、內(nèi)存儲(chǔ)器X304、內(nèi)存儲(chǔ)器Y303、集成總線接口318、DMAC(直接存貯器存取控制器)317、集成外圍總線接口319、DSP外圍電路322以及CPU外圍電路323構(gòu)成。這些構(gòu)成要素通過3種內(nèi)存儲(chǔ)器用地址總線(X地址總線(XA)302、Y地址總線(YA)301、I地址總線(IA)314)、3種內(nèi)存儲(chǔ)器用數(shù)據(jù)總線(X數(shù)據(jù)總線(XD)315、Y數(shù)據(jù)總線(YD)316、I數(shù)據(jù)總線(ID)313)、集成外圍地址總線(PA)320、集成外圍數(shù)據(jù)總線(PD)321連接。
DSP/CPU密結(jié)合集成核心305由CPU核心307和DSP引擎306構(gòu)成。在CPU307中，命令譯碼器308、ALU(算術(shù)邏輯運(yùn)算器)309以及寄存器310是主要構(gòu)成要素。在DSP引擎306中沒有命令譯碼器，包含乘積累加器311在內(nèi)的運(yùn)算器和寄存器312成為主要的構(gòu)成。
CPU核心307從內(nèi)存儲(chǔ)器X304、內(nèi)存儲(chǔ)器Y303或外部RAM326、外部ROM327的某一個(gè)讀出命令，在命令譯碼器308中解碼并執(zhí)行。DSP引擎306按照來自CPU核心307的指令動(dòng)作。即，在執(zhí)行DSP的命令時(shí)，CPU核心307和DSP引擎306連帶并行動(dòng)作。
但是，在此稱為DSP的是說在1周期/分支(tap)中可以執(zhí)行在作為數(shù)字信號(hào)處理的基本運(yùn)算的FIR濾波器(Finite ResponseFilter)的能力。一般，為此需要同時(shí)滿足以下4個(gè)條件。即，需要(1)可以在1個(gè)周期執(zhí)行乘積累加運(yùn)算，(2)可以在1個(gè)周期同時(shí)從存儲(chǔ)器存取2數(shù)據(jù)，(3)支持沒有輔助操作的重復(fù)命令，(4)支持模數(shù)尋址方式。該DSP功能的詳細(xì)內(nèi)容作為公知技術(shù)已在比方說Motorola Inc.1990年發(fā)行的“DSP56116Digital Signal Processor User’s Manual”上發(fā)表。從上述4個(gè)條件，不能說簡(jiǎn)單的乘積累加器和FPU(Floating Point Unit)是這里所說的DSP引擎。
另外，這里所說的CPU是可以高效率地匯編、執(zhí)行用C語言等的高級(jí)語言記述的程序的體系結(jié)構(gòu)的標(biāo)準(zhǔn)的微處理器。例如，在日立制作所平成6年3月發(fā)行第3版“日立單片RISC微機(jī)SH7032、SH7034硬件手冊(cè)”中進(jìn)行了詳細(xì)敘述。
如上所述，圖3的DSP/CPU密結(jié)合集成核心305的特征在于具有高效率匯編、執(zhí)行用C語言等高級(jí)語言記述的程序的標(biāo)準(zhǔn)的CPU功能，并且具有可以在1周期/分支執(zhí)行FIR濾波器的DSP功能，并且可以用單一的命令流控制。另外，該DSP/CPU密結(jié)合集成核心305，由于只具有1個(gè)系統(tǒng)，因此在作為總線主控看時(shí)，命令譯碼器以及控制系統(tǒng)被集成為1個(gè)。即，在懸掛在總線上的外圍電路以及存儲(chǔ)器靠DSP功能和CPU功能而被共享、集成。另外，執(zhí)行DSP功能的程序和執(zhí)行CPU功能的程序雙方均被配置在CPU核心307的地址空間內(nèi)。在圖3中展示了通過集成外圍總線接口319集成DSP外圍電路322和CPU外圍電路323的情況。作為DSP外圍電路的例子有串行輸入輸出電路等。作為CPU外圍電路323的例子有并行輸入輸出電路、串行輸入輸出電路、定時(shí)器、AD轉(zhuǎn)換電路等。DSP外圍電路322和CPU外圍電路323被集成在一起。即，由于處于共同的地址空間，所以可以在DSP功能和CPU功能兩方面使用DSP外圍電路322和CPU外圍電路323。另外，在圖3中還展示了通過集成外部總線接口，靠DSP功能和CPU功能共有外部RAM326、外部ROM327的情況。
以下，為了進(jìn)行比較，圖4展示了使用了以往的2個(gè)獨(dú)立的DSP和CPU時(shí)的例子。圖4是本發(fā)明者根據(jù)在以往技術(shù)中記載的公知例制成的例子，并不是公知例本身。圖4由用虛線包圍的DSP芯片400、用虛線包圍的CPU芯片413、CPU外部RAM430以及CPU外部ROM431構(gòu)成。當(dāng)然，在將DSP芯片和CPU芯片簡(jiǎn)單地集成在1個(gè)芯片上時(shí)，用虛線包圍的2個(gè)區(qū)域就變?yōu)?個(gè)集成電路。
CPU芯片413由CPU核心414、內(nèi)存儲(chǔ)器418、CPU外圍總線接口421、CPU外部總線接口422、DMAC423、CPU外圍電路426、427構(gòu)成。
這些構(gòu)成要素通過內(nèi)部地址總線(IA)419、內(nèi)部數(shù)據(jù)總線(ID)420、CPU外圍地址總線(PA)424、CPU外圍數(shù)據(jù)總線(PD)425連接。CPU核心將命令譯碼器415、ALU416以及寄存器417作為主要的構(gòu)成要素，從內(nèi)存儲(chǔ)器418、CPU外部RAM430或CPU外部ROM431中的某一個(gè)讀入命令，在命令譯碼器中解碼并執(zhí)行。CPU外部總線接口422和CPU外部RAM430以及CPU外部ROM431通過外部地址總線(EA)428以及外部數(shù)據(jù)總線(ED)429連接。DSP芯片400由DSP核心403、DSP內(nèi)存儲(chǔ)器X404、DSP內(nèi)存儲(chǔ)器Y405、DSP外圍電路406、CPU/DSP接口電路410、Y地址總線(YA)401、X地址總線(XA)402、X數(shù)據(jù)總線(XD)411以及Y數(shù)據(jù)總線(YD)412構(gòu)成。DSP核心403由包括命令譯碼器407、乘積累加器408在內(nèi)的運(yùn)算器以及寄存器409組成。DSP核心403從DSP內(nèi)存儲(chǔ)器X404或DSP內(nèi)存儲(chǔ)器Y405的某個(gè)讀入DSP專用命令，在命令譯碼器407中解碼并執(zhí)行。進(jìn)而，雖然在圖4中未展示，但也有這樣的情況，當(dāng)在DSP中有專用外部存儲(chǔ)器時(shí)，從這里讀入DSP專用命令，在命令譯碼器407中解碼并執(zhí)行。在圖4中，在CPU/DSP接口410上，連接著內(nèi)部地址總線(IA)419和內(nèi)部數(shù)據(jù)總線(ID)420，但當(dāng)CPU芯片413和DSP芯片400在不同的芯片上構(gòu)成時(shí)，CPU/DSP接口410由外部地址總線(EA)428和外部數(shù)據(jù)總線(ED)429連接。
當(dāng)如此簡(jiǎn)單地在1個(gè)芯片上集成DSP芯片和CPU芯片時(shí)，各個(gè)存儲(chǔ)器空間、外圍電路全部變?yōu)楠?dú)立的，不能相互存取。
以上，說明了作為本發(fā)明基礎(chǔ)的密結(jié)合后的DSP/CPU集成芯片的特征。接著，用實(shí)施例說明使用該密結(jié)合后的DSP/CPU集成芯片實(shí)現(xiàn)的移動(dòng)通信終端的特征。
首先，用圖5、圖2以及圖6說明本發(fā)明的第1實(shí)施例。圖5是用密結(jié)合后的DSP/CPU集成芯片實(shí)現(xiàn)的GSM終端的例子。圖5與前面詳細(xì)敘述過的圖2有基本相同的構(gòu)成。將圖2的GSM終端中使用的2個(gè)獨(dú)立的DSP芯片223和CPU芯片227用1個(gè)密結(jié)合成的DSP/CPU集成芯片置換。圖5由以下部分構(gòu)成DSP/CPU集成芯片500、集成AFE(模擬前端)501、電池510、電池監(jiān)測(cè)電路509、音響器511、高頻調(diào)制解調(diào)電路513、PA(功率放大器)514、天線515、天線共用器(Duplexer)516、LNA(低噪聲放大器)517、麥克風(fēng)518、揚(yáng)聲器519、頻率合成器533、系統(tǒng)定時(shí)電路520、電壓控制系統(tǒng)時(shí)鐘脈沖523以及連接在集成化的外部總線526上的集成化的模塊527～531。
集成化的模塊由DSP/CPU共用外部RAM527、DSP/CPU共用外部ROM528、LCD529、SIM530以及鍵盤531構(gòu)成。DSP/CPU集成芯片500與圖3的DSP/CPU集成芯片300相同。在集成AFE501(模擬前端)中包含電池監(jiān)測(cè)用AD轉(zhuǎn)換器502、音響器(Sounder)用DA轉(zhuǎn)換器503、PA用DA轉(zhuǎn)換器504、IQ用AD/DA轉(zhuǎn)換器505、聲音用AD/DA轉(zhuǎn)換器506、AFC用DA轉(zhuǎn)換器507。
電池510、電池監(jiān)測(cè)電路509、音響器511、驅(qū)動(dòng)電路Driver、高頻調(diào)制解調(diào)電路513、PA(功率放大器)514、天線515、天線共用器(Duplexer)516、LNA(低噪聲放大器)517、麥克風(fēng)518、放大器Amp、驅(qū)動(dòng)電路Dri、揚(yáng)聲器519、高頻正弦波532、頻率合成器533、系統(tǒng)定時(shí)電路520、系統(tǒng)定時(shí)信號(hào)521和541、信號(hào)線522、電壓控制系統(tǒng)時(shí)鐘脈沖523、電池監(jiān)測(cè)用AD轉(zhuǎn)換器502、音響器(Sounder)用DA轉(zhuǎn)換器503、PA用DA轉(zhuǎn)換器504、IQ用AD/DA轉(zhuǎn)換器505、AGC用DA轉(zhuǎn)換器506、聲音用AD/DA轉(zhuǎn)換器507、AFC用DA轉(zhuǎn)換器508、LCD529、SIM530以及鍵盤531，分別相當(dāng)于圖2的電池234、電池監(jiān)測(cè)電路233、音響器230、驅(qū)動(dòng)電路Driver、高頻調(diào)制解調(diào)電路210、PA(功率放大器)212、天線213、天線共用器(Duplexer)214、LNA(低噪聲放大器)215、麥克風(fēng)208、放大器Amp、驅(qū)動(dòng)電路Dri、揚(yáng)聲器209、頻率合成器216、系統(tǒng)定時(shí)電路219、系統(tǒng)定時(shí)信號(hào)220和241、信號(hào)線218、電壓控制系統(tǒng)時(shí)鐘脈沖221、電池監(jiān)測(cè)用AD轉(zhuǎn)換器232、音響器(Sounder)用DA轉(zhuǎn)換器231、PA用DA轉(zhuǎn)換器203、IQ用AD/DA轉(zhuǎn)換器204、AGC用DA轉(zhuǎn)換器205、聲音用AD/DA轉(zhuǎn)換器206、AFC用DA轉(zhuǎn)換器207、LCD237、SIM236以及鍵盤235，并且功能和動(dòng)作相同。由于與前面敘述的圖2的功能以及動(dòng)作相同，因此，省略圖5的功能以及動(dòng)作的說明。在集成外部總線526上，連接有外部RAM527以及外部ROM528，CPU功能以及DSP兩者可以存取。
另外，在圖6中詳細(xì)地展示DSP/CPU集成芯片和內(nèi)存儲(chǔ)器和外部存儲(chǔ)器的關(guān)系。在圖6中，DSP/CPU集成芯片600、外部ROM611以及外部RAM612通過外部地址總線609和外部數(shù)據(jù)總線610連接。另外，在DSP/CPU集成芯片600的內(nèi)部，DSP/CPU密結(jié)合核心601、內(nèi)部ROM602、內(nèi)部RAM603以及集成外部總線接口606通過內(nèi)部數(shù)據(jù)總線604和內(nèi)部地址總線連接情況在圖6中也已示出。由于DSP/CPU密結(jié)合核心601被作為1個(gè)總線主控集成，因此，DSP功能和CPU功能的兩者可以任意存取內(nèi)部ROM602、內(nèi)部RAM603、外部ROM611以及外部RAM612的某一個(gè)就成為本構(gòu)成的一個(gè)重要特征。由于有該構(gòu)成，可以特別有效地充分利用寶貴的內(nèi)存儲(chǔ)器。
進(jìn)而，由于DSP/CPU集成芯片600與圖3的DSP/CPU集成芯片300以及圖5的DSP/CPU集成芯片500相同，故而省略了與說明無關(guān)的部分。由此，DSP/CPU密結(jié)合核心610相當(dāng)于DSP/CPU密結(jié)合核心305，內(nèi)部總線604相當(dāng)于內(nèi)存儲(chǔ)器用數(shù)據(jù)總線ID313，內(nèi)部總線605相當(dāng)于內(nèi)存儲(chǔ)器用地址總線605，集成外部總線接口606相當(dāng)于集成外部總線接口318。但是，內(nèi)部ROM602和內(nèi)部RAM603，分別對(duì)應(yīng)于內(nèi)存儲(chǔ)器X304以及內(nèi)存儲(chǔ)器Y303的ROM部分以及RAM部分。
外部地址總線609相當(dāng)于外部地址總線(EA)325，外部數(shù)據(jù)總線610相當(dāng)于外部數(shù)據(jù)總線(ED)324，外部ROM611相當(dāng)于外部ROM327以及外部ROM528，外部RAM612相當(dāng)于外部RAM326以及外部RAM527。另外，外部總線526包含外部地址總線609以及外部數(shù)據(jù)總線610兩方面。
以上，如圖5和圖6所示，由于在本發(fā)明的第1實(shí)施例中外部RAM/ROM在DSP/CPU中被完全共用化，因此，不需要在以往例的圖2中的DSP專用的外部總線240、外部RAM200以及外部ROM201。另外，DSP芯片223和CPU芯片227之間的信號(hào)HIF224以及INT226也不需要了。即，因?yàn)榧苫梢詼p少總線、信號(hào)線以及存儲(chǔ)器芯片的個(gè)數(shù)，所以在移動(dòng)通信終端中，可以實(shí)現(xiàn)低成本、低電力消耗、小尺寸。
以下，用圖5、圖7以及圖6說明本發(fā)明的第2實(shí)施例。第2實(shí)施例是將第1實(shí)施例的DSP/CPU集成芯片的內(nèi)部RAM置換成超高速緩沖存儲(chǔ)器，謀求外部存儲(chǔ)器存取的高速化。
在以往獨(dú)立的DSP芯片中，可以直接連接的外部存儲(chǔ)器限于SRAM(Static RAM)和ROM。DRAM和具有高速存取方式的RAM/ROM不能直接連接。另外，可以存取的數(shù)據(jù)大小被限制在16位，不能進(jìn)行字節(jié)(8位)存取和長(zhǎng)字(32位)存取等。這是因?yàn)樵谝苿?dòng)通信終端中使用的DSP芯片中，命令長(zhǎng)和數(shù)據(jù)長(zhǎng)都被固定在16位的緣故。也就是說因?yàn)樵谶m用DSP的聲音編碼、通信鏈路編碼以及調(diào)制解調(diào)處理中，命令長(zhǎng)和數(shù)據(jù)長(zhǎng)都是16位。由于將可以存取的數(shù)據(jù)大小限定在16位，因此外部存儲(chǔ)器存取的控制簡(jiǎn)單，如果使用充分高速的存儲(chǔ)器，則還可以在1周期中執(zhí)行外部存取。
另一方面，在以往獨(dú)立的CPU芯片中，可以直接連接包含DRAM和具有高速存取方式的RAM/ROM的各種各樣的外部存儲(chǔ)器。這樣的技術(shù)記載于比方說日立制作所平成6年3月發(fā)行第3版上的“日立單片RISC微機(jī)SH7032、SH7034計(jì)算機(jī)硬件手冊(cè)”中。另外，在這樣的CPU芯片中，支持字節(jié)(8位)存取、短字(16位)存取以及長(zhǎng)字(32位)存取的全部是常識(shí)。這是高效率地執(zhí)行用C語言等的高級(jí)語言寫成的程序所不可缺少的。但是，相反，外部存儲(chǔ)器存取的控制變得復(fù)雜，在外部存取中即使最低也需要3周期以上。
如上所敘述的那樣，以往的DSP芯片和CPU芯片保持有與各個(gè)應(yīng)用相適應(yīng)的不同的外部存儲(chǔ)接口。如本發(fā)明那樣，希望在集成DSP功能和CPU功能的情況下，使用以往的CPU型的外部存儲(chǔ)接口。但是，這對(duì)于DSP功能將產(chǎn)生外部存取緩慢的問題。
因此，在第2實(shí)施例中，將第1實(shí)施例的DSP/CPU集成芯片的內(nèi)部RAM置換成超高速緩沖存儲(chǔ)器，從而謀求外部存儲(chǔ)器存取的高速化。在圖7中詳細(xì)展示將圖6的內(nèi)部RAM置換成超高速緩沖存儲(chǔ)器時(shí)的DSP/CPU集成芯片和超高速緩沖存儲(chǔ)器(內(nèi)部存儲(chǔ)器)和外部存儲(chǔ)器的關(guān)系。
在圖7中，DSP/CPU集成芯片700、外部ROM713以及外部RAM714通過外部地址總線711和外部數(shù)據(jù)總線712連接。另外，圖中還示出了在DSP/CPU集成芯片700的內(nèi)部，DSP/CPU密結(jié)合核心701、內(nèi)部ROM702、超高速緩沖存儲(chǔ)器(內(nèi)部RAM)704、DMAC705以及集成外部總線接口708通過內(nèi)部數(shù)據(jù)總線706和內(nèi)部地址總線707連接的情況。除了代替圖6的內(nèi)部RAM704，在DSP/CPU集成芯片中內(nèi)置了超高速緩沖存儲(chǔ)器(內(nèi)部RAM)704和超高速控制器703以外，與圖6相同。進(jìn)而，在圖7中展示了DMAC705，而在圖6中沒有DMAC。這只是因?yàn)樵趫D6的說明中不需要而省略的，在圖3中，DMAC317如圖所示，在DSP/CPU集成芯片中內(nèi)置了DMAC。但是，超高速控制器703和DMAC705的連接關(guān)系只適用于圖7。
如果DSP/CPU密結(jié)合核心701靠超高速緩沖存儲(chǔ)器功能存取被保持的地址，則如下那樣進(jìn)行。首先，超高速緩沖存儲(chǔ)器704檢測(cè)在超高速緩沖存儲(chǔ)器704內(nèi)是否有該地址的數(shù)據(jù)，如果有，則存取超高速緩沖存儲(chǔ)器704內(nèi)的該數(shù)據(jù)。如果沒有，則超高速緩沖存儲(chǔ)器704通知超高速控制器703，超高速控制器703起動(dòng)DMAC705，從外部存儲(chǔ)器713、714中將包含該地址的附近的數(shù)據(jù)個(gè)數(shù)(500B～1kB左右居多)讀入超高速緩沖存儲(chǔ)器704內(nèi)，提供給DSP/CPU密結(jié)合核心701。
在程序和數(shù)據(jù)等的參照中也存在局限性。也就是說，在參照某個(gè)地址時(shí)，接著參照其附近的地址的可能性非常大。因而，如果使用采用了上述的超高速緩沖存儲(chǔ)器的結(jié)構(gòu)，則以和內(nèi)部存儲(chǔ)器同樣的速率平均地存取外部附設(shè)存儲(chǔ)器713、714。這樣的超高速緩沖存儲(chǔ)器刊載于(比方說)日立制作所平成6年9月發(fā)行第1版上的“SupperRISC engie SH7604硬件手冊(cè)”。但是，刊載于上述手冊(cè)中的微處理器等的超高速緩沖存儲(chǔ)器，當(dāng)在超高速緩沖存儲(chǔ)器內(nèi)沒有適合的數(shù)據(jù)時(shí)(未選中(miss hit)時(shí))，從外部存儲(chǔ)器讀出的數(shù)據(jù)量小于等于在超高速緩沖存儲(chǔ)器的1行的容量16B(字節(jié))。
這樣，通過將DSP/CPU集成芯片的內(nèi)部RAM置換成超高速緩沖存儲(chǔ)器，就可以解決對(duì)于DSP來說外部存取緩慢的問題。
下面，用圖5、圖6、圖8以及圖9說明本發(fā)明的第3實(shí)施例。在第3實(shí)施例中，是通過考慮存儲(chǔ)器的分配解決對(duì)于DSP功能來說外部存取緩慢的問題。
圖6詳細(xì)地展示了圖5的移動(dòng)通信終端中的DSP/CPU集成芯片和內(nèi)部存儲(chǔ)器和外部存儲(chǔ)器的關(guān)系。如用圖6已經(jīng)說明過的那樣，由于DSP/CPU密結(jié)合核心601被作為1個(gè)總線主控集成，因此DSP功能和CPU功能兩者還可以任意存取內(nèi)部ROM602、內(nèi)部RAM603、外部ROM611以及外部RAM612。即，內(nèi)部存儲(chǔ)器和外部存儲(chǔ)器完全沒有DSP用或CPU用的區(qū)別，變?yōu)橥耆灿玫馁Y源。
但是，在考慮到適用于移動(dòng)通信終端時(shí)，內(nèi)部存儲(chǔ)器和外部存儲(chǔ)器的有意識(shí)地靈活運(yùn)用變得很重要。圖8展示靈活運(yùn)用的一例。在圖8中示出了DSP/CPU集成芯片800、內(nèi)部ROM801、內(nèi)部RAM802、外部ROM803以及外部RAM804。它們與圖6的DSP/CPU集成芯片600、內(nèi)部ROM602、內(nèi)部RAM603、外部ROM611以及外部RAM612對(duì)應(yīng)。在圖8的存儲(chǔ)器配置中，將使用了聲音編碼/譯碼、通信鏈路編碼譯碼及以后的調(diào)制解調(diào)等的DSP功能的程序和固定數(shù)據(jù)配置在內(nèi)部ROM801中，將使用了稱為系統(tǒng)控制、通信協(xié)議、用戶接口的CPU功能的程序和其使用的數(shù)據(jù)配置在外部ROM803中。
通過采取這樣的程序配置，DSP可以不需要存取外部存儲(chǔ)器，從而克服了以往的問題。
但是，還應(yīng)考慮有使用了DSP功能的程序和固定數(shù)據(jù)不能存儲(chǔ)在內(nèi)部ROM801中即位數(shù)過多的情況。這種情況下，圖9所示的存儲(chǔ)器分配就很有效。在圖9中示出了DSP/CPU集成芯片900、內(nèi)部ROM901、內(nèi)部RAM902、外部ROM903以及外部RAM904。它們對(duì)應(yīng)于圖6的DSP/CPU集成芯片600、內(nèi)部ROM602、內(nèi)部RAM603、外部ROM611以及外部RAM612。圖9的存儲(chǔ)器配置基本上與圖8的分配相同。不同的是，在圖9中，在使用了聲音編碼/譯碼、通信鏈路編碼譯碼及以后的調(diào)制解調(diào)等的DSP功能的程序和固定數(shù)據(jù)中，將不需要高速存取的部分配置成外部ROM903。
例如，在聲音編碼中，檢索10千字節(jié)左右的大編碼表。這時(shí)，應(yīng)該從編碼表中讀出每個(gè)編碼并進(jìn)行處理，但是也有每一編碼需要數(shù)百周期的情況。因此，將該10千字節(jié)左右的大編碼表置于外部存儲(chǔ)器，在存取中即使需要數(shù)周期也不過是百分之幾的輔助操作。另外，即使是使用了聲音編碼/譯碼、通信鏈路編碼譯碼及以后的調(diào)制解調(diào)等的DSP功能的程序，也包含全部不是乘積累加運(yùn)算，而使用了被稱為內(nèi)務(wù)工作處理的與CPU接近的功能的程序。這樣處理的部分一般處理量少，程序規(guī)模大。最好將這樣的程序部分配置在外部ROM903中。
如圖9所示，在使用了DSP功能的程序和固定數(shù)據(jù)中，通過將不需要高速存取的部分配置在外部ROM中，就可以解決對(duì)于DSP功能來說外部存儲(chǔ)器存取緩慢的問題。
下面，用圖5、圖10A、10B以及圖11說明本發(fā)明的第4實(shí)施例。第4實(shí)施例是作為第1、第2實(shí)施例的DSP/CPU集成芯片的外部存儲(chǔ)器與支持在以往DSP中不使用的高速存取方式的存儲(chǔ)器直接連接的例子。
雖然是支持高速存取方式的存儲(chǔ)器，但種類卻有很多，在此為了具體地進(jìn)行說明，采取直接連接成組ROM的例子。但是，本發(fā)明不限于成組ROM，而包含所有支持高速存取方式的存儲(chǔ)器(同步DRAM、同步SRAM等)。另外，在圖10A中，設(shè)置有外部地址20位、外部數(shù)據(jù)8位，而這也是為了具體地進(jìn)行說明而使用的，本發(fā)明適用于所有的外部地址的位寬和所有的外部數(shù)據(jù)的位寬。
圖10A詳細(xì)展示了連接圖5的移動(dòng)通信終端中的DSP/CPU集成芯片和外部成組ROM的情況。在圖10A中，DSP/CPU集成芯片1000和外部成組ROM1009通過集成外部地址總線1007、數(shù)據(jù)總線1008直接連接。它們相當(dāng)于圖6的DSP/CPU集成芯片600、外部ROM611、外部地址總線609以及數(shù)據(jù)總線610。在DSP/CPU集成芯片1000的內(nèi)部，展示了DSP/CPU密結(jié)合核心1001、內(nèi)部ROM1002、內(nèi)部RAM1003以及集成外部總線接口1006通過內(nèi)部數(shù)據(jù)總線1004和內(nèi)部地址總線1005連接的連接圖。它們相當(dāng)于圖6的DSP/CPU密結(jié)合核心601、內(nèi)部ROM602、內(nèi)部RAM603、集成外部總線接口606、內(nèi)部數(shù)據(jù)總線604以及內(nèi)部地址總線605。在由DSP/CPU集成芯片1000控制外部成組ROM1009的信號(hào)中，有芯片選擇信號(hào)(/CS2)1010和引導(dǎo)信號(hào)(/RD)1011。這些信號(hào)被輸入成組ROM1009的芯片激勵(lì)端子(/CE)和允許輸出端子(/OE)。另外，圖10B展示了DSP/CPU集成芯片1000和外部成組ROM1009之間的信號(hào)的時(shí)間圖。
圖11展示DSP/CPU集成芯片的存儲(chǔ)映射的一例1100。在該存儲(chǔ)映射1100中，在芯片選擇(/CS2)的空間上可以直接連接成組ROM。即，如果圖10A的DSP/CPU密結(jié)合核心1001存取該芯片選擇(/CS2)的空間，則芯片選擇(/CS2)1010成為激活變低(low)，引導(dǎo)信號(hào)(/RD)1011進(jìn)行時(shí)間圖所示的動(dòng)作。
當(dāng)在成組ROM中存取連續(xù)的4個(gè)數(shù)據(jù)時(shí)，在最初的第1數(shù)據(jù)的存取中有若干的輔助操作后的剩余的3數(shù)據(jù)可以高速地存取。用圖10B說明該過程。在芯片選擇信號(hào)(/CS2)1010變?yōu)榈停山MROM1009變?yōu)榧せ詈?，用地址的上位位A2～A19(除了下位2位)，在成組ROM內(nèi)部被存取一次連續(xù)的4個(gè)數(shù)據(jù)。其后，用地址的下位2位A0、A1順序地將存取的4個(gè)數(shù)據(jù)讀出到成組ROM外部。被讀出的數(shù)據(jù)在引導(dǎo)信號(hào)(/RD)1011上升界限中讀入到DSP/CPU集成芯片1000。
在圖10B的例子中，最初的數(shù)據(jù)讀出需要6周期。這是因?yàn)榘性诔山MROM內(nèi)部一次存取前面所述的連續(xù)的4個(gè)數(shù)據(jù)的時(shí)間的緣故。但是，接著的3個(gè)數(shù)據(jù)在1周期中讀出。因此，執(zhí)行的存儲(chǔ)周期變?yōu)?6+1×3)/4＝2.25周期。因此與在普通的外接ROM中需要3周期相比還快25％。
通過直接連接支持這樣的高速存取方式的存儲(chǔ)器也可以解決對(duì)于DSP功能來說外部存儲(chǔ)器存取緩慢的問題。另外，如果組合該第4實(shí)施例和使用了超高速緩沖存儲(chǔ)器的第2實(shí)施例，則可以削減超高速緩沖存儲(chǔ)器未選中時(shí)的輔助操作。
下面，用圖5、圖12A、12B、12C以及圖11說明本發(fā)明第5實(shí)施例。第5實(shí)施例是作為第1、第2實(shí)施例的DSP/CPU集成芯片的外部存儲(chǔ)器直接連接在以往的DSP中不使用的DRAM的例子。
圖12A展示了作為外部RAM的1個(gè)直接連接DRAM(動(dòng)態(tài)RAM)，在移動(dòng)通信終端上附加新的附加值的例子。圖12A詳細(xì)地展示了在圖5的移動(dòng)通信終端中連接DSP/CPU集成芯片和外部DRAM的情況。在圖12A中，DSP/CPU集成芯片1200和外部DRAM1209通過集成外部地址總線1207、數(shù)據(jù)總線1208連接。它們相當(dāng)于圖6的DSP/CPU集成芯片600、外部RAM612、外部地址總線609以及數(shù)據(jù)總線610。圖12A展示了在DSP/CPU集成芯片1200的內(nèi)部，DSP/CPU密結(jié)合核心1201、內(nèi)部ROM1202、內(nèi)部RAM1203以及集成外部總線接口1206通過內(nèi)部數(shù)據(jù)總線1204和內(nèi)部地址總線1205連接的情況。它們相當(dāng)于圖6的DSP/CPU密結(jié)合核心601、內(nèi)部ROM602、內(nèi)部RAM603、集成外部總線接口606、內(nèi)部數(shù)據(jù)總線604以及內(nèi)部地址總線605。在由DSP/CPU集成芯片1200控制外部DRAM1209的信號(hào)中有行地址選擇信號(hào)(/RAS)1210、列地址選擇信號(hào)(/CAS)1211和寫信號(hào)(/WR)1212。這些信號(hào)被輸入外部DRAM1209對(duì)應(yīng)的端子。另外在圖12B、12C中展示了DSP/CPU集成芯片1200和外部DRAM1209之間的信號(hào)的時(shí)間圖。
圖11展示DSP/CPU集成芯片的存儲(chǔ)映射的一例1100。在該存儲(chǔ)映射1100中，可以在芯片選擇(/CS3)的空間直接連接DRAM。即，如果圖12A的DSP/CPU密結(jié)合核心1201存取該芯片選擇(/CS3)的空間，則行地址選擇信號(hào)(/RAS)1210、列地址選擇信號(hào)(/CAS)1211和寫信號(hào)(/WR)1212進(jìn)行圖12B、圖12C的時(shí)間圖所示的動(dòng)作。
在本發(fā)明中，可以由DSP功能直接存取如此直接連接的大容量的DRAM。在圖5所示的移動(dòng)通信終端中，可以預(yù)先追加如自動(dòng)應(yīng)答功能那樣的附加功能。在移動(dòng)通信終端中，由于通話的聲音數(shù)據(jù)被壓縮至4kb/s～13kb/s，所以如圖12A所示，例如在使用1個(gè)4Mb的DRAM芯片時(shí)，可以存儲(chǔ)5～17分鐘的聲音。
以下，用圖5、圖13A、13B以及圖14說明本發(fā)明的第6實(shí)施例。第6實(shí)施例是謀求第1實(shí)施例的集成外圍電路的數(shù)據(jù)轉(zhuǎn)移的高速化的例子。
在以往獨(dú)立的DSP芯片中，外圍電路數(shù)量和種類都少，被直接連接在內(nèi)部數(shù)據(jù)總線上，因此可以進(jìn)行數(shù)據(jù)的高速轉(zhuǎn)移。另一方面，在以往獨(dú)立的CPU芯片中，外圍電路數(shù)量多且種類多。但是，另一方面，因?yàn)樾枰ㄟ^外圍電路接口，所以數(shù)據(jù)傳送速率降低。
在本發(fā)明的DSP/CPU集成芯片中，DSP功能用的外圍電路通過CPU功能的外圍電路和集成外圍電路接口連接，因此，也存在DSP功能用的外圍電路的數(shù)據(jù)轉(zhuǎn)移緩慢的情況。
因此，在第6實(shí)施例中通過并行地傳送多個(gè)取樣，謀求第1實(shí)施例的集成外圍電路的高速數(shù)據(jù)轉(zhuǎn)移。
圖13是詳細(xì)展示圖5的移動(dòng)通信終端中的DSP/CPU集成芯片1300和集成基帶AFE1313連接的圖。它們對(duì)應(yīng)于圖5的DSP/CPU集成芯片500和集成AFE501。在圖13A中只著重展示了與高頻調(diào)制解調(diào)的數(shù)據(jù)交換有關(guān)的數(shù)據(jù)轉(zhuǎn)移部分。
在DSP/CPU集成芯片1300中，串行輸入輸出電路(SIO1)1301、串行輸入輸出電路(SIO2)1302以及集成外圍總線1303相關(guān)聯(lián)。它們對(duì)應(yīng)于圖3的DSP外圍電路322以及集成外圍地址總線(PA)320和集成外圍數(shù)據(jù)總線(PD)321。在圖13A中，串行輸入輸出電路(SIO1)1301同時(shí)被用于輸入輸出，而串行輸入輸出電路(SIO2)1302只使用輸入功能。即，DSP/CPU集成芯片1300對(duì)于集成基帶AFE1313來說是1輸出2輸入的結(jié)構(gòu)。
在集成基帶AFE1313中，串行接口1319、GMSK(GaussianMinimum Sift Keying)調(diào)制器1316、I信號(hào)用DA轉(zhuǎn)換器1318、Q信號(hào)用DA轉(zhuǎn)換器1317、I信號(hào)用AD轉(zhuǎn)換器1315、Q信號(hào)用AD轉(zhuǎn)換器1314是與本實(shí)施例有關(guān)的要素。高頻調(diào)制解調(diào)器和集成基帶AFE1313用作為模擬信號(hào)的I信號(hào)和Q信號(hào)進(jìn)行交換。
DSP/CPU集成芯片1300和集成基帶AFE1313通過信號(hào)線TXD1(1304)、STS1(1305)、STCK1(1311)、RXD1(1306)、SRS1(1310)、SRCK1(1311)、RDX2(1309)、SRS2(1308)以及SRCK2(1311)連接。在圖13B中展示了這些信號(hào)線的時(shí)間圖。另外，圖13A的信號(hào)線1311和信號(hào)線1312的信號(hào)從圖5的系統(tǒng)定時(shí)電路520提供。信號(hào)線1312被用于控制串行接口1319。信號(hào)線1311是數(shù)據(jù)轉(zhuǎn)移用的基準(zhǔn)時(shí)鐘脈沖，提供給DSP/CPU集成芯片1300和集成基帶AFE1313兩者。
以下詳細(xì)說明轉(zhuǎn)移。首先，考慮從DSP/CPU集成芯片1300轉(zhuǎn)移數(shù)據(jù)至集成基帶AFE1313。這時(shí)，被使用的信號(hào)線是TXD1(1304)、STS1(1305)以及STCK1(1311)這3條。STCK1如上所述那樣是從圖5的系統(tǒng)定時(shí)電路520提供的數(shù)據(jù)轉(zhuǎn)移用的基準(zhǔn)時(shí)鐘脈沖。在此，與基準(zhǔn)時(shí)鐘脈沖同步地以一次1位轉(zhuǎn)移16位的數(shù)字?jǐn)?shù)據(jù)。當(dāng)然可以用同樣的方式轉(zhuǎn)移任意位的數(shù)據(jù)。TXD1(1304)是轉(zhuǎn)移用的1位數(shù)據(jù)總線。STS1(1305)是幀同步信號(hào)線，從該信號(hào)作為脈沖輸出后接著的時(shí)鐘脈沖到16時(shí)鐘脈沖期間，將數(shù)據(jù)從每次1位順序地輸出到TXD1(1304)上。此時(shí)的定時(shí)展示于圖13B。從STS1(1305)的脈沖輸出后的接著的時(shí)鐘脈沖開始，16位的數(shù)據(jù)D15～D0從最上位位D15開始順序在每1時(shí)鐘脈沖將每一位輸出到TXD1(1304)上。
以下考慮DSP/CPU集成芯片1300從集成基帶AFE1313接受數(shù)據(jù)的情況。由于接受I信號(hào)和Q信號(hào)2個(gè)信號(hào)數(shù)據(jù)，所以首先考慮從I信號(hào)。此時(shí)，被使用的信號(hào)線是RXD1(1306)、SRS1(1310)以及SRCK1(1311)這3條。SRCK1(1311)如上所述是從圖5的系統(tǒng)定時(shí)電路520提供的數(shù)據(jù)轉(zhuǎn)移用基準(zhǔn)時(shí)鐘脈沖。在此同樣也是將與該基準(zhǔn)時(shí)鐘脈沖同步地以每次1位轉(zhuǎn)移16位的數(shù)字?jǐn)?shù)據(jù)。當(dāng)然可以用同樣的方式轉(zhuǎn)移任意位的數(shù)據(jù)。RXD1(1306)是接受信號(hào)用的1位數(shù)據(jù)總線。SRS1(1310)是幀同步信號(hào)線，在該信號(hào)作為脈沖被輸入到DSP/CPU集成芯片1300中的接著的時(shí)鐘脈沖開始至16時(shí)鐘脈沖之間，某個(gè)數(shù)據(jù)以每次1位順序被輸入RXD1(1304)上。此時(shí)的定時(shí)也展示在圖13B中。從SRS1(1306)的脈沖輸入后的接著的時(shí)鐘脈沖開始，16位的數(shù)據(jù)D15～D0從最上位位D15開始順序的在每1時(shí)鐘脈沖以每次1位從RXD1(1304)輸入。Q信號(hào)的接受過程也和I信號(hào)的接受完全相同。不同之處在于，I信號(hào)接受在串行輸入輸出電路(SIO1)1301中進(jìn)行，Q信號(hào)在串行輸入輸出電路(SIO2)1302中接受。
以下，用圖8詳細(xì)說明圖13A中的串行輸入輸出電路(SIO1)1301和串行輸入輸出電路(SIO2)1302。圖14展示了與DSP/CPU集成芯片內(nèi)的本實(shí)施例有關(guān)的部分。串行輸入輸出電路(SIO1)1301與串行輸入輸出電路(SIO1)1424對(duì)應(yīng)，串行輸入輸出電路(SIO2)1302與串行輸入輸出電路(SIO2)1420對(duì)應(yīng)。
圖14由DSP/CPU密結(jié)合核心1400、內(nèi)部存儲(chǔ)器X1401、內(nèi)部存儲(chǔ)器Y1402、集成外圍總線接口1406、DMAC1405、串行輸入輸出電路(SIO1)1424、串行輸入輸出電路(SIO2)1420以及“與”電路1429構(gòu)成。DSP/CPU密結(jié)合核心1400、內(nèi)部存儲(chǔ)器X1401、內(nèi)部存儲(chǔ)器Y1402、集成外圍總線接口1406以及DMAC1405通過內(nèi)部地址總線(IA)1403和內(nèi)部數(shù)據(jù)總線(ID)(32位)1404連接，串行輸入輸出電路(SIO1)1424和串行輸入輸出電路(SIO2)1420通過集成外圍總線1407、1408、1409連接在集成外圍總線接口1406。
集成外圍總線由地址總線(PA)1407和32位數(shù)據(jù)總線(PD)構(gòu)成，PD總線由上位16位PD(31-16)1408和下位16位PD(15-0)1409構(gòu)成。在圖14中，串行輸入輸出電路(SIO1)1424連接在集成外圍數(shù)據(jù)總線的上位16位PD(31-16)1408上，串行輸入輸出電路(SIO2)1420連接在集成外圍數(shù)據(jù)總線的下位16位PD(15-0)1409上。雖然圖中未示出，但是地址總線(PA)1407連接在串行輸入輸出電路(SIO1)1424和串行輸入輸出電路(SIO2)1420上。
串行輸入輸出電路(SIO1)1424由16位的數(shù)據(jù)轉(zhuǎn)移用數(shù)據(jù)寄存器(TRD1)1427、16位的數(shù)據(jù)接收用數(shù)據(jù)寄存器(RDR1)1428、并行/串行轉(zhuǎn)換器1425、串行/并行轉(zhuǎn)換器1426以及控制電路1423構(gòu)成。圖中還展示了和芯片外部進(jìn)行數(shù)據(jù)交換的6條(發(fā)送接收各3條)的信號(hào)線類RXD1(1430)、SRCK1(1432)、SRS1(1433)、TXD1(1434)、STS1(1435)、STCK1(1436)。這些信號(hào)線對(duì)應(yīng)于圖13A的RXD1(1306)、SRCK1(1311)、SRS1(1310)、TXD1(1304)、STS1(1305)、STCK1(1311)。這些信號(hào)線已經(jīng)在前面用圖13A進(jìn)行了詳細(xì)說明。
串行輸入輸出電路(SIO2)1420由16位的數(shù)據(jù)傳送用數(shù)據(jù)寄存器(TDR2)1415、16位的數(shù)據(jù)接收用數(shù)據(jù)寄存器(RDR2)1416、并行/串行轉(zhuǎn)換器1417、串行/并行轉(zhuǎn)換器1418以及控制電路1419構(gòu)成。圖中還展示了與芯片外部進(jìn)行數(shù)據(jù)交換的6條(發(fā)送接收各3條)的信號(hào)線類TXD2(1431)、SRCK2(1437)、SRS2(1438)、RXD2(1439)。在這些信號(hào)線中，SRCK2(1437)、SRS2(1438)、RXD2(1439)對(duì)應(yīng)于圖13A的SRCK2(1307)、SRS2(1308)、RXD2(1309)。這些信號(hào)線也在前面用圖13A進(jìn)行了詳細(xì)說明。但是，在圖13A中，該串行輸入輸出電路(SIO2)1420只用于接收信號(hào)。因此，在這些信號(hào)線中發(fā)送用的3條TXD2(1431)、STS2(1440)、STCK2(1441)未展示在圖13A中。
首先，用串行輸入輸出電路(SIO1)1424說明發(fā)送數(shù)據(jù)的情況。16位發(fā)送數(shù)據(jù)通過集成外圍數(shù)據(jù)總線的上位16位PD(31-16)1408將1424輸入到數(shù)據(jù)發(fā)送用數(shù)據(jù)寄存器(TDR1)1427。而后，經(jīng)過并行/串行轉(zhuǎn)換器1425以每次1位輸出到1位數(shù)據(jù)總線TDX1(1434)上。輸出的周期和定時(shí)使用信號(hào)線STS1(1435)和STCK1(1436)由控制電路1423控制。
接著，說明通過32位總線并行轉(zhuǎn)移在串行輸入輸出電路(SIO1)1424和串行輸入輸出電路(SIO2)1420中接收到的2個(gè)16位數(shù)據(jù)的情況。在串行輸入輸出電路(SIO1)1424中，從RDX1(1430)以每次1位輸入接收數(shù)據(jù)。輸入的周期和定時(shí)使用信號(hào)線SRS1(1433)和SRCK1(1432)由控制電路1423控制。被輸入的位列通過串行/并行轉(zhuǎn)換器1426變換成16位的并行數(shù)據(jù)，輸入到接收用數(shù)據(jù)寄存器1428。在接收用數(shù)據(jù)寄存器1428中輸入接收數(shù)據(jù)，如果轉(zhuǎn)移準(zhǔn)備就緒，則控制電路1423將向DMAC傳送的中斷信號(hào)(INT)1422設(shè)置為激活狀態(tài)。
另一方面，在串行輸入輸出電路(SIO2)1420中，接收數(shù)據(jù)以每次1位從RDX2(1439)輸入。輸入的周期和定時(shí)使用信號(hào)線SRS2(1438)和SRCK2(1437)由控制電路1419控制。被輸入的位列通過串行/并行轉(zhuǎn)換器1418置換成16位的并行數(shù)據(jù)后，輸入到接收用數(shù)據(jù)寄存器(RDR2)1416。接收數(shù)據(jù)被輸入接收用數(shù)據(jù)寄存器(RDR2)1426后，如果轉(zhuǎn)移的準(zhǔn)備就緒，則控制電路1419將向DMAC傳送的中斷信號(hào)(INT)1421設(shè)置為激活狀態(tài)?！芭c”電路1429取中斷信號(hào)(INT)1422和中斷信號(hào)(INT)1421的邏輯積，在DMAC1405中掛上中斷。即，在DMAC1405掛上中斷時(shí)刻，在2個(gè)16位接收用數(shù)據(jù)寄存器RDR1(1428)和RDR2(1416)中準(zhǔn)備應(yīng)該轉(zhuǎn)移的數(shù)據(jù)。DMAC將2個(gè)16位接收數(shù)據(jù)作為1個(gè)32位數(shù)據(jù)處理，通過32位集成外圍數(shù)據(jù)總線1408、1409和32位的內(nèi)部數(shù)據(jù)總線1404就可以轉(zhuǎn)移到內(nèi)部存儲(chǔ)器X1401或內(nèi)部存儲(chǔ)器Y1402。
如果使用第6實(shí)施例，則與每次轉(zhuǎn)移1個(gè)16位的數(shù)據(jù)相比，可以使串行輸入輸出電路的輸出速率增加2倍，可以解決DSP功能用的外圍電路的數(shù)據(jù)傳送緩慢的問題。
用圖5、圖15A、圖15B以及圖16說明本發(fā)明的第7實(shí)施例。第7實(shí)施例是第6實(shí)施例的變形例。在第6實(shí)施例中為了接收2個(gè)信號(hào)使用了2個(gè)串行輸入輸出電路。在第7實(shí)施例中，由于多重分時(shí)2個(gè)接收信號(hào)，只使用1個(gè)串行輸出電路。
圖15A是詳細(xì)展示在圖5的移動(dòng)通信終端中DSP/CPU集成芯片1500和集成基帶AFE1511連接關(guān)系的圖。它們對(duì)應(yīng)于圖5的DSP/CPU集成芯片100和集成AFE501。圖15A也只展示了與高頻調(diào)制解調(diào)器的數(shù)據(jù)交換有關(guān)的數(shù)據(jù)轉(zhuǎn)移的部分。
在DSP/CPU集成芯片1500內(nèi)，串行輸入輸出電路SIO1 1150以及集成外圍總線1501相關(guān)聯(lián)。它們對(duì)應(yīng)于圖3的DSP用外圍電路422以及集成用地址總線(PA)320和集成用數(shù)據(jù)總線(PD)321。在圖15A中，串行輸入輸出電路SIO1 1502同時(shí)被用于輸入輸出。DSP/CPU集成芯片1500的構(gòu)成是對(duì)于集成基帶AFE1511為1輸出2輸入。
在集成基帶AFE1511中，串行接口1505、GMSK(GaussianMinimum Shift Keying)調(diào)制器1514、I信號(hào)用DA轉(zhuǎn)換器1516、Q信號(hào)用DA轉(zhuǎn)換器1515、I信號(hào)用AD轉(zhuǎn)換器1513、Q信號(hào)用AD轉(zhuǎn)換器1512是與本實(shí)施例有關(guān)的要素。高頻調(diào)制解調(diào)器和集成基帶AFE1511用作為模擬信號(hào)的I信號(hào)和Q信號(hào)進(jìn)行交換。
DSP/CPU集成芯片1500和集成基帶AFE1511通過信號(hào)線TXD1(1503)、STS1(1504)、STCK1(1509)、RXD1(1508)、SRS1(1507)、SRCK1(1509)以及IQFLAG(1506)連接。在圖15B中展示了這些信號(hào)線的時(shí)間圖。另外，圖15A的信號(hào)線1509和信號(hào)線1510的信號(hào)從圖5的系統(tǒng)定時(shí)電路520提供。信號(hào)線1510用于控制串行接口1505。信號(hào)線1509是數(shù)據(jù)轉(zhuǎn)移用的基準(zhǔn)時(shí)鐘脈沖，被提供給DSP/CPU集成芯片1500和集成基帶AFE1511兩者。
下面詳細(xì)說明轉(zhuǎn)移。因?yàn)閺腄SP/CPU芯片1500向集成基帶AFE1511轉(zhuǎn)移數(shù)據(jù)的情況與圖13A的例子完全相同，所以省略說明。
下面考慮DSP/CPU集成芯片1500從集成基帶AFE1511接收數(shù)據(jù)的情況。雖然接收I信號(hào)和Q信號(hào)2個(gè)信號(hào)數(shù)據(jù)，但在圖15A中是多重分時(shí)這2個(gè)信號(hào)。此時(shí)使用的信號(hào)線是RXD1(1508)、SRS1(1507)、SRCK1(1509)以及IQFLAG(1506)4條。SRCK1 1509如上所述是從圖5的系統(tǒng)定時(shí)電路520提供的數(shù)據(jù)轉(zhuǎn)移用的基準(zhǔn)時(shí)鐘脈沖。這種情況下也是與該基準(zhǔn)時(shí)鐘脈沖同步地以每次1位傳送16位的數(shù)字?jǐn)?shù)據(jù)。當(dāng)然也可以用同樣的圖式轉(zhuǎn)移任意位的數(shù)據(jù)。RXD1(1508)是接收用的1位數(shù)據(jù)總線。SRS1(1507)是幀同步信號(hào)線，在從該信號(hào)作為脈沖輸入到DSP/CPU集成芯片1500后接著的時(shí)鐘脈沖開始至16時(shí)鐘脈沖期間，將某個(gè)數(shù)據(jù)以每次1位順序輸入RXD1(1508)。
此時(shí)的定時(shí)也展示在圖15B中。在時(shí)間圖中展示了最初輸入I信號(hào)，接著輸入Q信號(hào)的情況。首先，從SRS1(1507)的最初的脈沖輸入后接著的時(shí)鐘脈沖開始，16位的數(shù)據(jù)I15～I(xiàn)0從最上位I15開始順序在每1時(shí)鐘脈沖以每次1位從RXD1(1508)輸入。而后，從SRS1(1507)的第2個(gè)脈沖輸入后接著的時(shí)鐘脈沖開始，16位的數(shù)據(jù)Q15～Q0從最上位位Q15開始順序在每1時(shí)鐘脈沖以每次1位從RXD1(1508)輸入。為了識(shí)別在RXD1(1508)中轉(zhuǎn)移的數(shù)據(jù)，使用IQFLAG(1506)。在圖15A中，在I信號(hào)轉(zhuǎn)移期間，IQFLAG(1506)變?yōu)楦唠娖健?br> 接著用圖16詳細(xì)說明圖15A中的串行輸入輸出電路(SIO1)1502。在圖16中展示了與DSP/CPU集成芯片內(nèi)的本實(shí)施例有關(guān)的部分。串行輸入輸出電路(SIO1)1502對(duì)應(yīng)于串行輸入輸出電路(SIO1)1631。
圖16由DSP/CPU密結(jié)合核心1600、內(nèi)部存儲(chǔ)器X1601、內(nèi)部存儲(chǔ)器Y1602、集成外圍總線接口1606、DMAC1605以及串行輸入輸出電路SIO1 1631構(gòu)成。DSP/CPU密結(jié)合核心1600、內(nèi)部存儲(chǔ)器X1601、內(nèi)部存儲(chǔ)器Y1602、集成外圍總線接口1606以及DMAC1605通過內(nèi)部地址總線(IA)1603和內(nèi)部數(shù)據(jù)總線(ID)(32位)1604連接，串行輸入輸出電路(SIO1)1631通過集成外圍總線1607、1608、1609與集成外圍總線接口1606連接。集成外圍總線由地址總線(PA)1607和32位數(shù)據(jù)總線(PD)組成，PD總線由上位16位PD(31-16)1608和下位16位PD(15-0)1609組成。
串行輸入輸出電路(SIO1)1631由2個(gè)16位的數(shù)據(jù)發(fā)送用數(shù)據(jù)寄存器TDRU(1629)和TDRL(1630)、2個(gè)16位數(shù)據(jù)接收用數(shù)據(jù)寄存器RDRU(1614)和RDRL(1615)、2個(gè)多路變換器(MUL)1628和1616、并行/串行變換器1627、串行/并行變換器1617以及控制電路1619構(gòu)成。數(shù)據(jù)發(fā)送用數(shù)據(jù)寄存器(TDRU)1629和數(shù)據(jù)接收用數(shù)據(jù)寄存器(RDRU)1614被連接在集成外圍數(shù)據(jù)總線的上位16位PD(31-16)1608，數(shù)據(jù)發(fā)送用數(shù)據(jù)寄存器(TDRL)1630和數(shù)據(jù)接收用數(shù)據(jù)寄存器(RDRL)1615被連接在集成外圍數(shù)據(jù)總線的下位16位PD(15-0)1609。還展示了與芯片外部進(jìn)行信息交換的7條(發(fā)送用3條SRS1(1625)、STCK1(1624)、TDX1(1626)，接收用3條SRS1(1620)、SRCK1(1621)、RXD1(1623)以及IQFLAG(1622))信號(hào)線種類。這些信號(hào)線已在前面用圖15詳細(xì)說明過。
首先說明用串行輸入輸出電路(SIO1)1631發(fā)送數(shù)據(jù)的情況。開始，2個(gè)16位發(fā)送數(shù)據(jù)通過32位的集成外圍數(shù)據(jù)總線PD(31-0)輸入到2個(gè)16位數(shù)據(jù)發(fā)送用數(shù)據(jù)寄存器TDRU(1629)和TDRL(1630)。在TDRU(1629)上通過上位16位PD(31-16)1608輸入，在TDRL(1630)上通過下位16位PD(15-0)1609輸入。接著，在電路變換器1628中選擇發(fā)送2個(gè)發(fā)送用數(shù)據(jù)寄存器的哪個(gè)寄存器中的數(shù)據(jù)。選擇出的16位的數(shù)據(jù)通過并行/串行變換器1627以一次1位輸出到1位數(shù)據(jù)總線TDX1(1626)上。輸出周期和定時(shí)使用信號(hào)線STS1(1625)、STCK1(1624)，由控制電路1619控制。
接著說明通過32位總線并行轉(zhuǎn)移在輸入輸出電路(SIO1)1631中接收的2個(gè)16位數(shù)據(jù)(I型號(hào)數(shù)據(jù)和Q型號(hào)數(shù)據(jù))的情況。在串行輸入輸出電路(SIO1)1613中，接收數(shù)據(jù)從(RDX1)1623以每次一位輸入。輸入的周期和定時(shí)使用信號(hào)線SRS1(1620)和SRCK1(1621)由控制電路1619控制。被輸入的位列通過串行/并行變換器1617變換成16位并行數(shù)據(jù)，輸入到2個(gè)接收用數(shù)據(jù)寄存器的某個(gè)中。輸入到哪個(gè)寄存器由多路變換器(MUL)1616選擇。切換多路變換器(MUL)1616的控制信號(hào)根據(jù)IQFLAG(1622)由控制電路1619生成。因此，例如I信號(hào)數(shù)據(jù)被輸入到RDRU(1614)，Q信號(hào)數(shù)據(jù)被輸入到RDRL(1615)。
當(dāng)接收數(shù)據(jù)被輸入到2個(gè)接收用數(shù)據(jù)寄存器RDRU(1614)和RDRL(1615)中，且轉(zhuǎn)移準(zhǔn)備就緒時(shí)，控制電路1619將激活的中斷信號(hào)(INT)1618發(fā)送到DMAC(1605)，使DMAC中斷。DMAC將2個(gè)16位接收數(shù)據(jù)作為1個(gè)32位數(shù)據(jù)處理，通過32位集成外圍數(shù)據(jù)總線1608、1609和32位的內(nèi)部數(shù)據(jù)總線1604就可以將其轉(zhuǎn)移到內(nèi)部存儲(chǔ)器X(1601)或內(nèi)部存儲(chǔ)器Y(1602)。
如果使用第7實(shí)施例，則與每次轉(zhuǎn)移1個(gè)16位數(shù)據(jù)相比，可以使串行輸入輸出電路的轉(zhuǎn)移速率提高2倍，可以解決DSP功能用的外圍電路的數(shù)據(jù)轉(zhuǎn)移緩慢的問題。
下面，用圖5、圖2、圖17A和17B、圖18、圖19以及圖20A和20B說明本發(fā)明的第8實(shí)施例。在圖2所示的以往例的GSM移動(dòng)通信終端中有DSP和CPU之間的通信輔助操作，因此系統(tǒng)構(gòu)成上的效率成為問題。本實(shí)施例是展示在第1實(shí)施例的構(gòu)成中由于集成了DSP功能和CPU功能，所以沒有該輔助操作，可以高效率地構(gòu)成移動(dòng)通信終端的例子。
在本實(shí)施例中，作為具體例舉出RF部分的功率放大器控制的情況。在圖5和圖2所示的GSM移動(dòng)通信終端中賦予了這樣的義務(wù)，即根據(jù)來自基地臺(tái)的指令進(jìn)行RF部分的功率放大器的輸出控制。在進(jìn)行該功率放大器控制的情況下，在以往的構(gòu)成中，在DSP和CPU之間頻繁地產(chǎn)生通信輔助操作。
首先，用圖1和圖8說明該輔助操作個(gè)概略。已經(jīng)用圖1說明過移動(dòng)通信系統(tǒng)的通信終端一側(cè)的處理。
圖18展示了該處理在本發(fā)明和以往例中是怎樣實(shí)現(xiàn)的。在使用獨(dú)立的2個(gè)DSP和CPU的以往例中，用戶接口處理、系統(tǒng)控制以及通信協(xié)議處理在CPU芯片中實(shí)現(xiàn)，聲音編碼譯碼處理、通信鏈路編碼譯碼以及調(diào)制解調(diào)處理等在DSP芯片中實(shí)現(xiàn)。為了和基地臺(tái)發(fā)送接收數(shù)據(jù)，需要使用在DSP芯片中實(shí)現(xiàn)的通信鏈路編碼譯碼以及調(diào)制解調(diào)處理。為此，由于產(chǎn)生和基地臺(tái)交換與通信協(xié)議處理有關(guān)的數(shù)據(jù)的需要，所以每次都需要CPU芯片和DSP芯片的通信。這樣的通信輔助操作被圖示于在圖18的以往例中。
另外，在RF部分的功率放大器的輸出控制的情況下，在CPU芯片中執(zhí)行的通信協(xié)議處理程序需要在圖2的功率放大器PA控制用DA變換器203中存取。但是，物理地將該P(yáng)A控制用DA變換器203連接在DSP芯片，由于仍然產(chǎn)生以上的需要，所以每次CPU芯片都需要與DSP芯片通信。
但是，在本發(fā)明中，用戶接口處理、系統(tǒng)控制以及通信鏈路通信協(xié)議處理、聲音編碼譯碼處理、通信鏈路編碼譯碼以及調(diào)制解調(diào)處理等所有的數(shù)字處理都在DSP/CPU集成芯片中實(shí)現(xiàn)。因此，如圖18所示，CPU芯片完全沒有DSP芯片之間的輔助操作，可以高效率地構(gòu)成系統(tǒng)。
在圖20A、20B中，更詳細(xì)地說明有關(guān)該輔助操作。在圖5和圖2所示的GSM移動(dòng)通信終端中，首先從基地臺(tái)傳送來RF部分的功率放大器輸出控制的指令數(shù)據(jù)。
在圖20A的以往例中，該接收數(shù)據(jù)被送到DSP芯片。在圖20A中，以后的處理以流程圖展示。
首先，DSP芯片對(duì)接收數(shù)據(jù)實(shí)施譯碼處理、通信鏈路譯碼處理。接著，DSP芯片為了將傳送來的數(shù)據(jù)送交通信協(xié)議處理，將其插入到CPU芯片。被插入的CPU芯片此時(shí)暫時(shí)停止執(zhí)行著的程序，退避內(nèi)部狀態(tài)，從DSP芯片取得接收數(shù)據(jù)。其后，CPU芯片執(zhí)行通信協(xié)議處理程序解讀控制數(shù)據(jù)，知道功率放大器的輸出控制的指令，取出控制數(shù)據(jù)。而后CPU芯片為了存取連接在DSP芯片上的功率放大器PA控制用DA變換器而插入到DSP芯片。被插入的DSP芯片此時(shí)暫時(shí)停止執(zhí)行著的程序，退避內(nèi)部狀態(tài)，從CPU芯片取得驅(qū)動(dòng)PA控制用DA變換器的指令和控制數(shù)據(jù)。而后，DSP芯片驅(qū)動(dòng)內(nèi)置PA控制用DA變換器的模擬前端AFE用的DSP外圍電路，進(jìn)行功率放大器的輸出控制。以上是以往例中的處理流程。用陰影表示輔助操作的部分。
于此相反，在圖20B的流程圖中所示的使用DSP/CPU集成芯片的本發(fā)明中完全不需要該輔助操作部分。這是由于DSP功能和CPU功能被集成而不需要DSP處理和CPU處理間的通信，以及因DSP和CPU的外圍電路被集成而可以從CPU功能直接存取DSP用外圍電路的緣故。
以下用圖17A和圖19詳細(xì)說明從該CPU功能直接存取DSP用外圍電路。即，詳細(xì)地說明在CPU中執(zhí)行的通信協(xié)議處理程序直接存取功率放大器PA控制用DA變換器的例子。
圖17A放大圖5的通信終端的DSP/CPU集成芯片500和功率放大器PA控制用DA變換器504的接合部分，并只展示有關(guān)的部分。在DSP/CPU集成芯片1712內(nèi)，串行輸入輸出電路SIO1713、BIT I/O電路1714以及集成外圍總線相關(guān)聯(lián)。在集成基帶AFE1700中，串行接口1701、電源斜坡RAM1703、PA控制信號(hào)用DA變換器1502是與本實(shí)施例有關(guān)的要素。電源斜坡RAM1703將輸出波形作為采樣數(shù)據(jù)內(nèi)置。圖17A是采樣數(shù)是6個(gè)的情況，當(dāng)然多少都可以。用內(nèi)置的6個(gè)數(shù)據(jù)表示的波形的一例1704也展示在圖15A中。集成基帶AFE1700用作為模擬信號(hào)的PA控制信號(hào)控制功率放大器。在由轉(zhuǎn)移起動(dòng)信號(hào)1706指定的定時(shí)，內(nèi)置在電源斜坡RAM1703中的輸出波形被作為PA控制信號(hào)變換為模擬信號(hào)輸出。
圖19展示用圖17A的轉(zhuǎn)移起動(dòng)信號(hào)1706指定的定時(shí)和要求的功率放大器的輸出波形。GSM通信系統(tǒng)是1幀(4.615ms)由8個(gè)時(shí)隙(577us)構(gòu)成的分時(shí)系統(tǒng)。發(fā)送在1幀(8時(shí)隙)中的1時(shí)隙期間起動(dòng)。因此，用圖19的Tx所示的定時(shí)變?yōu)橛脠D17A的轉(zhuǎn)移起動(dòng)信號(hào)1706指定的定時(shí)。順便說一下，圖19的Rx是信號(hào)接收的定時(shí)。在圖19的下方展示了所要求的功率放大器的輸出波形圖。如圖所示，在GSM通信系統(tǒng)中，不僅有輸出波形的振幅，而且嚴(yán)格規(guī)定了上升和下降的傾斜(Ramping)。為了滿足該規(guī)定使用了圖17A的電源斜坡RAM1703。
再返回到圖17A繼續(xù)說明。DSP/CPU集成芯片1712和集成基帶AFE1700通過信號(hào)線TXD1710、STS1709、STCK1708以及/CTRL1711連接。這些信號(hào)線的時(shí)間圖展示在圖17B中。另外，圖17A的1708、1707和1706的信號(hào)從圖5的系統(tǒng)定時(shí)電路520提供。信號(hào)線1707用于控制串行接口1701。信號(hào)線1708是數(shù)據(jù)轉(zhuǎn)移用的基準(zhǔn)時(shí)鐘脈沖，被提供給DSP/CPU集成芯片1712和集成基帶AFE1700的兩者。
以下詳細(xì)說明在電源斜坡RAM1703中寫入數(shù)據(jù)的情況。從DSP/CPU集成芯片1712向集成基帶AFE1700轉(zhuǎn)移數(shù)據(jù)的基本過程與用圖13A、B、圖15A、B說明個(gè)的過程相同。不同之處在于這次需要指定向電源斜坡RAM1703的6個(gè)入口的哪個(gè)寫入的地址。因此在圖17A中，在轉(zhuǎn)移數(shù)據(jù)長(zhǎng)度16位中，使用最初的10位是數(shù)據(jù)，后6位變?yōu)榈刂返母袷?。?dāng)然這些具體的位長(zhǎng)度是為了便于說明而假設(shè)的，在實(shí)際中可以是任何位。在轉(zhuǎn)移中使用的信號(hào)線是信號(hào)線TXD1710、STS1709、STCK1708以及/CTRL1711的4條。STCK1708如上所述是從圖5的系統(tǒng)定時(shí)電路520提供的數(shù)據(jù)轉(zhuǎn)移用的基準(zhǔn)時(shí)鐘脈沖。在此，與該基準(zhǔn)時(shí)鐘脈沖同步地以每次1位地轉(zhuǎn)移16位的數(shù)字?jǐn)?shù)據(jù)。當(dāng)然可以以同樣的圖式轉(zhuǎn)移任意位的數(shù)據(jù)。TXD1710是發(fā)送用的1位數(shù)據(jù)總線。STS1709是幀同步信號(hào)線，從該信號(hào)被作為脈沖輸出后的接著的脈沖開始到16時(shí)鐘脈沖期間，將數(shù)據(jù)順序以每次1位輸出到TXD1710上。
此時(shí)的定時(shí)展示在圖17B的下方。從STS1709的脈沖輸出后接著的脈沖開始，10位的數(shù)據(jù)D9～D0和6位的地址A5～A0連續(xù)地從數(shù)據(jù)的最上位位D9開始順序地在每1時(shí)鐘脈沖以每次1位輸出到TXD1710上。進(jìn)而，為了與在圖13A、B和圖15A、B中說明的通常的轉(zhuǎn)移方式區(qū)別，使用/CTRL1711信號(hào)。/CTRL1711信號(hào)在激活時(shí)，10位數(shù)據(jù)被寫入到由6位地址指定的集成基帶AFE1700的內(nèi)部設(shè)備。當(dāng)數(shù)據(jù)被寫入電源斜坡RAM1703的6個(gè)入口時(shí)，只要根據(jù)上述順序轉(zhuǎn)移對(duì)應(yīng)的6個(gè)地址和具有數(shù)據(jù)的6個(gè)16位數(shù)據(jù)即可。
如上所述那樣，在功率放大器控制的情況下，完全不包含乘積累加運(yùn)算等的DSP功能所需要的處理。盡管如此，在以往例中只是為了存取DSP用的外圍電路才插入DSP芯片。如果采樣本發(fā)明，因?yàn)镃PU功能可以直接存取DSP用的外圍電路，所以不產(chǎn)生這樣的不利的輔助操作。
以下用圖5和圖21說明本發(fā)明的第9實(shí)施例。第9實(shí)施例是在作為第1實(shí)施例的基礎(chǔ)的DSP/CPU集成芯片上附加高速專用電路的例子。
前面的實(shí)施例作為DSP/CPU集成芯片以通用標(biāo)準(zhǔn)為前提。但是，為了特殊化用途并高效率地實(shí)現(xiàn)系統(tǒng)，需要內(nèi)置高速的專用電路(ASIC電路，專用集成電路)。在本實(shí)施例中說明如何用本發(fā)明的框架構(gòu)成該結(jié)構(gòu)。進(jìn)而，作為ASIC電路的例子，考慮圖5的集成AFE501內(nèi)的AD變換器、DA變換器以及串行接口電路等。
在圖21中展示了與DSP/CPU集成芯片內(nèi)的本實(shí)施例有關(guān)的部分以及外部存儲(chǔ)器和外部總線。圖21由DSP/CPU密結(jié)合核心2100、內(nèi)部存儲(chǔ)器X2102、內(nèi)部存儲(chǔ)器Y2103、集成外圍總線接口2116、DMAC2101、集成外部總線接口2118、集成ASIC總線接口2117、標(biāo)準(zhǔn)DSP外圍電路2104、標(biāo)準(zhǔn)CPU外圍電路2105以及ASIC電路2106構(gòu)成。DSP/CPU密結(jié)合核心2100、DMAC2101、內(nèi)部存儲(chǔ)器X2102、內(nèi)部存儲(chǔ)器Y2103、集成外圍總線接口2116、集成ASIC總線接口2117以及集成外部總線接口2118通過內(nèi)部地址總線2109和內(nèi)部數(shù)據(jù)總線2108連接。標(biāo)準(zhǔn)DSP外圍電路2104和標(biāo)準(zhǔn)CPU外圍電路2105通過地址總線PA2110、數(shù)據(jù)總線PD2111連接在集成外圍總線接口2116。
ASIC電路2106通過地址總線AA2112、數(shù)據(jù)總線AD2113連接在集成ASIC總線接口2117。外部存儲(chǔ)器2107通過地址總線EA2114、數(shù)據(jù)總線ED2115連接在集成外部總線接口2116。在圖21的構(gòu)成中，集成ASIC總線接口2117與集成外圍總線接口2116并行地連接在內(nèi)部總線上。集成ASIC總線接口2117可以不需要與各種外圍電路對(duì)應(yīng)以高速且簡(jiǎn)單的構(gòu)造實(shí)現(xiàn)。根據(jù)不同情況，還可以考慮將ASIC電路2106直接連接在內(nèi)部總線上。
這樣，通過準(zhǔn)備與標(biāo)準(zhǔn)的集成外圍總線接口獨(dú)立的高速且簡(jiǎn)單的集成ASIC總線接口，就可以內(nèi)置高速的專用電路，可以高效率地實(shí)現(xiàn)特殊用途的系統(tǒng)。

最后用圖3、圖22、圖23以及圖24什么本發(fā)明的第10實(shí)施例。本實(shí)施例是有關(guān)從在CPU功能中執(zhí)行的C語言等的高級(jí)語言高效率地將數(shù)據(jù)送交到在DSP/CPU集成芯片中用DSP功能執(zhí)行的匯編語言的編譯程序制成方法的例子。
圖3展示了作為本發(fā)明基礎(chǔ)的DSP/CPU密結(jié)合核心的內(nèi)部結(jié)構(gòu)。如上所述，在DSP功能執(zhí)行時(shí)CPU核心307和DSP引擎306并行動(dòng)作。即，CPU核心307作為DSP引擎306的地址運(yùn)算器動(dòng)作。
在圖22中放大展示在圖3的CPU核心307中與本實(shí)施例有關(guān)的部分。在圖22中展示CPU核心2203和3個(gè)內(nèi)部地址總線IA2202、XA2201以及YA2200。在CPU核心2203內(nèi)部展示了16只寄存器2209(R0～R15)、SFT(倒相器)2210、ALU2211、Add-ALU(輔助ALU)2212以及程序計(jì)數(shù)器2204。在DSP功能執(zhí)行時(shí)，16只寄存器2209中的4個(gè)寄存器R4、R5、R6以及R7通過內(nèi)部地址總線XA2201以及YA2200用于數(shù)據(jù)存取。R4和R5被連接在地址總線XA2201，R6和R7被連接在地址總線YA2200。
用圖24說明該CPU核心是怎樣作為DSP引擎的地址運(yùn)算器動(dòng)作的。為了說明DSP功能在此舉出簡(jiǎn)單的乘積累加運(yùn)算的例子。在圖24的上方展示了用DSP功能實(shí)現(xiàn)的乘積累加運(yùn)算的匯編程序的表現(xiàn)2400。在圖24的中央，展示此時(shí)使用的DSP/CPU集成芯片內(nèi)的硬件。它們是XMEM(內(nèi)部存儲(chǔ)器X)2413、YMEM(內(nèi)部存儲(chǔ)器Y)2412、4個(gè)CPU核心寄存器(R4 2415、R5 2414、R6 2411以及R7 2410)、4個(gè)DSP引擎的寄存器(X0 2416、Y0 2409、M0 2407以及A0 2405)、DSP引擎的乘法器2408以及DSP引擎的ALU2406。
4個(gè)箭頭2401、2402、2403以及2404指向與乘積累加運(yùn)算的匯編程序表現(xiàn)2400有關(guān)的硬件。匯編程序表現(xiàn)2400分別指向指定并行動(dòng)作的4個(gè)部分，4個(gè)箭頭2401、2402、2403以及2404分別與它們各自對(duì)應(yīng)。最初的部分指定加算，加算A0 2405的內(nèi)容和M0 2407的內(nèi)容，并存儲(chǔ)在A0 2405中。第2部分指定乘法運(yùn)算，乘算X0 2416的內(nèi)容和Y0 2409的內(nèi)容，并存儲(chǔ)在M0 2407中。第3部分指定讀出來自內(nèi)部存儲(chǔ)器X的數(shù)據(jù)，把R5的內(nèi)容作為地址，將存取XMEM(內(nèi)部存儲(chǔ)器X)2413并讀出的數(shù)據(jù)存儲(chǔ)在X0。第4部分指定讀出來自內(nèi)部存儲(chǔ)器Y的數(shù)據(jù)，將R6的內(nèi)容作為地址，將存取YMEM(內(nèi)部存儲(chǔ)器Y)2412并讀出的數(shù)據(jù)存儲(chǔ)在Y0。
如上所述，在本實(shí)施例中，CPU核心寄存器中的4個(gè)(R4 2415、R5 2414、R62411以及R7 2410)作為DSP引擎的地址指示器使用。特別是R4 2415和R5 2414被作為內(nèi)部存儲(chǔ)器X用的指示器，R6 2411和R7 2410被作為內(nèi)部存儲(chǔ)器Y用的指示器用于并行存取。
以下在圖23中考慮從C語言調(diào)用在圖24中所示的匯編程序。在圖23中以mac_sss的名字調(diào)入該匯編程序。圖23的程序是取4個(gè)要素的2個(gè)配列的乘積累加的簡(jiǎn)單的程序。在以此例為開始的DSP程序中，將作為引數(shù)要求乘積累加的配列的開頭地址作為引數(shù)送交是自然的。因此，作為有效的匯編程序的引數(shù)送交的方法是，將函數(shù)的最初的4個(gè)引數(shù)分配到作為DSP引擎的地址指示器使用的4個(gè)CPU核心寄存器。因此在圖23的例子中取乘積累加的2個(gè)配列的開頭地址被送交到R5和R6。從圖24可知，R5和R6可以分別作為X、Y指示器直接用于存儲(chǔ)器的并行存取，效率高。
通過使用所謂將函數(shù)的最初4個(gè)引數(shù)分配到作為DSP引擎的地址指示器使用的4個(gè)CPU核心寄存器的向高級(jí)語言匯編程序的寄存器分配方法，接收引數(shù)的匯編程序就可以高效率地實(shí)行DSP功能。
以上根據(jù)實(shí)施例具體地說明了本發(fā)明者提出的發(fā)明，但是本發(fā)明不限于此，在不脫離其主旨的范圍內(nèi)可以有各種各樣的變形。另外，也可以組合或置換各實(shí)施例。
在本申請(qǐng)揭示的發(fā)明中，如果用有代表性的實(shí)施例得到的結(jié)果簡(jiǎn)單地說明，則如下。
即，具有可以通過集成DSP功能的和CPU功能存儲(chǔ)器系統(tǒng)和外圍電路，實(shí)現(xiàn)低成本、低消耗電力、小尺寸的移動(dòng)通信終端系統(tǒng)。
另外，由于具有可以在DSP功能和CPU功能之間任意分配共用化的內(nèi)部存儲(chǔ)器和外部存儲(chǔ)器的所謂的靈活性，所以可以無浪費(fèi)高效率地利用所裝載的存儲(chǔ)器。
再有，因?yàn)樵贒SP功能和CPU功能之間沒有多余的輔助操作，所以可以高效率地構(gòu)成移動(dòng)通信終端系統(tǒng)。
權(quán)利要求
1.一種移動(dòng)終端裝置，其特征在于它包括，具有多個(gè)寄存器和內(nèi)部存儲(chǔ)器的微處理器；與所述微處理器連接的外部存儲(chǔ)器；從所述移動(dòng)終端裝置的外部接收接收數(shù)據(jù)，向所述移動(dòng)終端裝置的外部輸出發(fā)送數(shù)據(jù)的天線；以及變換所述接收數(shù)據(jù)以及發(fā)送數(shù)據(jù)的頻率的RF電路，所述微處理器能執(zhí)行CPU功能和DSP功能；所述微處理器在執(zhí)行所述CPU功能時(shí)，從所述內(nèi)部存儲(chǔ)器按每1個(gè)周期傳送1個(gè)數(shù)據(jù)；所述內(nèi)部存儲(chǔ)器具有第1內(nèi)部存儲(chǔ)器和第2內(nèi)部存儲(chǔ)器；所述微處理器在執(zhí)行所述DSP功能時(shí)，能夠從所述第1內(nèi)部存儲(chǔ)器和第2內(nèi)部存儲(chǔ)器并列傳送2個(gè)數(shù)據(jù)；所述外部存儲(chǔ)器在所述CPU功能和所述DSP功能上是共有的。
2.根據(jù)權(quán)利要求1記載的移動(dòng)終端裝置，其特征在于所述外部存儲(chǔ)器根據(jù)輸入的時(shí)鐘脈沖輸出數(shù)據(jù)。
3.根據(jù)權(quán)利要求1記載的移動(dòng)終端裝置，其特征在于所述微處理器，為了從所述天線發(fā)送所述發(fā)送數(shù)據(jù)，并列輸出對(duì)應(yīng)于所述發(fā)送數(shù)據(jù)的第1數(shù)據(jù)信號(hào)、第1幀同步信號(hào)、以及第1基本時(shí)鐘脈沖；為了處理所述接收數(shù)據(jù)，并列接收對(duì)應(yīng)于所述接收數(shù)據(jù)的第2數(shù)據(jù)信號(hào)、第2幀同步信號(hào)、以及第2基本時(shí)鐘脈沖。
4.根據(jù)權(quán)利要求3記載的移動(dòng)終端裝置，其特征在于所述第1及第2數(shù)據(jù)信號(hào)分別通過不同的信號(hào)線被傳送；所述第1及第2幀同步信號(hào)分別通過不同的信號(hào)線被傳送；所述第1及第2基本時(shí)鐘脈沖分別通過不同的信號(hào)線被傳送。
5.根據(jù)權(quán)利要求1記載的移動(dòng)終端裝置，其特征在于所述微處理器通過使用所述CPU功能來執(zhí)行移位運(yùn)算，通過使用所述DSP功能來執(zhí)行FIR過濾運(yùn)算。
6.根據(jù)權(quán)利要求1記載的移動(dòng)終端裝置，其特征在于從所述天線接收的接收數(shù)據(jù)由微處理器利用所述DSP功能來處理；由所述微處理器處理的接收數(shù)據(jù)的一部分或全部由所述外部存儲(chǔ)器存儲(chǔ)。
7.根據(jù)權(quán)利要求1記載的移動(dòng)終端裝置，其特征在于所述外部存儲(chǔ)器用于存儲(chǔ)被所述DSP功能以及所述CPU功能所使用的程序。
8.根據(jù)權(quán)利要求1記載的移動(dòng)終端裝置，其特征在于所述微處理器進(jìn)一步具有運(yùn)算電路，所述運(yùn)算電路用于進(jìn)行所述CPU功能以及所述DSP功能雙方的地址運(yùn)算。
9.一種移動(dòng)終端裝置，其特征在于它包括，具有多個(gè)寄存器和內(nèi)部存儲(chǔ)器的微處理器；與所述微處理器連接的外部存儲(chǔ)器；從所述移動(dòng)終端裝置的外部接收接收數(shù)據(jù)，向所述移動(dòng)終端裝置的外部輸出發(fā)送數(shù)據(jù)的天線；以及變換所述接收數(shù)據(jù)以及發(fā)送數(shù)據(jù)的頻率的RF電路，所述微處理器能執(zhí)行CPU功能和DSP功能；所述微處理器在執(zhí)行所述CPU功能時(shí)，從所述內(nèi)部存儲(chǔ)器按每1個(gè)周期傳送1個(gè)數(shù)據(jù)；所述內(nèi)部存儲(chǔ)器具有第1內(nèi)部存儲(chǔ)器和第2內(nèi)部存儲(chǔ)器；所述微處理器在執(zhí)行所述DSP功能時(shí)，能夠從所述第1內(nèi)部存儲(chǔ)器和第2內(nèi)部存儲(chǔ)器并列傳送2個(gè)數(shù)據(jù)；從所述天線接收的接收數(shù)據(jù)由微處理器利用所述DSP功能來處理；由所述微處理器處理的接收數(shù)據(jù)的一部分或全部由所述外部存儲(chǔ)器存儲(chǔ)。
10.根據(jù)權(quán)利要求9記載的移動(dòng)終端裝置，其特征在于所述外部存儲(chǔ)器根據(jù)輸入的時(shí)鐘脈沖輸出數(shù)據(jù)。
11.根據(jù)權(quán)利要求9記載的移動(dòng)終端裝置，其特征在于所述微處理器，為了從所述天線發(fā)送所述發(fā)送數(shù)據(jù)，并列輸出對(duì)應(yīng)于所述發(fā)送數(shù)據(jù)的第1數(shù)據(jù)信號(hào)、第1幀同步信號(hào)、以及第1基本時(shí)鐘脈沖；為了處理所述接收數(shù)據(jù)，并列接收對(duì)應(yīng)于所述接收數(shù)據(jù)的第2數(shù)據(jù)信號(hào)、第2幀同步信號(hào)、以及第2基本時(shí)鐘脈沖。
12.根據(jù)權(quán)利要求11記載的移動(dòng)終端裝置，其特征在于所述第1及第2數(shù)據(jù)信號(hào)分別通過不同的信號(hào)線被傳送；所述第1及第2幀同步信號(hào)分別通過不同的信號(hào)線被傳送；所述第1及第2基本時(shí)鐘脈沖被分別通過不同的信號(hào)線傳送。
13.根據(jù)權(quán)利要求9記載的移動(dòng)終端裝置，其特征在于所述微處理器通過使用所述CPU功能來執(zhí)行移位運(yùn)算，通過使用所述DSP功能來執(zhí)行FIR過濾運(yùn)算。
14.根據(jù)權(quán)利要求9記載的移動(dòng)終端裝置，其特征在于所述外部存儲(chǔ)器用于存儲(chǔ)被所述DSP功能以及所述CPU功能所使用的程序。
15.根據(jù)權(quán)利要求9記載的移動(dòng)終端裝置，其特征在于所述微處理器進(jìn)一步具有運(yùn)算電路，所述運(yùn)算電路用于進(jìn)行所述CPU功能以及所述DSP功能雙方的地址運(yùn)算。
全文摘要
在移動(dòng)通信終端中，低成本、低電力消耗、小尺寸這3點(diǎn)非常重要，但在使用以往的2個(gè)獨(dú)立的DSP和CPU的技術(shù)中，因?yàn)樾枰?系統(tǒng)的外設(shè)存儲(chǔ)器而成為大問題。另外，由于數(shù)據(jù)輸入輸出用的外圍裝置也需要DSP和CPU 2個(gè)系統(tǒng)，因此存在DSP和CPU之間多余的通信輔助操作。使用具有作為1個(gè)總線主控集成的DSP/CPU核心(500)和集成后的外部總線接口(606)以及集成后的外圍電路接口的DSP/CPU集成芯片實(shí)現(xiàn)移動(dòng)通信終端系統(tǒng)。DSP/CPU的存儲(chǔ)器系統(tǒng)和外圍電路可以集成化，可以實(shí)現(xiàn)低成本、低電力消耗、小尺寸的移動(dòng)通信終端系統(tǒng)。
文檔編號(hào)G06F9/38GK1547112SQ20041003347
公開日2004年11月17日 申請(qǐng)日期1996年10月7日 優(yōu)先權(quán)日1995年10月9日
發(fā)明者中川哲也, 波多野雄治, 雄治, 博, 提坂康博, 樹, 馬路徹, 野口孝樹 申請(qǐng)人:株式會(huì)社日立制作所