專利名稱：基于pci總線的ip核仿真驗(yàn)證平臺(tái)及其驗(yàn)證方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體是指一種基于PCI(PeripheralComponent Interconnection外設(shè)部件互連)總線的IP核仿真驗(yàn)證平臺(tái)及其驗(yàn)證方法。
背景技術(shù)：
一般軟IP核的驗(yàn)證方法，是指在軟件環(huán)境下進(jìn)行軟件仿真以驗(yàn)證IP(Intellectual Property)核功能的正確性，然后寫入FPGA(Field ProgamableGate Array)器件中進(jìn)行硬件電路的驗(yàn)證，測(cè)試正確則IP核驗(yàn)證完畢，測(cè)試存在問題則返回重新修改IP核。這種方法可有效檢驗(yàn)IP的邏輯功能及其在實(shí)際電路中的正確性，但也存在一定缺點(diǎn)在FPGA中進(jìn)行硬件驗(yàn)證時(shí)，難以產(chǎn)生并控制大量用于測(cè)試IP的測(cè)試信號(hào)，不但難以采集測(cè)試結(jié)果，而且也不利于實(shí)時(shí)監(jiān)測(cè)測(cè)試過程。

發(fā)明內(nèi)容
本發(fā)明的目的就是為了解決上述現(xiàn)有技術(shù)中存在的不足之處，提供一種基于PCI總線的IP核仿真驗(yàn)證平臺(tái)及其驗(yàn)證方法。該方法既能有效模擬IP在SoC(System on Chip)中的環(huán)境，又能方便利用FPGA和普通的個(gè)人計(jì)算機(jī)對(duì)設(shè)計(jì)的IP進(jìn)行硬件級(jí)別驗(yàn)證，而且測(cè)試人員可以很好地監(jiān)測(cè)被測(cè)IP的情況，實(shí)時(shí)產(chǎn)生測(cè)試數(shù)據(jù)和獲取測(cè)試結(jié)果。
本發(fā)明通過下述技術(shù)方案實(shí)現(xiàn)所述基于PCI總線的IP核仿真驗(yàn)證平臺(tái)包括晶體振蕩器、直流穩(wěn)壓源、FPGA、編程接口、SDRAM(SynchronousDynamic Random Access Memory同步動(dòng)態(tài)存儲(chǔ)器)和PCI接口組成，其相互連接關(guān)系為，直流穩(wěn)壓源分別與晶體振蕩器、FPGA、編程接口、SDRAM插槽相連接，F(xiàn)PGA通過PCI總線與PCI接口相連接，并通過SDRAM總線與SDRAM插槽相連接，晶體振蕩器分別與FPGA和SDRAM插槽相連接，編程接口與FPGA相連接。
為了更好地實(shí)現(xiàn)本發(fā)明，所述FPGA包括PCI總線控制模塊、存儲(chǔ)控制模塊、IP模塊(即所需驗(yàn)證的IP核)組成，其相互連接關(guān)系為，所述PCI總線控制模塊通過內(nèi)部IO總線與IP模塊相連，通過存儲(chǔ)總線與存儲(chǔ)控制模塊相連接，同時(shí)外接計(jì)算機(jī)的PCI插槽，所述存儲(chǔ)控制模塊還通過內(nèi)存總線與IP模塊相連，并外接SDRAM(同步動(dòng)態(tài)存儲(chǔ)器)。所述PCI總線控制模塊包括PCI接口模塊、譯碼模塊、目標(biāo)狀態(tài)機(jī)模塊、配置空間模塊、MEM接口模塊、IO接口模塊組成，其相互連接關(guān)系為，所述PCI接口模塊通過數(shù)據(jù)線分別與PCI總線、目標(biāo)狀態(tài)機(jī)模塊、配置空間模塊和IO接口模塊相連接，所述譯碼模塊通過數(shù)據(jù)線分別與配置空間模塊和目標(biāo)狀態(tài)機(jī)模塊相連接，所述MEM接口模塊通過數(shù)據(jù)線分別與MEM總線、目標(biāo)狀態(tài)機(jī)模塊和配置空間模塊相連接，所述IO接口模塊還通過數(shù)據(jù)線分別與IO總線和目標(biāo)狀態(tài)機(jī)模塊相連接。所述存儲(chǔ)控制模塊包括存儲(chǔ)器參數(shù)預(yù)處理模塊、存儲(chǔ)器命令仲裁模塊、自動(dòng)刷新模塊、區(qū)譯碼模塊、存儲(chǔ)器寫準(zhǔn)備模塊、存儲(chǔ)器讀模塊和RAM控制模塊組成，其相互連接關(guān)系為，所述存儲(chǔ)器命令仲裁模塊通過數(shù)據(jù)線分別與存儲(chǔ)器參數(shù)預(yù)處理模塊、自動(dòng)刷新模塊、區(qū)譯碼模塊和RAM控制模塊相連接，所述存儲(chǔ)器參數(shù)預(yù)處理模塊還通過數(shù)據(jù)線分別與自動(dòng)刷新模塊、區(qū)譯碼模塊和RAM控制模塊相連接，所述存儲(chǔ)器寫準(zhǔn)備模塊通過數(shù)據(jù)線與RAM控制模塊相連接，所述存儲(chǔ)器讀模塊和RAM控制模塊通過數(shù)據(jù)線分別外接SDRAM。所述RAM控制模塊包括多區(qū)控制器模塊、地址轉(zhuǎn)換模塊、系統(tǒng)命令轉(zhuǎn)換模塊和存儲(chǔ)器命令產(chǎn)生模塊組成，其相互連接關(guān)系為，所述多區(qū)控制器模塊包括多區(qū)命令仲裁模塊，并通過數(shù)據(jù)線分別與地址轉(zhuǎn)換模塊、系統(tǒng)命令轉(zhuǎn)換模塊和存儲(chǔ)器命令產(chǎn)生模塊相連接，系統(tǒng)命令轉(zhuǎn)換模塊還通過數(shù)據(jù)線與存儲(chǔ)器命令產(chǎn)生模塊相連接。
所述基于PCI總線的IP核仿真驗(yàn)證方法包括如下步驟第一步 調(diào)用驅(qū)動(dòng)程序?qū)λ龌赑CI總線的IP核仿真驗(yàn)證平臺(tái)硬件進(jìn)行初始化，讀取全部的配置寄存器信息，將所述基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的Memory全部清零；第二步 打開數(shù)據(jù)文件，將測(cè)試數(shù)據(jù)經(jīng)由PCI總線寫入保存在所述基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的Memory(即SDRAM或FPGA)中，作為待測(cè)試IP核的數(shù)據(jù)源；第三步 操作配置寄存器，將控制命令通過PCI總線寫入插在FPGA中的IP核，啟動(dòng)IP核對(duì)測(cè)試數(shù)據(jù)進(jìn)行處理；
第四步 將處理后的數(shù)據(jù)寫回SDRAM中，對(duì)比數(shù)據(jù)源，得出測(cè)試結(jié)論。
為了更好地實(shí)現(xiàn)本發(fā)明，所述第四步處理后的數(shù)據(jù)可以通過PCI總線控制模塊直接輸入PC機(jī)中；也可以保存在IP核中的狀態(tài)寄存器里，用于實(shí)時(shí)觀察了解IP核的運(yùn)行情況，并可在IP核運(yùn)行的過程中實(shí)時(shí)讀取。
本發(fā)明與現(xiàn)有技術(shù)相比，具有如下優(yōu)點(diǎn)和有益效果1、本發(fā)明的驗(yàn)證平臺(tái)硬件結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)合理，使用方便。
2、本發(fā)明的驗(yàn)證方法既能有效模擬IP在SoC的環(huán)境，又能方便利用FPGA和普通的個(gè)人計(jì)算機(jī)對(duì)設(shè)計(jì)的IP進(jìn)行硬件驗(yàn)證；測(cè)試人員可以實(shí)時(shí)從計(jì)算機(jī)產(chǎn)生測(cè)試數(shù)據(jù)給IP核以作測(cè)試，也可以實(shí)時(shí)訪問IP核內(nèi)部的寄存器和存儲(chǔ)器來獲取其處理完畢的數(shù)據(jù)，優(yōu)于現(xiàn)今IP在測(cè)試時(shí)難以產(chǎn)生大批測(cè)試數(shù)據(jù)和難以獲得數(shù)據(jù)處理結(jié)果的方法。


圖1是現(xiàn)有一般IP核驗(yàn)證流程圖；圖2是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的工作原理圖；圖3是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的電路方框圖；圖4是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的直流穩(wěn)壓源電路原理圖；圖5是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的時(shí)鐘電路原理圖；圖6是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)中FPGA與PCI接口、SDRAM插槽的電路原理圖；圖7是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)中PCI總線控制模塊的結(jié)構(gòu)方框圖；圖8是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)中存儲(chǔ)控制模塊的結(jié)構(gòu)方框圖；圖9是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證平臺(tái)中存儲(chǔ)控制模塊的RAM控制模塊的結(jié)構(gòu)方框圖；圖10是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證方法中驅(qū)動(dòng)程序結(jié)構(gòu)圖；圖11是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證方法中應(yīng)用程序和驅(qū)動(dòng)程序間的數(shù)據(jù)傳輸模型圖；圖12是本發(fā)明基于PCI總線的IP核仿真驗(yàn)證方法流程圖。
具體實(shí)施例方式
下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明做進(jìn)一步地詳細(xì)說明。
如圖1所示，一般軟IP核的驗(yàn)證方法，是指在軟件環(huán)境下進(jìn)行軟件仿真以驗(yàn)證IP核功能的正確性，正確后寫入FPGA器件中，進(jìn)行硬件方面的測(cè)試，測(cè)試正確則IP核驗(yàn)證完畢，測(cè)試存在問題則返回重新修改IP核。該方法的缺點(diǎn)是在FPGA中進(jìn)行硬件驗(yàn)證時(shí)，難以產(chǎn)生并控制大量用于測(cè)試IP的測(cè)試信號(hào)，不但難以采集測(cè)試結(jié)果，而且也不利于實(shí)時(shí)監(jiān)測(cè)測(cè)試過程。
如圖2所示，PCI總線控制模塊為PCI總線的橋接模塊，它一邊與計(jì)算機(jī)的PCI插槽連接，一邊經(jīng)由內(nèi)部IO總線與IP模塊連接；存儲(chǔ)控制模塊為內(nèi)存控制器模塊，此模塊一邊與168引腳的SDRAM連接，一邊通過內(nèi)存總線與'核連接。這些模塊都是由硬件描述語言Verilog HDL編寫。其中，IPCORE模塊就是所要驗(yàn)證的IP核，將所需驗(yàn)證的IP核嵌入到該平臺(tái)中，與PCI總線控制模塊、存儲(chǔ)控制模塊模塊一起組成一個(gè)測(cè)試系統(tǒng)，并通過編寫的測(cè)試軟件在PC機(jī)上控制平臺(tái)測(cè)試IP核。完成IP核的代碼設(shè)計(jì)后，將IP核的源代碼嵌入到驗(yàn)證平臺(tái)系統(tǒng)的源代碼中，形成一個(gè)具備了所測(cè)IP核的驗(yàn)證平臺(tái)系統(tǒng)。
如圖3所示，基于PCI總線的IP核仿真驗(yàn)證平臺(tái)由晶體振蕩器1、直流穩(wěn)壓源2、FPGA(可編程門陣列)3、編程接口6、SDRAM4、PCI接口5組成。其相互連接關(guān)系為直流穩(wěn)壓源2分別與FPGA3、晶體振蕩器1、SDRAM4插槽、編程接口6相連接，F(xiàn)PGA3通過SDRAM總線與SDRAM4插槽相連接，同時(shí)通過PCI總線與PCI接口5相連接，晶體振蕩器1分別與FPGA3和SDRAM4插槽相連接，編程接口6與FPGA3相連接。
如圖4所示，直流穩(wěn)壓源為基于PCI總線的IP核仿真驗(yàn)證平臺(tái)提供電源的模塊一部分由電源集成件U2-TPS75733KTT與電容C113、C110、電阻R49、發(fā)光二極管D2串并聯(lián)而成，另一部分由電源集成件U6-TPS75718KTT與電容C114、C111、電阻R51、發(fā)光二極管D5、三極管Q2串并聯(lián)而成。
如圖5所示，基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的時(shí)鐘電路由鎖相環(huán)集成件U9-CDC509與晶體振蕩器OSC3、電容C58、C31、C35、C39、C43、C27、C5，電阻R43、R2、R44、R45、R46、R47、R37串并聯(lián)而成。
如圖6所示，F(xiàn)PGA的可編程IO通過PCI總線與PCI接口相連接，F(xiàn)PGA的可編程IO通過SDRAM總線與SDRAM插槽相連接。
如圖7所示，PCI總線控制模塊包括PCI接口模塊(pci intf)、譯碼模塊(decode)、目標(biāo)狀態(tài)機(jī)模塊(target fsm)、配置空間模塊(config)、MEM接口模塊(mem intf)、IO(In/Out輸入輸出)接口模塊(io intf)相互連接組成。PCI總線控制模塊(PCI橋接模塊)的基本功能與結(jié)構(gòu)從總線的角度來看，PCI總線控制模塊相當(dāng)于一個(gè)總線橋，或者說是一個(gè)協(xié)議轉(zhuǎn)換器。它起著溝通外部PCI總線和內(nèi)部IO總線、MEM總線，轉(zhuǎn)換總線協(xié)議的作用。由于外部PCI總線的傳輸協(xié)議與內(nèi)部傳輸協(xié)議的不同，PCI控制器不但要解決內(nèi)外兩種總線在交易方式、握手方法等方面的差異，還要解決內(nèi)外總線的不同頻域的差異(內(nèi)、外總線工作在不同頻域)。從其功能來說，PCI總線控制模塊是一個(gè)PCI接口的代理，它接受并轉(zhuǎn)換外部PCI主設(shè)備對(duì)芯片的IO訪問、存儲(chǔ)器訪問和配置訪問。PCI總線控制模塊內(nèi)部各模塊所在的頻域和作用見下表。
表1 PCI總線控制模塊的子模塊


如圖8所示，存儲(chǔ)控制模塊的基本功能該模塊連接SDRAM和IP模塊、PCI總線控制模塊，用于控制IP讀寫存儲(chǔ)器請(qǐng)求和PCI讀寫存儲(chǔ)器及配置存儲(chǔ)器請(qǐng)求。其中，存儲(chǔ)器參數(shù)預(yù)處理模塊負(fù)責(zé)對(duì)存儲(chǔ)器區(qū)激活(Active)延時(shí)、預(yù)充電延時(shí)與讀寫的延時(shí)等進(jìn)行預(yù)先處理；存儲(chǔ)器命令仲裁模塊負(fù)責(zé)對(duì)SDRAM進(jìn)行配置，如發(fā)起預(yù)充電、自動(dòng)刷新、方式寄存器配置以及讀寫命令請(qǐng)求；自動(dòng)刷新模塊負(fù)責(zé)對(duì)SDRAM定時(shí)發(fā)起刷新請(qǐng)求；區(qū)譯碼模塊負(fù)責(zé)對(duì)地址進(jìn)行譯碼，根據(jù)請(qǐng)求設(shè)備請(qǐng)求的地址將地址譯碼為行、列地址和Bank地址；存儲(chǔ)器寫準(zhǔn)備模塊發(fā)起寫存儲(chǔ)器命令并且預(yù)先尋址(區(qū)地址以及行列地址)；存儲(chǔ)器讀模塊根據(jù)讀存儲(chǔ)器地址讀出數(shù)據(jù)RAM控制模塊實(shí)現(xiàn)SDRAM存儲(chǔ)器內(nèi)部的多區(qū)仲裁訪問控制功能。
如圖9所示，RAM控制模塊內(nèi)部有一個(gè)多區(qū)控制器模塊，其中多區(qū)命令仲裁模塊，對(duì)各個(gè)區(qū)(bank)的讀寫存儲(chǔ)器請(qǐng)求信號(hào)按照固定優(yōu)先級(jí)和輪換優(yōu)先級(jí)結(jié)合的算法進(jìn)行仲裁，既保證了總線效率又防止了單個(gè)bank讀或?qū)懻?qǐng)求獨(dú)占總線的情況。采用了多區(qū)結(jié)構(gòu)的訪問方式，由四個(gè)BANK控制器分別控制四個(gè)BANK，而由多區(qū)命令仲裁模塊控制各個(gè)BANK的轉(zhuǎn)換，多區(qū)操作可以使多個(gè)bank的總線操作重疊，從而提高總線訪問的速度。地址轉(zhuǎn)換模塊負(fù)責(zé)將總線地址轉(zhuǎn)換成區(qū)地址、行地址以及列地址，便于訪問存儲(chǔ)器。系統(tǒng)命令產(chǎn)生模塊判斷SDRAM訪問處于所有四個(gè)區(qū)預(yù)充電模式、空操作模式、方式寄存器設(shè)置模式以及刷新模式四種模式中的具體哪一種模式。存儲(chǔ)器命令產(chǎn)生模塊根據(jù)產(chǎn)生的片選擇信號(hào)、行地址和列地址信號(hào)對(duì)SDRAM發(fā)出BANK選擇、預(yù)充電、讀寫、方式寄存器配置以及刷新請(qǐng)求。
如圖10所示，基于PCI總線的IP核仿真驗(yàn)證方法中的驅(qū)動(dòng)程序采用WDM驅(qū)動(dòng)程序，開發(fā)WDM驅(qū)動(dòng)程序的軟件環(huán)境是Windows XP、WinXPDDK、MS.Net Framework SDK、DriverStudio 2.7、Windriver6.03、VC++6.0，硬件環(huán)境是普通PC機(jī)、基于PCI總線的IP核仿真驗(yàn)證平臺(tái)。
如圖11所示，基于PCI總線的IP核仿真驗(yàn)證方法中應(yīng)用程序和驅(qū)動(dòng)程序間數(shù)據(jù)傳輸模型由以下操作序列描述①應(yīng)用程序打開PC機(jī)內(nèi)驗(yàn)證數(shù)據(jù)庫中的待處理數(shù)據(jù)文件；②應(yīng)用程序發(fā)出請(qǐng)求，初始化仿真驗(yàn)證平臺(tái)的內(nèi)存控制模塊并分配數(shù)據(jù)內(nèi)存緩沖區(qū)；③應(yīng)用程序分配數(shù)據(jù)內(nèi)存緩沖區(qū)；④應(yīng)用程序?qū)⒋齻鬏敂?shù)據(jù)排隊(duì)并存入預(yù)分配的內(nèi)存緩沖區(qū)；⑤應(yīng)用程序開始傳輸數(shù)據(jù)，當(dāng)傳輸完成時(shí)向驅(qū)動(dòng)程序發(fā)出信號(hào)；⑥驅(qū)動(dòng)程序驅(qū)動(dòng)硬件按序列接收數(shù)據(jù)并存入內(nèi)存中，當(dāng)接收完成時(shí)向應(yīng)用程序發(fā)出信號(hào)；⑦應(yīng)用程序和驅(qū)動(dòng)程序都清理預(yù)分配的數(shù)據(jù)內(nèi)存緩沖區(qū)；⑧驅(qū)動(dòng)程序操作待測(cè)試IP處理數(shù)據(jù)；⑨驅(qū)動(dòng)程序同理將處理后的結(jié)果數(shù)據(jù)傳給應(yīng)用程序；⑩應(yīng)用程序?qū)?shù)據(jù)結(jié)果保存為文件格式。
如圖12所示，基于PCI總線的IP核仿真驗(yàn)證方法實(shí)質(zhì)上是通過使用Verilog HDL語言(Hardware Decription Language硬件描述語言)描述IP核驗(yàn)證系統(tǒng)；以PCI總線作為系統(tǒng)總線對(duì)頂層仿真模塊進(jìn)行互連，在芯片的內(nèi)部以與SoC中相同的內(nèi)部總線進(jìn)行硬件模塊的互連；將所需驗(yàn)證的IP核嵌入到所述基于PCI總線的IP核仿真驗(yàn)證平臺(tái)中，通過測(cè)試軟件在PC機(jī)上控制平臺(tái)測(cè)試IP核。測(cè)試軟件的工作流程包括(1)調(diào)用驅(qū)動(dòng)程序?qū)τ布M(jìn)行初始化；(2)讀取全部的配置寄存器信息；(3)將測(cè)試平臺(tái)的Memory全部清零；(4)打開數(shù)據(jù)文件，將數(shù)據(jù)保存在測(cè)試平臺(tái)的Memory中作為待測(cè)試IPCore的數(shù)據(jù)源；(5)操作配置寄存器，讓待測(cè)試的IP Core處理數(shù)據(jù)源；(6)用處理后的數(shù)據(jù)對(duì)比數(shù)據(jù)源，得出測(cè)試結(jié)論。也可以將數(shù)據(jù)保存為文件；(7)重新配置寄存器，將測(cè)試平臺(tái)的Memory全部清零，開始下一輪數(shù)據(jù)測(cè)試。
基于PCI總線的IP核仿真驗(yàn)證方法的測(cè)試軟件使用界面工作區(qū)域說明
配置寄存器區(qū)。程序初始化就讀取全部配置寄存器。讀寫配置寄存器后都會(huì)自動(dòng)刷新。因?yàn)榍?4字節(jié)的寄存器保存的都是固定硬件信息，不必改寫，所以寄存器可寫范圍是后192個(gè)字節(jié)。用戶可以在地址欄填入地址或者在列表中直接點(diǎn)選寄存器的名字，按“讀Conf”按鈕便可在數(shù)值欄中顯示相應(yīng)的寄存器的值。當(dāng)在地址欄寫入地址或者在列表中點(diǎn)選寄存器名字，在數(shù)值欄填入代寫數(shù)值，按“寫Conf”按鈕便可將數(shù)值寫進(jìn)寄存器。
讀寫Memory、I/O區(qū)讀寫Memory前必先初始化硬件，方法是按“Initial”按鈕。
讀單個(gè)Memory、I/O可以在地址欄中輸入地址或者直接在列表中點(diǎn)擊選取地址，其值就會(huì)在數(shù)值欄中顯示。如果要讀多個(gè)連續(xù)地址的值，有兩種方法①在起始地址欄和終止地址欄相應(yīng)填入要讀取范圍的起始地址和終止地址。
②在起始地址欄中填入需要讀取的起始地址，在數(shù)據(jù)個(gè)數(shù)欄中填入需要讀取的地址個(gè)數(shù)，應(yīng)用程序便自動(dòng)計(jì)算其讀取范圍。
應(yīng)用程序?qū)憜蝹€(gè)Memory、I/O地址的方法是在起始地址欄填入地址和在數(shù)值欄輸入代寫數(shù)值。應(yīng)用程序便可將數(shù)值成功寫入特定地址，并在下面的列表中顯示相應(yīng)的地址和數(shù)值。
應(yīng)用程序?qū)懚鄠€(gè)Memory的方法是通過“打開文件”，讀取數(shù)據(jù)文件，將其中的數(shù)據(jù)寫進(jìn)硬件的內(nèi)存。數(shù)據(jù)文件可以為任意格式，文件長(zhǎng)度要求不超過Memory Length×4。
保存內(nèi)存任意單元中的數(shù)據(jù)方法是用戶通過選擇起始結(jié)束地址或者數(shù)據(jù)個(gè)數(shù)的方法選取所需要的單元，然后按“保存文件”按鈕，便可保存為任意格式的數(shù)據(jù)文件。
其他區(qū)域“Memory清零”按鈕用來將Memory單元全部填0。每次需要改變數(shù)據(jù)源文件時(shí)必須按此按鈕。
“打開文件”、“保存文件”按鈕用來支持對(duì)數(shù)據(jù)文件的操作。
“Initial”用來對(duì)硬件初始化。
基于PCI總線的IP核仿真驗(yàn)證方法測(cè)試軟件的工作運(yùn)行原理將168腳SDRAM插入SDRAM插槽中，將電路板通過PCI接口插入到計(jì)算機(jī)的PCI槽中，5V的直流電源輸入到平臺(tái)的電源模塊，經(jīng)過電源模塊的處理，輸出3.3V和1.8V的直流電壓提供給FPGA，SDRAM插槽和晶體振蕩器。將IP核的程序嵌入描述驗(yàn)證平臺(tái)系統(tǒng)的程序中，通過FPGA設(shè)計(jì)工具(可選擇XILINX公司的ISE設(shè)計(jì)軟件)生成二進(jìn)制文件，并通過編程接口將二進(jìn)制文件寫入FPGA中，然后在計(jì)算機(jī)上運(yùn)行測(cè)試平臺(tái)所帶軟件對(duì)IP核進(jìn)行測(cè)試。測(cè)試人員可以由計(jì)算機(jī)經(jīng)PCI總線控制IP核和訪問存儲(chǔ)器，測(cè)試人員可以實(shí)時(shí)從計(jì)算機(jī)產(chǎn)生測(cè)試數(shù)據(jù)給IP核以作測(cè)試，也可以實(shí)時(shí)訪問IP核內(nèi)部的寄存器和存儲(chǔ)器來獲取其處理完畢的數(shù)據(jù)。
本發(fā)明的實(shí)施方式可為如下(1)按照?qǐng)D4～6所示繪制電路板，U8可選擇XC2S600E-FG456型，U2可選擇TPS75733KTT型，U6可選擇TPS75718KTT型，U9可選擇CDC509型；(2)組裝好零件后，將內(nèi)存插入平臺(tái)。(3)將所需驗(yàn)證的IP核的程序嵌入描述驗(yàn)證平臺(tái)系統(tǒng)的程序中，通過FPGA設(shè)計(jì)工具(可選擇XILINX公司的ISE設(shè)計(jì)軟件)生成二進(jìn)制文件，并通過編程接口將二進(jìn)制文件寫入FPGA中。(4)將所測(cè)平臺(tái)插入PC機(jī)的PCI槽中。(5)計(jì)算機(jī)找到硬件，安裝驅(qū)動(dòng)程序和測(cè)試軟件，并分配資源；通過讀寫配置寄存器，初始化硬件；打開數(shù)據(jù)文件，讀入測(cè)試平臺(tái)的內(nèi)存，選擇數(shù)據(jù)源，測(cè)試平臺(tái)內(nèi)的待測(cè)IP Core處理數(shù)據(jù)源，返回?cái)?shù)據(jù)結(jié)果；將數(shù)據(jù)結(jié)果保存為數(shù)據(jù)文件，通過與數(shù)據(jù)源文件比較，得出結(jié)論。按照上述工作原理運(yùn)行平臺(tái)，便能較好的實(shí)施本發(fā)明。
權(quán)利要求
1.基于PCI總線的IP核仿真驗(yàn)證平臺(tái)，其特征是，包括晶體振蕩器、直流穩(wěn)壓源、FPGA、編程接口、SDRAM和PCI接口組成，其相互連接關(guān)系為，直流穩(wěn)壓源分別與晶體振蕩器、FPGA、編程接口、SDRAM插槽相連接，F(xiàn)PGA通過PCI總線與PCI接口相連接，并通過SDRAM總線與SDRAM插槽相連接，晶體振蕩器分別與FPGA和SDRAM插槽相連接，編程接口與FPGA相連接。
2.根據(jù)權(quán)利要求1所述的基于PCI總線的IP核仿真驗(yàn)證平臺(tái)，其特征是，所述FPGA包括PCI總線控制模塊、存儲(chǔ)控制模塊、IP模塊(即所需驗(yàn)證的IP核)組成，其相互連接關(guān)系為，所述PCI總線控制模塊通過內(nèi)部IO總線與IP模塊相連，通過存儲(chǔ)總線與存儲(chǔ)控制模塊相連接，同時(shí)外接計(jì)算機(jī)的PCI插槽，所述存儲(chǔ)控制模塊還通過內(nèi)存總線與IP模塊相連，并外接SDRAM。
3.根據(jù)權(quán)利要求2所述的基于PCI總線的IP核仿真驗(yàn)證平臺(tái)，其特征是，所述PCI總線控制模塊包括PCI接口模塊、譯碼模塊、目標(biāo)狀態(tài)機(jī)模塊、配置空間模塊、MEM接口模塊、IO接口模塊組成，其相互連接關(guān)系為，所述PCI接口模塊通過數(shù)據(jù)線分別與PCI總線、目標(biāo)狀態(tài)機(jī)模塊、配置空間模塊和IO接口模塊相連接，所述譯碼模塊通過數(shù)據(jù)線分別與配置空間模塊和目標(biāo)狀態(tài)機(jī)模塊相連接，所述MEM接口模塊通過數(shù)據(jù)線分別與MEM總線、目標(biāo)狀態(tài)機(jī)模塊和配置空間模塊相連接，所述IO接口模塊還通過數(shù)據(jù)線分別與IO總線和目標(biāo)狀態(tài)機(jī)模塊相連接。
4.根據(jù)權(quán)利要求2所述的基于PCI總線的IP核仿真驗(yàn)證平臺(tái)，其特征是，所述存儲(chǔ)控制模塊包括存儲(chǔ)器參數(shù)預(yù)處理模塊、存儲(chǔ)器命令仲裁模塊、自動(dòng)刷新模塊、區(qū)譯碼模塊、存儲(chǔ)器寫準(zhǔn)備模塊、存儲(chǔ)器讀模塊和RAM控制模塊組成，其相互連接關(guān)系為，所述存儲(chǔ)器命令仲裁模塊通過數(shù)據(jù)線分別與存儲(chǔ)器參數(shù)預(yù)處理模塊、自動(dòng)刷新模塊、區(qū)譯碼模塊和RAM控制模塊相連接，所述存儲(chǔ)器參數(shù)預(yù)處理模塊還通過數(shù)據(jù)線分別與自動(dòng)刷新模塊、區(qū)譯碼模塊和RAM控制模塊相連接，所述存儲(chǔ)器寫準(zhǔn)備模塊通過數(shù)據(jù)線與RAM控制模塊相連接，所述存儲(chǔ)器讀模塊和RAM控制模塊通過數(shù)據(jù)線分別外接SDRAM。
5.根據(jù)權(quán)利要求4所述的基于PCI總線的IP核仿真驗(yàn)證平臺(tái)，其特征是，所述RAM控制模塊包括多區(qū)控制器模塊、地址轉(zhuǎn)換模塊、系統(tǒng)命令轉(zhuǎn)換模塊和存儲(chǔ)器命令產(chǎn)生模塊組成，其相互連接關(guān)系為，所述多區(qū)控制器模塊包括多區(qū)命令仲裁模塊，并通過數(shù)據(jù)線分別與地址轉(zhuǎn)換模塊、系統(tǒng)命令轉(zhuǎn)換模塊和存儲(chǔ)器命令產(chǎn)生模塊相連接，系統(tǒng)命令轉(zhuǎn)換模塊還通過數(shù)據(jù)線與存儲(chǔ)器命令產(chǎn)生模塊相連接。
6.基于PCI總線的IP核仿真驗(yàn)證方法，其特征是，包括如下步驟第一步 調(diào)用驅(qū)動(dòng)程序?qū)λ龌赑CI總線的IP核仿真驗(yàn)證平臺(tái)硬件進(jìn)行初始化，讀取全部的配置寄存器信息，將所述基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的Memory全部清零；第二步 打開數(shù)據(jù)文件，將測(cè)試數(shù)據(jù)經(jīng)由PCI總線寫入保存在所述基于PCI總線的IP核仿真驗(yàn)證平臺(tái)的Memory中，作為待測(cè)試IP核的數(shù)據(jù)源；第三步操作配置寄存器，將控制命令通過PCI總線寫入插在FPGA中的IP核，啟動(dòng)IP核對(duì)測(cè)試數(shù)據(jù)進(jìn)行處理；第四步將處理后的數(shù)據(jù)寫回SDRAM中，對(duì)比數(shù)據(jù)源，得出測(cè)試結(jié)論。
7.根據(jù)權(quán)利要求6所述的基于PCI總線的IP核仿真驗(yàn)證方法，其特征是，所述第四步處理后的數(shù)據(jù)通過PCI總線控制模塊直接輸入PC機(jī)中。
8.根據(jù)權(quán)利要求6所述的基于PCI總線的IP核仿真驗(yàn)證方法，其特征是，所述第四步處理后的數(shù)據(jù)保存在IP核中的狀態(tài)寄存器里，用于實(shí)時(shí)觀察了解IP核的運(yùn)行情況，并在IP核運(yùn)行的過程中實(shí)時(shí)讀取。
全文摘要
本發(fā)明是一種基于PCI總線的IP核仿真驗(yàn)證平臺(tái)及其驗(yàn)證方法，該平臺(tái)包括晶體振蕩器、直流穩(wěn)壓源、FPGA、編程接口、SDRAM和PCI接口組成，該方法是通過使用Verilog HDL語言描述IP核驗(yàn)證系統(tǒng)，以PCI總線對(duì)頂層仿真模塊互連，在芯片的內(nèi)部以與SoC中相同的內(nèi)部總線互連硬件模塊，將所需驗(yàn)證的IP核嵌入到驗(yàn)證平臺(tái)中，在PC機(jī)上控制平臺(tái)測(cè)試IP核。本發(fā)明的驗(yàn)證平臺(tái)結(jié)構(gòu)設(shè)計(jì)簡(jiǎn)單，使用方便；驗(yàn)證方法既能有效模擬IP在SoC的環(huán)境，又能方便利用FPGA和普通個(gè)人計(jì)算機(jī)對(duì)IP進(jìn)行硬件驗(yàn)證，可實(shí)時(shí)產(chǎn)生測(cè)試數(shù)據(jù)給IP核作測(cè)試，也可實(shí)時(shí)訪問IP核內(nèi)部的寄存器和存儲(chǔ)器來獲取其處理完畢的數(shù)據(jù)。
文檔編號(hào)G06F17/50GK1609862SQ20041005228
公開日2005年4月27日 申請(qǐng)日期2004年11月19日 優(yōu)先權(quán)日2004年11月19日
發(fā)明者鄭學(xué)仁, 范健民, 陳玲晶, 陳國輝, 鄧婉玲 申請(qǐng)人:華南理工大學(xué)