專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別涉及可動(dòng)態(tài)變更配置信息的LSI及二維陣列，涉及構(gòu)成陣列的基本單元。
背景技術(shù)：
近年來，隨著信息處理設(shè)備的普及和高性能化而出現(xiàn)了各種應(yīng)用，這些應(yīng)用的主流是用軟件描述、用CPU執(zhí)行的形態(tài)。然而，也有的應(yīng)用要求比目前通用的處理器更高的運(yùn)算處理能力，要求處理器進(jìn)一步提高處理能力。目前，由于半導(dǎo)體制造技術(shù)的進(jìn)步，能夠用LSI來實(shí)現(xiàn)的電路規(guī)模擴(kuò)大了，人們需要有效利用了大電路的LSI。
作為在保持通用性的同時(shí)有效利用大電路來提高處理能力的LSI，專利文獻(xiàn)1公開了以FPGA為代表的、通過變更指定如何配置硬件的配置信息來改變工作的LSI。在這種現(xiàn)有技術(shù)中，包含邏輯單元、布線區(qū)域來構(gòu)成單元陣列。各單元在布線區(qū)域內(nèi)由連接到相鄰單元的布線、或連接到離開單元的長距離布線來連接，各布線能夠通過布線區(qū)域內(nèi)的開關(guān)來選擇是否連接。在具有這種結(jié)構(gòu)的LSI中，通過變更決定單元的工作、或布線的開關(guān)的通斷的配置(configuration)信息，能夠進(jìn)行不同的處理。此外，通過按照要執(zhí)行的處理來變更配置信息，比通用處理器更接近專用硬件，所以能夠高速進(jìn)行處理。
此外，近年來，專利文獻(xiàn)2所示的稱為可重新配置的LSI的技術(shù)引人注目。上述FPGA將“與非”(NAND)或“或非”(NOR)電路等邏輯門布置成陣列狀，切換其連接布線，而可重新配置的LSI不是將邏輯門、而是將運(yùn)算單元布置成陣列狀，通過配置信息來切換運(yùn)算單元的功能及各運(yùn)算單元間的布線。
專利文獻(xiàn)1國際公開94/10754號(hào)小冊(cè)子專利文獻(xiàn)2美國專利公開公報(bào)2001/35772號(hào)公報(bào)然而，在現(xiàn)有方法中，在布線區(qū)域內(nèi)用連接到相鄰單元的相鄰布線、或連接到離開的地方的單元的長距離布線來連接各單元。此外，用于協(xié)調(diào)各單元間的數(shù)據(jù)輸入定時(shí)的觸發(fā)器等往往被設(shè)在與構(gòu)成邏輯門的區(qū)域不同的地方。因此，各單元間、或用于連接到調(diào)整數(shù)據(jù)傳送定時(shí)的觸發(fā)器上的布線的長度因配置信息而異。這意味著應(yīng)在1個(gè)時(shí)鐘周期內(nèi)傳送數(shù)據(jù)的布線長度因配置信息而異。換言之，LSI的最大工作頻率與必須在1個(gè)時(shí)鐘周期內(nèi)進(jìn)行傳送的布線的長度有關(guān)，所以LSI的最大工作頻率因配置信息而異。在這種狀況下，每當(dāng)變更配置信息時(shí)，都必須變更LSI的工作頻率。在現(xiàn)實(shí)中，難以逐次變更工作頻率，所以往往按較低的工作頻率使電路工作。即，本發(fā)明人發(fā)現(xiàn)現(xiàn)有方法有下述問題各單元間、或到觸發(fā)器的布線的長度因配置信息而異，所以難以提高芯片的最大工作頻率。

發(fā)明內(nèi)容
本申請(qǐng)公開的發(fā)明中的代表性的內(nèi)容的概要可簡(jiǎn)單說明如下。
半導(dǎo)體集成電路具備輸入開關(guān)，被連接在多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)上；輸出開關(guān)，被連接在多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)上；第1數(shù)據(jù)路徑，在上述輸入開關(guān)和上述輸出開關(guān)之間具有運(yùn)算器及第1數(shù)據(jù)保持電路；以及第2數(shù)據(jù)路徑，在上述輸入開關(guān)和上述輸出開關(guān)之間具有第2數(shù)據(jù)保持電路；上述第1數(shù)據(jù)保持電路保存上述運(yùn)算器的運(yùn)算結(jié)果數(shù)據(jù)，上述第2數(shù)據(jù)保持電路保持輸入到上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)中某一個(gè)節(jié)點(diǎn)的數(shù)據(jù)。
最好，上述半導(dǎo)體集成電路還具備第1存儲(chǔ)器，該第1存儲(chǔ)器保持用于對(duì)上述輸入開關(guān)的上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第1輸入開關(guān)選擇信息、用于對(duì)上述輸出開關(guān)的上述多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第1輸出開關(guān)選擇信息、及用于對(duì)上述運(yùn)算器的功能進(jìn)行設(shè)定的第1運(yùn)算功能信息。
最好，上述運(yùn)算器具有第1運(yùn)算電路、和進(jìn)行與上述第1運(yùn)算電路不同種類的運(yùn)算的第2運(yùn)算電路，根據(jù)上述第1運(yùn)算功能信息，來決定用上述第1運(yùn)算電路進(jìn)行運(yùn)算，還是用上述第2運(yùn)算電路進(jìn)行運(yùn)算。
上述第1數(shù)據(jù)保持電路和第2數(shù)據(jù)保持電路為了進(jìn)行數(shù)據(jù)傳送，通過一個(gè)基本單元需要1個(gè)時(shí)鐘。作為其改善手段，也提出了下述方法在通過單元時(shí)，不經(jīng)保持電路，而設(shè)有直通通過單元內(nèi)的路徑。
本發(fā)明的效果如下能夠?qū)崿F(xiàn)可高速工作的半導(dǎo)體集成電路。


圖1是本發(fā)明一實(shí)施方式的半導(dǎo)體集成電路的方框圖。
圖2是本發(fā)明的基本單元的結(jié)構(gòu)示例方框圖。
圖3是圖2中的基本單元的各塊的布置示例圖。
圖4是基本單元的構(gòu)件——運(yùn)算器ALU的結(jié)構(gòu)示例方框圖。
圖5是圖4中的輸出選擇開關(guān)的結(jié)構(gòu)示例圖。
圖6是基本單元的構(gòu)件——輸入開關(guān)的結(jié)構(gòu)示例圖。
圖7是圖6中的輸入開關(guān)的結(jié)構(gòu)示例圖。
圖8是基本單元的構(gòu)件——輸入開關(guān)的第2結(jié)構(gòu)圖。
圖9是圖8中的輸入開關(guān)的結(jié)構(gòu)示例圖。
圖10是基本單元的構(gòu)件——輸出開關(guān)的結(jié)構(gòu)示例圖。
圖11是圖10中的輸出開關(guān)的結(jié)構(gòu)示例圖。
圖12是基本單元的構(gòu)件——配置存儲(chǔ)器的結(jié)構(gòu)示例圖。
圖13是將本發(fā)明的基本單元排成二維陣列狀來使用的情況下的單元間布線的示例圖。
圖14是將本發(fā)明的基本單元排成二維陣列狀來使用的情況下的配置信息變更用布線的結(jié)構(gòu)示例圖。
圖15是將本發(fā)明的基本單元排成4行4列的二維陣列狀、執(zhí)行快速傅里葉變換處理的一部分的情況下的配置信息的圖示。
圖16是用圖15所示的配置信息來配置電路、執(zhí)行流水線(pipeline)處理的情況下的工作圖。
圖17是將本發(fā)明的基本單元排成4行4列的二維陣列狀、執(zhí)行濾波處理的情況下的配置信息的圖示。
圖18是本發(fā)明的基本單元的以選擇器的結(jié)構(gòu)的單元內(nèi)布置為中心的圖。
圖19是本發(fā)明的基本單元內(nèi)的選擇器的邏輯結(jié)構(gòu)圖。
圖20是圖2中的基本單元的另一實(shí)施例的方框圖。
圖21是圖20中的基本單元的以單元內(nèi)配置為中心的圖。
圖22是比較本發(fā)明的第一實(shí)施方式、第二實(shí)施方式、現(xiàn)有技術(shù)的原理圖。
圖23是本發(fā)明的第二實(shí)施方式的導(dǎo)入了直通路徑(throughpass)的基本單元的圖。
圖24是用圖23的基本單元來映射快速傅里葉變換的圖。
圖25是從圖23的基本單元中削減了直通路徑的端子數(shù)、將UP(上)方向的數(shù)據(jù)傳送只限定在直通路徑上的圖。
圖26是將從圖25的基本單元向Down(下)方向的數(shù)據(jù)傳送限定在直通路徑上的圖。
圖27是將從圖26的基本單元向Left(左)方向的數(shù)據(jù)傳送限定在直通路徑上的圖。
圖28是用圖27的基本單元來映射濾波處理的圖。
圖29是完全廢除了從圖27的基本單元向Left(左)方向的數(shù)據(jù)傳送的圖。
圖30是用圖29的基本單元來映射濾波處理的圖。
圖31是使用包含圖1的半導(dǎo)體集成電路的芯片的軟件無線電終端的結(jié)構(gòu)圖。
具體實(shí)施例方式
以下，根據(jù)附圖來詳細(xì)說明本發(fā)明的代表性的實(shí)施例。以下，相同的標(biāo)號(hào)、記號(hào)表示相同或類似的部件。此外，雖然沒有特別的限制，實(shí)施例的構(gòu)成各塊的電路元件通過公知的CMOS(互補(bǔ)MOS晶體管)或雙極型晶體管等半導(dǎo)體集成電路技術(shù)形成在單晶硅這樣的1個(gè)半導(dǎo)體襯底上。
圖1示出系統(tǒng)LSI的一個(gè)電路模塊，是應(yīng)用本發(fā)明的電路塊的實(shí)施例。雖然沒有特別的限制，該電路模塊示出可動(dòng)態(tài)變更配置信息的電路，圖1所示的各塊被形成在1個(gè)半導(dǎo)體襯底上。
IP 1001包含以基本單元100為一個(gè)單位且由8行8列構(gòu)成的單元陣列、配置控制器CCNT、本地存儲(chǔ)器(局部存儲(chǔ)器)MEM0及MEM1、存儲(chǔ)器控制器MCNT0及MCNT1、以及IP控制器IPCNT。此外，配置控制器CCNT、存儲(chǔ)器控制器MCNT、以及IP控制器IPCNT被連接在片內(nèi)總線OCB上。片內(nèi)總線OCB(on chip bus)包含數(shù)據(jù)總線和地址總線，與未圖示的其他電路模塊連接在一起。
配置控制器CCNT控制配置信息向各基本單元100的傳送。存儲(chǔ)器控制器MCNT接受IP控制器IPCNT的命令，在外部存儲(chǔ)器和本地存儲(chǔ)器MEM間發(fā)送接收數(shù)據(jù)，從本地存儲(chǔ)器MEM向單元陣列供給數(shù)據(jù)，也將從單元陣列輸出的數(shù)據(jù)保存到本地存儲(chǔ)器MEM中。IP控制器執(zhí)行給定的程序，控制配置控制器CCNT，也控制存儲(chǔ)器控制器MCNT。通過設(shè)置本地存儲(chǔ)器MEM0、MEM1，在一邊變更單元陣列部分的配置信息一邊進(jìn)行各種處理時(shí)，減少了與外部存儲(chǔ)器之間的傳送，容易使單元陣列部分高速工作。此外，存儲(chǔ)器控制器MCNT0、MCNT1或配置控制器CCNT也可以從未圖示的其他控制電路、例如中央處理單元(CPU)直接接受命令來工作。但是，通過設(shè)置IP控制器IPCNT，使IP控制器IPCNT控制存儲(chǔ)器控制器MCNT0、MCNT1或配置控制器CCNT，能夠減輕CPU等其他控制電路的負(fù)擔(dān)。此外，在將處理交接給IP控制器IPCNT后，CPU等其他控制電路能夠并行進(jìn)行其他處理，能夠提高整個(gè)系統(tǒng)LSI的處理性能。
1.第一實(shí)施方式以下，作為第一實(shí)施方式，描述利用基本單元內(nèi)的保存電路——布線觸發(fā)器(布線用觸發(fā)器)來傳送數(shù)據(jù)的方法。
圖2是圖1中的基本單元100的一實(shí)施方式的方框圖。基本單元100包含輸入開關(guān)ISW、輸出開關(guān)OSW、運(yùn)算器ALU、運(yùn)算結(jié)果保存觸發(fā)器(運(yùn)算結(jié)果保存用觸發(fā)器)CFF、布線觸發(fā)器RFF、配置存儲(chǔ)器CM、時(shí)鐘信號(hào)輸入線CLK、復(fù)位信號(hào)輸入線RST、分別連接到從相鄰單元輸入數(shù)據(jù)的多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)上的輸入線101、分別連接到向相鄰單元輸出數(shù)據(jù)的多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)上的輸出線102、配置信息選擇信號(hào)線CS、配置信息變更數(shù)據(jù)輸入線DT、單元選擇線SX及SY、以及配置信息變更地址輸入線(配置信息變更地址用輸入線)AD。此外，輸入的數(shù)據(jù)經(jīng)第1數(shù)據(jù)路徑或第2數(shù)據(jù)路徑來傳遞，其中，第1數(shù)據(jù)路徑包含運(yùn)算器ALU及運(yùn)算結(jié)果保存觸發(fā)器CFF，第2數(shù)據(jù)路徑包含布線觸發(fā)器RFF。來自相鄰單元的輸入線101、及至相鄰單元的輸出線102的每1根是8比特的線束，在相鄰的上下左右單元上各連接2根。配置信息選擇信號(hào)線CS、配置信息變更數(shù)據(jù)輸入線DT、單元選擇線SX及SY、配置信息變更地址輸入線AD分別從配置控制器CCNT輸出。
在圖2的結(jié)構(gòu)中，由1個(gè)運(yùn)算器ALU、2個(gè)運(yùn)算結(jié)果保存觸發(fā)器CFF、2個(gè)布線觸發(fā)器RFF構(gòu)成，但是它們的數(shù)目不限于這里示出的數(shù)目。此外，來自相鄰單元的輸入線101、和至相鄰單元的輸出線102向上下左右單元各連接了2根8比特的線束，但是這些線的每1根的比特?cái)?shù)、連接到相鄰單元的根數(shù)都不限于這里示出的數(shù)目。
輸入開關(guān)ISW的輸入端連接著來自相鄰單元的輸入線101、來自本單元內(nèi)的運(yùn)算結(jié)果保存觸發(fā)器CFF的輸出線、以及來自本單元內(nèi)的布線觸發(fā)器RFF的輸出線，輸出端被連接在運(yùn)算器ALU及布線觸發(fā)器RFF的輸入線上。輸入開關(guān)ISW在工作時(shí)選擇多個(gè)輸入節(jié)點(diǎn)中的由配置存儲(chǔ)器CM指定的輸入，輸出到運(yùn)算器ALU或布線觸發(fā)器RFF0、RFF1。
輸出開關(guān)OSW的輸入端連接著運(yùn)算結(jié)果保存觸發(fā)器CFF和布線觸發(fā)器RFF的輸出端，輸出端被連接在至相鄰單元的輸出線102上。輸出開關(guān)OSW在工作時(shí)選擇由配置存儲(chǔ)器CM指定的輸入并輸出到輸出線102。運(yùn)算器ALU對(duì)輸入的數(shù)據(jù)執(zhí)行由配置存儲(chǔ)器CM指定的運(yùn)算并輸出。
布線觸發(fā)器RFF及運(yùn)算結(jié)果保存觸發(fā)器CFF根據(jù)輸入到單元中的時(shí)鐘信號(hào)CLK(與其同步)來工作，由復(fù)位信號(hào)RST復(fù)位。復(fù)位信號(hào)RST有時(shí)也在芯片起動(dòng)時(shí)、和切換到新配置時(shí)輸入。
配置存儲(chǔ)器CM接受從單元外部指定單元的工作的配置信息，存儲(chǔ)到內(nèi)部的存儲(chǔ)元件中。這里，配置存儲(chǔ)器CM中保持的配置信息沒有特別的限制，有運(yùn)算器ALU的功能信息、輸入開關(guān)ISW及輸出開關(guān)OSW的選擇信息、運(yùn)算器ALU中使用的常數(shù)等。再者，根據(jù)配置選擇信號(hào)CS的指定，來切換內(nèi)部存儲(chǔ)的配置信息，指定輸入開關(guān)ISW、輸出開關(guān)OSW、以及運(yùn)算器ALU的工作。
在這樣構(gòu)成的單元中，在數(shù)據(jù)從相鄰單元輸入線101輸入、通過布線觸發(fā)器RCC或運(yùn)算結(jié)果保存觸發(fā)器CFF一次、經(jīng)輸出開關(guān)OSW從相鄰單元輸出線102輸出的情況下，其傳遞花費(fèi)1個(gè)時(shí)鐘周期。換言之，假設(shè)將時(shí)鐘信號(hào)從低電平變化到高電平后、再從低電平變化到高電平作為1個(gè)時(shí)鐘周期，則在向基本單元100中輸入了應(yīng)處理的數(shù)據(jù)后，在時(shí)鐘信號(hào)CLK從低電平變化到高電平時(shí)，布線觸發(fā)器RFF及運(yùn)算結(jié)果保存觸發(fā)器CFF取入數(shù)據(jù)，在1個(gè)時(shí)鐘周期內(nèi)，保持/輸出向各個(gè)觸發(fā)器中輸入的數(shù)據(jù)。而在將布線觸發(fā)器RFF或運(yùn)算結(jié)果保存觸發(fā)器CFF的輸出反饋到輸入開關(guān)ISW、再次經(jīng)布線觸發(fā)器RFF或運(yùn)算結(jié)果保存觸發(fā)器CFF經(jīng)輸出開關(guān)OSW輸出到相鄰單元輸出線102的情況下，為2個(gè)時(shí)鐘周期。即，在布線觸發(fā)器RFF的數(shù)目有N個(gè)、全部利用它們的情況下，能夠在N個(gè)時(shí)鐘周期后從單元輸出。通過利用該功能，即使沒有長距離布線、而且使用與時(shí)鐘同步的單元，也能夠使來自不同路徑的信號(hào)取得同步，以流水線來進(jìn)行處理。
圖3是圖2所示的基本單元100的各電路塊的布置的示例圖(平面布置圖)。首先，輸入開關(guān)ISW、輸出開關(guān)OSW被布置在中央。此外，雖然沒有特別的限制，在輸入開關(guān)ISW、輸出開關(guān)OSW的周圍布置布線觸發(fā)器RFF及運(yùn)算結(jié)果保存觸發(fā)器CFF，在其周圍布置運(yùn)算器ALU及配置存儲(chǔ)器CM。通過這樣將輸入開關(guān)ISW、輸出開關(guān)OSW布置在中央，能夠使連接上下左右單元和自身的各個(gè)輸入線101、輸出線102的長度大致相等，能夠降低數(shù)據(jù)信號(hào)的歪斜(skew)，還能夠高速工作。布線觸發(fā)器RFF、運(yùn)算結(jié)果保存觸發(fā)器CFF、運(yùn)算器ALU及配置存儲(chǔ)器CM的位置關(guān)系不限于本實(shí)施例。例如，也可以將布線觸發(fā)器RFF及運(yùn)算結(jié)果保存觸發(fā)器CFF布置在外側(cè)，將運(yùn)算器ALU及配置存儲(chǔ)器CM配置在內(nèi)側(cè)。
圖4是圖2的基本單元100中的運(yùn)算器ALU的結(jié)構(gòu)方框圖。運(yùn)算器ALU包含加減法電路ADD_SUB、乘法電路MULT、“與非”電路NAND、“異或”電路XOR、復(fù)用器MUX、以及常數(shù)輸出電路CONST等進(jìn)行不同種類的運(yùn)算的多個(gè)運(yùn)算電路。還包含輸出選擇開關(guān)AOSW、運(yùn)算功能設(shè)定線200以及輸出開關(guān)AOSW設(shè)定線201。在本實(shí)施例中，包含以上舉出的功能，但是不限于這些功能，也可以變更及刪除功能，或者添加具有別的功能的電路。此外，也可以通過設(shè)定得使常數(shù)輸出電路CONST輸出0，設(shè)定得將來自相鄰單元的輸入和常數(shù)輸出電路CONST的值相加，來原封不動(dòng)地輸出來自相鄰單元的輸入數(shù)據(jù)。這種原封不動(dòng)地輸出所輸入數(shù)據(jù)的工作也可以用乘法器MULT或復(fù)用器MUX來實(shí)現(xiàn)。
向運(yùn)算器ALU的輸入被連接在加減法電路ADD_SUB、乘法電路MULT、“與非”電路NAND、“異或”電路XOR、以及復(fù)用器MUX的輸入上。來自配置存儲(chǔ)器CM的輸入包含運(yùn)算功能設(shè)定線200、和輸出選擇開關(guān)AOSW設(shè)定線201。
加減法電路ADD_SUB、乘法電路MULT、“與非”電路NAND、“異或”電路XOR、復(fù)用器MUX、以及常數(shù)輸出電路CONST，根據(jù)從配置存儲(chǔ)器CM輸出的運(yùn)算功能設(shè)定線200的指定來進(jìn)行各工作。例如可以指定加減法電路ADD_SUB是選擇執(zhí)行加法還是減法、進(jìn)行有符號(hào)的運(yùn)算還是無符號(hào)的運(yùn)算。
輸出選擇開關(guān)AOSW接受加減法電路ADD_SUB、乘法電路MULT、“與非”電路NAND、“異或”電路XOR、復(fù)用器MUX、以及常數(shù)輸出電路CONST的輸出，向從配置存儲(chǔ)器CM輸出的輸出選擇開關(guān)AOSW設(shè)定線201輸出指定的輸入。圖5是輸出選擇開關(guān)AOSW的示例圖。在本實(shí)施例中，包含2個(gè)從6個(gè)輸入中選擇1個(gè)輸出的6選1選擇器。輸出選擇開關(guān)AOSW的構(gòu)造依照輸入和輸出的數(shù)目來構(gòu)成，不限于2個(gè)6選1的選擇器。
通過該結(jié)構(gòu)，運(yùn)算器ALU能夠根據(jù)來自配置存儲(chǔ)器CM的指定，從多個(gè)運(yùn)算結(jié)果數(shù)據(jù)中選擇2個(gè)并輸出。
圖6示出圖2的基本單元100中的輸入開關(guān)ISW的結(jié)構(gòu)。在圖6所示的輸入開關(guān)ISW的構(gòu)造中，能夠從12個(gè)輸入中選擇4個(gè)并輸出，上述12個(gè)輸入包含來自布線觸發(fā)器RFF的輸入301、來自運(yùn)算結(jié)果保存觸發(fā)器CFF的輸入302、來自相鄰單元的輸入101。本實(shí)施例的輸入開關(guān)ISW包括12個(gè)輸入和4個(gè)輸出，所以包含4個(gè)圖7所示的從12個(gè)輸入中選擇1個(gè)的12選1選擇器SW12_i(i是0、1、2、3)。選擇器SW12_i根據(jù)從配置存儲(chǔ)器CM輸出的輸入開關(guān)設(shè)定信號(hào)303來指定輸出的數(shù)據(jù)。
圖8、圖9是圖2的基本單元中的輸入開關(guān)ISW的與圖6、圖7不同的結(jié)構(gòu)例。在本結(jié)構(gòu)中，為了減少開關(guān)的面積，使用了4個(gè)圖9所示的6選1開關(guān)SW6_i(i是0、1、2、3)。各選擇器SW6_i由選擇信號(hào)303來指定要輸出的數(shù)據(jù)。在圖2的基本單元100中，來自各相鄰單元的輸入101、及布線觸發(fā)器RFF、運(yùn)算結(jié)果保存觸發(fā)器CFF都各為2個(gè)，所以采用將各輸入分為2組的結(jié)構(gòu)。即，將來自布線觸發(fā)器RFF0的輸入連接在401上，將來自布線觸發(fā)器RFF1的輸入連接在404上，將來自運(yùn)算結(jié)果保存觸發(fā)器CFF0的輸入連接在403上，將來自運(yùn)算結(jié)果保存觸發(fā)器CFF1的輸入連接在406上，將來自相鄰單元的輸入101的第1組連接在402上，將來自相鄰單元的輸入101的第2組連接在405上。選擇器SW6_i由從配置存儲(chǔ)器CM輸出的輸入開關(guān)設(shè)定信號(hào)303來指定要輸出的數(shù)據(jù)。在輸入數(shù)比本實(shí)施例還多的情況下，也同樣能夠通過將輸入分為多組而使輸入開關(guān)ISW的尺寸小型化。
圖10是圖2的基本單元100中的輸出開關(guān)OSW的結(jié)構(gòu)方框圖。輸出開關(guān)OSW能夠使來自布線觸發(fā)器RFF的輸入501、和來自運(yùn)算結(jié)果保存觸發(fā)器CFF的輸入502連接到任意的輸出布線上。實(shí)施例的輸出開關(guān)OSW為4輸入、8輸出，所以包含8個(gè)圖11所示的從4個(gè)輸入中選擇1個(gè)的4選1選擇器SW4_i(i是0～7)。此外，選擇器SW4_i由從配置存儲(chǔ)器CM輸出的輸出開關(guān)OSW設(shè)定信號(hào)503來指定要輸出的數(shù)據(jù)。
圖12是圖2的基本單元100中的配置存儲(chǔ)器CM的結(jié)構(gòu)方框圖。配置存儲(chǔ)器CM包含配置選擇器CSEL、配置存儲(chǔ)元件MEMD、地址解碼器ADDEC、配置信息選擇信號(hào)線CS、單元選擇信號(hào)線SX及SY、地址信號(hào)線AD、數(shù)據(jù)信號(hào)線DT、以及配置輸出線601。配置信息選擇信號(hào)線CS、配置信息變更數(shù)據(jù)輸入線DT、單元選擇線SX及SY、配置信息變更地址輸入線AD分別從配置控制器CCNT輸入。
配置選擇器CSEL根據(jù)配置選擇信號(hào)線CS的指定，輸出配置存儲(chǔ)元件MEMD0及MEMD1中的被選一方的值。配置選擇器CSEL的輸出包含輸入開關(guān)ISW設(shè)定信號(hào)、輸出開關(guān)OSW設(shè)定信號(hào)、運(yùn)算器ALU設(shè)定信號(hào)。圖12示出了2個(gè)配置存儲(chǔ)元件MEMD，但是不限于2個(gè)。
此外，可以使配置選擇信號(hào)線CS選擇出的配置存儲(chǔ)元件MEMD不能改寫。如果采用這種結(jié)構(gòu)，則由于包括2個(gè)配置存儲(chǔ)元件MEMD，所以在選擇了一方來執(zhí)行處理的期間，能夠改寫另一方。配置存儲(chǔ)元件MEMD的改寫是在未由配置選擇信號(hào)線CS選擇、而由單元選擇信號(hào)SX及SY選擇了本單元的狀況下，用地址解碼器ADDEC對(duì)從地址線AD得到的MEMD內(nèi)的地址進(jìn)行解碼，將與該地址對(duì)應(yīng)的配置存儲(chǔ)元件MEMD的數(shù)據(jù)更新為從數(shù)據(jù)線DT輸入的數(shù)據(jù)。通過用地址來指定MEMD內(nèi)的保存地點(diǎn)、即MEMD內(nèi)的多個(gè)存儲(chǔ)元件中的寫入數(shù)據(jù)的存儲(chǔ)元件，能夠改寫比特寬度比數(shù)據(jù)線DT更寬的配置存儲(chǔ)元件MEMD。
在本實(shí)施例中，配置存儲(chǔ)元件MEMD采用鎖存器，將向數(shù)據(jù)信號(hào)線DT以外的MEMD的輸入作為鎖存控制信號(hào)來鎖存數(shù)據(jù)信號(hào)線DT的值。配置存儲(chǔ)元件MEMD也可以采用觸發(fā)器、SRAM等易失性存儲(chǔ)器，或閃速存儲(chǔ)器、MRAM等非易失性存儲(chǔ)器。通過使用非易失性存儲(chǔ)器，即使在切斷電源后再次起動(dòng)的情況下也能夠保持配置信息，在電源接通時(shí)不用設(shè)定配置信息。
通過如上所述構(gòu)成基本單元100，無需以往所設(shè)的布線區(qū)域。因此，即使在變更構(gòu)成單元陣列的基本單元100的數(shù)目的情況下，也無需變更布線區(qū)域中的開關(guān)的結(jié)構(gòu)，設(shè)計(jì)變得容易。即，在使用DA等來進(jìn)行設(shè)計(jì)時(shí)，預(yù)先將基本單元100的結(jié)構(gòu)作為一個(gè)模塊來注冊(cè)(登錄)，通過將所需數(shù)目的基本單元100排成陣列狀，能夠容易地進(jìn)行設(shè)計(jì)。
圖13是將本發(fā)明的基本單元100連接成陣列狀的情況下單元間的數(shù)據(jù)傳送布線(數(shù)據(jù)傳送用布線)的連接方框圖。在圖13中，將基本單元100布置成4行4列的二維陣列狀，用輸入、輸出各2根相鄰布線來連接基本單元100的上下左右的相鄰單元。因此，在向離開的單元傳送數(shù)據(jù)的情況下，經(jīng)過中間的單元來傳送數(shù)據(jù)。例如在從單元C00向單元C02傳送的情況下，可以經(jīng)由C01來傳送數(shù)據(jù)。
數(shù)據(jù)要通過基本單元100內(nèi)，就要通過基本單元100內(nèi)的布線觸發(fā)器RFF、或運(yùn)算結(jié)果保存觸發(fā)器CFF中的某一個(gè)，所以處于傳送路徑內(nèi)的各單元的觸發(fā)器間的布線長度不依賴于配置信息，始終是1個(gè)單元的量、即1個(gè)時(shí)鐘周期。其結(jié)果是，配置信息的變更以外，單元陣列的工作頻率都不依賴于配置信息，能夠使其始終以只考慮了1個(gè)單元的量的延遲的高頻率來工作。此外，沒有對(duì)位于離開位置的單元間進(jìn)行連接的長距離布線，所以也有下述優(yōu)點(diǎn)容易提高包含單元陣列的器件的工作頻率。
圖14是將本發(fā)明的基本單元100連接成陣列狀的情況下整個(gè)單元陣列的配置用的布線的圖。在圖14中，將基本單元100布置成4行4列的二維陣列狀，作為來自配置控制器CCNT的布線，配置選擇信號(hào)CS、數(shù)據(jù)信號(hào)DT0至DT3、地址信號(hào)AD0至AD3、單元陣列的列選信號(hào)SX0至SX3、以及單元陣列的行選信號(hào)SY0至SY3被連接在各單元上。
配置選擇信號(hào)CS被連接在所有單元上，對(duì)各單元的配置存儲(chǔ)器CM中保存的配置信息進(jìn)行指定。為單元陣列的每一列布置數(shù)據(jù)信號(hào)DT、地址信號(hào)AD、以及單元陣列的列選信號(hào)線SX，連接在同一列的各單元上。此外，為單元陣列的每一行布置單元陣列的行選信號(hào)線SY，連接在同一行的各單元上。
接著，說明配置控制器CCNT更新各單元的配置存儲(chǔ)器CM的情況下的過程。第1，配置控制器CCNT用單元陣列的列選信號(hào)SX、和單元陣列的行選信號(hào)SY來選擇要變更配置信息的單元。第2，用地址信號(hào)AD來指定單元內(nèi)的配置存儲(chǔ)元件MEMD的地址。第3，從數(shù)據(jù)信號(hào)線DT發(fā)送數(shù)據(jù)，將配置信息寫入到配置存儲(chǔ)元件MEMD中。
配置控制器的功能包含從外部存儲(chǔ)器加載配置信息的功能、改寫各單元的配置存儲(chǔ)器CM的功能、以及變更配置選擇信號(hào)CS來變更要執(zhí)行的配置信息的功能。
在本結(jié)構(gòu)中，配置選擇信號(hào)線CS是在所有單元上連接同一根線，而作為另一結(jié)構(gòu)，例如分割成多個(gè)區(qū)域、例如各4個(gè)單元的區(qū)域來分別發(fā)布配置選擇信號(hào)CS，也可以只變更單元陣列中的一部分單元的配置信息。
圖15是將圖2所示的基本單元排成4行4列的陣列狀、用于對(duì)其執(zhí)行信號(hào)處理等中常用的快速傅里葉變換的一部分的配置信息的圖。用圖15來說明4行4列的單元陣列的工作。圖15的基本單元100內(nèi)書寫的塊內(nèi)的記號(hào)(+、-、×C0、×C1)表示單元的運(yùn)算器ALU執(zhí)行的功能，直線及箭頭表示數(shù)據(jù)流。此外，單元內(nèi)的直線上所示的黑點(diǎn)900表示布線觸發(fā)器RFF或運(yùn)算結(jié)果保存觸發(fā)器CFF，示出數(shù)據(jù)的傳送耗費(fèi)1個(gè)時(shí)鐘周期。
圖15所示的配置信息用于求下式所示的b0至b3的值。
b0＝(a0+a1)+(a2+a3)，b1＝(a0-a1)×C0+(a2-a3)×C1，b2＝(a0+a1)-(a2+a3)，b3＝(a0-a1)×C0+(a2-a3)×C1，在這些式子中，a0至a3是輸入數(shù)據(jù)，b0至b3是輸出數(shù)據(jù)，C0及C1是用于傅里葉變換的常數(shù)，是預(yù)定的。
輸入數(shù)據(jù)a0至a3從單元陣列的左側(cè)同時(shí)輸入。此外，乘法所用的C0和C1的值由至單元的配置信息來給出。運(yùn)算(a0+a1)、(a0-a1)、(a2+a3)以及(a2-a3)的執(zhí)行被分配給左起第2列的各單元。向第2列的單元的輸入是同一數(shù)據(jù)各被使用在2處，所以利用第1列的單元向第2列的單元分配數(shù)據(jù)。就向第1行第1列的單元的輸入來說，a1通過第1行第1列和第2行第1列的單元，所以需要2個(gè)時(shí)鐘周期。而a0只通過第1行第1列，所以在最短1個(gè)時(shí)鐘周期內(nèi)到達(dá)第1行第2列的單元，與a1的數(shù)據(jù)不同步。因此，利用2個(gè)布線觸發(fā)器使其在2個(gè)時(shí)鐘周期內(nèi)到達(dá)第1行第2列的單元。向第2列的其他單元的輸入也同樣取得時(shí)鐘周期的同步。
在第3列的單元中，用第2行第3列、和第4行第3列來執(zhí)行乘法。此時(shí)使第1行第3列、和第3行第3列的輸出結(jié)果的輸出定時(shí)都相同，所以不進(jìn)行任何計(jì)算。
在第4列的單元中，將迄今計(jì)算出的結(jié)果作為輸入來進(jìn)行加法或減法。向第4列的單元的輸入也與向第2列的單元的輸入同樣需要調(diào)整時(shí)鐘周期。例如，就第1行第4列的單元來說，來自第3行第3列的輸入花費(fèi)3個(gè)時(shí)鐘周期，所以來自第1行第3列的輸入利用相鄰的第1行第2列的單元的布線觸發(fā)器和本單元的布線觸發(fā)器來調(diào)整同步。其他單元也同樣進(jìn)行時(shí)鐘周期的同步。最后從第4列的單元同時(shí)輸出b0至b3這4個(gè)數(shù)據(jù)。
如上所述決定配置信息后，輸入a0至a3、輸出b0至b3所需的時(shí)鐘周期、即等待時(shí)間為7個(gè)周期。
這里，用圖16來說明用圖15所示的配置信息來執(zhí)行流水線處理的情況。圖15的配置信息的流水線由7級(jí)構(gòu)成。第1級(jí)st1及第2級(jí)st2進(jìn)行第1列的單元中的數(shù)據(jù)傳送。第3級(jí)st3用第2列的單元來執(zhí)行加法或減法。第4級(jí)st4用第3列的單元來執(zhí)行乘法。第5級(jí)st5及第6級(jí)st6將第3級(jí)st3的輸出傳送到第4列的單元。第7級(jí)st7執(zhí)行加法或減法并輸出。
這里，設(shè)時(shí)刻t0的輸入a0、a1、a2、以及a3為Data0，同樣設(shè)時(shí)刻t1的輸入為Data1，設(shè)時(shí)刻t2的輸入為Data2，設(shè)時(shí)刻t3的輸入為Data3。此時(shí)時(shí)刻t0的輸入Data0通過第0至7級(jí)，在時(shí)刻t7、即7個(gè)時(shí)鐘周期后被輸出。各級(jí)并行工作，所以能夠使其作為流水線來工作，時(shí)刻t1的輸入Data1的結(jié)果在時(shí)刻t8被輸出，以后的輸出也同樣，在前一輸入形成的輸出的1個(gè)時(shí)鐘周期后被輸出。即，1個(gè)時(shí)鐘周期平均進(jìn)行1次輸出，能夠得到非常高的性能。
此外，在圖15的配置信息中，第2列的單元、第3列第2行及第4行單元、以及第4列的單元進(jìn)行運(yùn)算和布線兩者，可以說能夠有效利用運(yùn)算器ALU。再者，也可以通過調(diào)節(jié)單元內(nèi)的布線觸發(fā)器RFF的數(shù)目，來更有效地利用運(yùn)算器ALU。
圖17是將圖1所示的基本單元排成4行4列的陣列狀、用于對(duì)其執(zhí)行信號(hào)處理等中常用的濾波處理的配置信息圖。用圖17來說明4行4列的單元陣列的工作。與圖15同樣，圖17的基本單元100內(nèi)書寫的塊內(nèi)的記號(hào)(×C0、×C1、×C2、×C3)表示單元的運(yùn)算器ALU執(zhí)行的功能，直線及箭頭表示數(shù)據(jù)流。此外，單元內(nèi)的直線上所示的黑點(diǎn)900表示布線觸發(fā)器RFF或運(yùn)算結(jié)果保存觸發(fā)器CFF。
圖17所示的配置信息用于求下式所示的值。
f[t]＝e[t]×C0+e[t-1]×C1+e[t-2]×C2+e[t-3]×C3在上式中，f[t]是濾波器在時(shí)刻t的輸出，e[t]是時(shí)刻t向?yàn)V波器的輸入，C0至C3是濾波器常數(shù)。
根據(jù)本配置信息，用第1行單元將數(shù)據(jù)傳送到右側(cè)單元并執(zhí)行乘法，用第2列、及第3列的單元進(jìn)行加法。通過在每個(gè)時(shí)刻從第1行第1列的單元將輸入e輸入至由該配置信息設(shè)定的單元陣列，9個(gè)時(shí)鐘周期以后的每個(gè)周期都能夠從第3行第4列的單元得到濾波器輸出f。
在包含基于本發(fā)明基本單元的單元陣列的電路中，通過切換圖15的快速傅里葉變換的配置信息、和圖17的濾波的配置信息，能夠用同一單元陣列電路來執(zhí)行不同的處理。能夠執(zhí)行的內(nèi)容不限于這里示出的2個(gè)例子，可以通過變更配置信息來進(jìn)行各種處理。
接著，用圖18、19來示出圖2所示的基本單元100的詳細(xì)電路結(jié)構(gòu)。圖18是在圖2中的基本單元內(nèi)明確了選擇器的數(shù)據(jù)輸入端和數(shù)據(jù)輸出端的圖。
圖2中的輸入開關(guān)ISW是統(tǒng)合了左部輸入選擇器(輸入信號(hào)選擇器)Lin-sel、上部輸入選擇器Uin-sel、右部輸入選擇器Rin-sel、下部輸入選擇器Din-sel、反饋輸入選擇器S-sel、布線觸發(fā)器輸入選擇器R0sel、R1sel、運(yùn)算器輸入選擇器Ai0sel、Ai1sel的模塊。此外，輸出開關(guān)OSW是統(tǒng)合了左部輸出選擇器Lo1-sel、Lo2-sel、上部輸出選擇器Uo1-sel、Uo2-sel、右部輸出選擇器Ro1-sel、Ro2-sel、下部輸出選擇器Do1-sel、Do2-sel的模塊。圖2中的輸入線101對(duì)應(yīng)于圖18中的輸入線701、704、706、734、735，圖2中的輸出線102對(duì)應(yīng)于圖18中的輸出線702、703、705、732、733。其他附以同一標(biāo)號(hào)的部件表示相同部件。
這里，圖2中的輸入開關(guān)ISW可以分為第1選擇器電路組和第2選擇器電路組，上述第1選擇器電路組包含選擇從相鄰單元輸入的數(shù)據(jù)或內(nèi)部自我循環(huán)的數(shù)據(jù)中的任一個(gè)數(shù)據(jù)的Lin-sel、Uin-sel、Rin-sel、Din-sel、S-sel，上述第2選擇器電路組包含選擇將第1選擇器電路組選擇出的數(shù)據(jù)輸入到RFF0、RFF1、或ALU中的任一個(gè)中的R0sel、R1sel、Ai0sel、Ai1sel。此外，構(gòu)成輸出開關(guān)OSW的Lo1-sel、Lo2-sel、Uo1-sel、Uo2-sel、Ro1-sel、Ro2-sel、Do1-sel、Do2-sel選擇將布線觸發(fā)器RFF0、RFF1、和運(yùn)算結(jié)果保存觸發(fā)器CFF0、CFF1中保持的數(shù)據(jù)輸出到任一個(gè)相鄰基本單元。該選擇是為了削減單元的端子數(shù)(輸入線數(shù)、輸出線數(shù))而進(jìn)行的，對(duì)相鄰單元的各方向分別進(jìn)行。例如，Ro1-sel和Ro2-sel是選擇至右方向相鄰單元的數(shù)據(jù)的電路，同樣，Lo1-sel、Lo2-sel、Uo1-sel、Uo2-sel、Do1-sel、Do2-sel分別選擇至左、上、下方向的數(shù)據(jù)。
換言之，圖18所示的選擇器被分為Lin-sel、R0sel等數(shù)據(jù)輸入端、和Lo1-sel等數(shù)據(jù)輸出端，數(shù)據(jù)輸入端的各選擇器輸入從相鄰單元輸入的數(shù)據(jù)或內(nèi)部自我循環(huán)的數(shù)據(jù)，選擇向RFF0、RFF1、或ALU輸入的數(shù)據(jù)。此外，輸入端的選擇器電路被分為Lin-sel等對(duì)相鄰單元的各傳送源分別選擇數(shù)據(jù)的電路、和R01-sel等從單元內(nèi)的存儲(chǔ)電路選擇數(shù)據(jù)的電路。再者，數(shù)據(jù)輸出端從布線觸發(fā)器RFF0、RFF1、和運(yùn)算器觸發(fā)器CFF0、CFF1輸出的4種數(shù)據(jù)中選擇2種數(shù)據(jù)，輸出到相鄰基本單元。
接著，用圖19，以左部輸入選擇器Lin-sel、及布線觸發(fā)器選擇器R0sel、右部輸出選擇器Ro1-sel、Ro2-sel為例，來詳細(xì)描述數(shù)據(jù)輸入端側(cè)和數(shù)據(jù)輸出端側(cè)的選擇器的結(jié)構(gòu)和功能。
首先，以Lin-sel、及R0sel為例來說明數(shù)據(jù)輸入端側(cè)的選擇器電路。右部輸入選擇器Lin-sel由選擇器Lin-RFF0-sel、Lin-RFF1-sel、Lin-A0-sel、Lin-A1-sel這4個(gè)選擇器組成，分別選擇將從輸入線Lin-R/AD和Lin-R/A01輸入的數(shù)據(jù)傳送到布線觸發(fā)器RFF0、RFF1的各個(gè)輸入、及運(yùn)算器ALU的2個(gè)輸入操作這4個(gè)中的任一個(gè)。
例如，選擇器Lin-RFF0-sel由選擇器電路740和“或”電路741構(gòu)成，選擇器電路740根據(jù)來自配置存儲(chǔ)器CM的控制信號(hào)742和743，選擇從Lin-R/A0和Lin-R/A01到布線觸發(fā)器RFF0的數(shù)據(jù)。在選擇Lin-R/A0時(shí)，控制信號(hào)742為1，控制信號(hào)743為0。在選擇Lin-R/A1時(shí)，控制信號(hào)742為0，控制信號(hào)743為1。在不選擇任一個(gè)信號(hào)時(shí)，控制信號(hào)742、743都為0?！盎颉彪娐?41是表示向RFF0傳送了數(shù)據(jù)的控制信號(hào)。在選擇了Lin-R/A0或Lin-R/A1中的某一個(gè)輸入信號(hào)、向布線觸發(fā)器RFF0傳送了數(shù)據(jù)時(shí)為1，在未選擇時(shí)為0。同樣，Lin-RFF1-sel選擇從Lin-R/A0和Lin-R/A01向RFF1輸入的數(shù)據(jù)。此外，Lin-Ai0-sel選擇從Lin-R/A0和Lin-R/A01向ALU的第1輸入操作數(shù)輸入的數(shù)據(jù)，Lin-Ai1-sel選擇從Lin-R/A0和lin-R/A01向ALU的第2輸入操作數(shù)輸入的數(shù)據(jù)。
布線觸發(fā)器選擇器R0sel接受從相鄰單元的各方向和自我循環(huán)的選擇器——Lin-sel、Uin-sel、S-sel、Rin-sel、Din-sel到布線觸發(fā)器RFF0的傳送數(shù)據(jù)和控制信號(hào)(在Lin-sel中是744和745)，選擇向RFF0輸入的數(shù)據(jù)。控制信號(hào)713是來自各方向的控制信號(hào)的“或”電路，是至RFF0的數(shù)據(jù)更新使能信號(hào)，在有向RFF0的數(shù)據(jù)傳送時(shí)為1，在沒有時(shí)為0。707、709、710、711對(duì)應(yīng)于來自S-sel、Uin-sel、Din-sel、Rin-sel的輸出信號(hào)，分別包含傳送數(shù)據(jù)和控制信號(hào)。
接著，用Ro1-sel、Ro2-sel來說明數(shù)據(jù)輸出端的選擇器電路。用一組Ro1-sel和Ro2-sel來選擇“RFF0、RFF1的輸出中的一個(gè)及CFF0、CFF1的輸出中的一個(gè)”、“RFF0、RFF1的輸出中的兩者”、“CFF0、CFF1的輸出中的兩者”中的某一個(gè)組合。布線觸發(fā)器RFF0、RFF1是對(duì)稱(對(duì)照)的，在只選擇一個(gè)時(shí)，可以選擇任一個(gè)。因此，如果選擇RFF0，則從輸出線Ro-R/A0、Ro-R/A01輸出的數(shù)據(jù)的組合為(RFF0，CFF0)、(RFF0，CFF1)、(RFF0，RFF1)、(CFF0，CFF1)這4個(gè)。換言之，輸出的組合為(RFF0，CFF0)、(RFF0，CFF1)、(RFF1，CFF0)、(RFF1，CFF1)、(RFF0，RFF1)、(CFF0，CFF1)這6個(gè)，但是RFF0和RFF1的功能都是保持?jǐn)?shù)據(jù)，所以在(RFF1，CFF0)、(RFF1，CFF1)的組合的情況下，可以將向RFF1輸入的數(shù)據(jù)分配給RFF0。因此，(RFF1，CFF0)、(RFF1，CFF1)的組合可以替換為(RFF0，CFF0)、(RFF0，CFF1)的組合，可以刪除，可以減小選擇器Ro1-sel。具體地說，選擇器Ro1-sel選擇將這些組合的左項(xiàng)——{RFF0，CFF0}中的某一個(gè)數(shù)據(jù)從Ro-R/A0作為輸出數(shù)據(jù)來輸出，選擇器Ro2-sel選擇將右項(xiàng)——{RFF1，CFF0，CFF1}中的某一個(gè)數(shù)據(jù)從Ro-R/A01作為輸出數(shù)據(jù)來輸出。
最后，說明輸入線及輸出線。Lin-R/A0表示與左相鄰單元的Ro-R/A0相連，輸入左相鄰單元中包含的布線觸發(fā)器或運(yùn)算結(jié)果保存觸發(fā)器中保持的數(shù)據(jù)。Lin-R/A01同樣與左相鄰單元的Ro-R/A01相連。此外，Ro-R/A0被連接在右相鄰單元的Lin-R/A0上，向右相鄰單元輸出數(shù)據(jù)，Ro-R/A01被連接在右相鄰單元的Lin-R/A01上，將RFF1、CFF0、CFF1中保持的數(shù)據(jù)中的某一個(gè)輸出到右相鄰單元。
圖20、21是圖2中的基本單元100的結(jié)構(gòu)的另一實(shí)施例。圖20是圖2中的基本單元100的另一實(shí)施例的原理圖。與圖2的不同點(diǎn)在于，刪除了輸出開關(guān)OSW，在輸入開關(guān)ISW側(cè)，從16個(gè)輸入中選擇向布線觸發(fā)器RFF0、RFF1或運(yùn)算器ALU中輸入的數(shù)據(jù)。即，就一個(gè)基本單元來看，可以說，刪除了輸出開關(guān)OSW，將輸出開關(guān)具有的功能包含在輸入開關(guān)ISW中。圖21是在圖20的基本單元中明確了輸入選擇器的數(shù)據(jù)輸入端和數(shù)據(jù)輸出端的圖。如上所述，在本實(shí)施例中，刪除了輸出側(cè)的選擇器，向上下左右的基本單元原封不動(dòng)地輸出布線觸發(fā)器RFF0、RFF1、運(yùn)算結(jié)果保存觸發(fā)器CFF0、CFF1的各輸出。因此，端子數(shù)增加。
2.第2實(shí)施方式以下，說明第2實(shí)施方式。第2實(shí)施方式主要特征在于，與第1實(shí)施方式相比，設(shè)有用于在通過單元時(shí)不經(jīng)過觸發(fā)器(保存電路)而通過單元內(nèi)的直通路徑。
圖22示出現(xiàn)有技術(shù)、第1實(shí)施方式、及第2實(shí)施方式的不同的原理圖。在圖22中，Op.表示運(yùn)算，DTr.表示數(shù)據(jù)傳送。此外，在該圖中，假定ALU1至ALU5這5個(gè)運(yùn)算電路排成一排列，用ALU1來進(jìn)行運(yùn)算，用ALU5之前來傳送數(shù)據(jù)，用ALU5使用傳送的數(shù)據(jù)來進(jìn)行運(yùn)算。因此，數(shù)字越大，表示離ALU1越遠(yuǎn)。這里，在現(xiàn)有技術(shù)中，在各運(yùn)算電路中沒有第1實(shí)施方式所示的觸發(fā)器，所以在ALU1的運(yùn)算及到ALU5之前的數(shù)據(jù)傳送必須在1個(gè)周期內(nèi)進(jìn)行。與此相反，第1實(shí)施方式在各單元內(nèi)至少在觸發(fā)器中保持1個(gè)時(shí)鐘周期，所以在ALU1的運(yùn)算后，ALU2至4的數(shù)據(jù)傳送需要3個(gè)周期。因此，在第2實(shí)施方式中，后面將要詳述，著眼于在只進(jìn)行傳送的情況和進(jìn)行運(yùn)算的情況中只進(jìn)行傳送的情況所需的時(shí)間更短這一事實(shí)，在基本單元內(nèi)設(shè)有不經(jīng)過觸發(fā)器的直通路徑，能夠在1個(gè)周期內(nèi)進(jìn)行ALU2至4的數(shù)據(jù)傳送。這樣比較上述3種技術(shù)可知，在現(xiàn)有技術(shù)中，不能使1個(gè)時(shí)鐘周期短于進(jìn)行運(yùn)算及傳送所需的時(shí)間，而在第1實(shí)施方式中，能夠?qū)?個(gè)時(shí)鐘周期至少只設(shè)為運(yùn)算所需的時(shí)間。因此，與現(xiàn)有技術(shù)相比，能夠提高工作頻率。再者，在第2實(shí)施方式中，能夠以與第1實(shí)施方式相同的頻率傳送到更遠(yuǎn)處的運(yùn)算器。因此，第2實(shí)施方式能夠?qū)?shù)據(jù)傳送到遠(yuǎn)方，所以與第1實(shí)施方式相比，能夠削減等待時(shí)間，無需數(shù)據(jù)傳送專用的單元，進(jìn)而削減動(dòng)態(tài)鎖存器的個(gè)數(shù)，從而削減功率。
接著，將第2實(shí)施方式——設(shè)有直通路徑的單元的基本結(jié)構(gòu)示于圖23。在圖23所示的基本單元中，對(duì)圖19設(shè)有直通路徑用的輸入端子Lin-TH0、Lin-TH1、和輸出端子Ro-TH0、Ro-TH1及直通路徑選擇器TH0sel、TH1sel。因?yàn)閳D將變得煩雜，所以這里省略了TH1sel。這里，傳送從Lin-TH0輸入的數(shù)據(jù)的路徑有為了延續(xù)直通路徑而經(jīng)由TH0sel的路徑、和結(jié)束直通路徑、通過選擇器R0se1向RFF0中保存數(shù)據(jù)的路徑。作為結(jié)束直通路徑的路徑，通過不設(shè)置至運(yùn)算器ALU的輸入端的路徑，而只設(shè)置到布線觸發(fā)器，避免了數(shù)據(jù)傳送和運(yùn)算在1個(gè)周期內(nèi)共存。由此，能夠防止降低工作頻率。
在從布線觸發(fā)器RFF0、RFF1、或運(yùn)算結(jié)果保存觸發(fā)器CFF0、CFF1轉(zhuǎn)移到直通路徑時(shí)，也使用選擇器TH0sel、TH1sel。即，由前級(jí)的相鄰單元保存到觸發(fā)器電路中的數(shù)據(jù)、或由該單元保存并自我循環(huán)的數(shù)據(jù)通過上述選擇器TH0sel、TH1sel而轉(zhuǎn)移到直通路徑。
選擇器TH0sel選擇從Lin-TH0、及各選擇器Lin-sel、Uin-sel、Rin-sel、Din-sel、S-sel輸入的數(shù)據(jù)中的某一個(gè)，傳送到輸出端子Ro-TH0。通過這樣設(shè)有不通過觸發(fā)器的路徑，與第1實(shí)施方式相比，能夠在1個(gè)時(shí)鐘周期內(nèi)將數(shù)據(jù)傳送到不相鄰的基本單元。雖然在圖中省略了，選擇器TH1sel也同樣起作用。
根據(jù)圖23的單元映射了圖15的快速傅里葉變換的一部分的例子是圖24。800的(1)表示用自我循環(huán)在單元內(nèi)循環(huán)一次。此外，標(biāo)有(2)的地方是使用直通路徑的路徑。與圖15相比，等待時(shí)間、單元數(shù)、及對(duì)削減功率有效的動(dòng)態(tài)鎖存器數(shù)都銳減了。等待時(shí)間能夠從7個(gè)周期削減到4個(gè)周期，通過削減傳送用的單元，單元數(shù)能夠從16個(gè)削減到12個(gè)，動(dòng)態(tài)鎖存次數(shù)能夠從40次削減到20次。如一開始所述，不用降低頻率就能夠?qū)崿F(xiàn)上述效果，這一點(diǎn)比現(xiàn)有技術(shù)優(yōu)越。
但是，導(dǎo)入直通路徑后，輸入輸出端子數(shù)和選擇器增加，布線制約嚴(yán)格。圖25為了緩和該制約，首先將傳送同一數(shù)據(jù)的布線觸發(fā)器和直通路徑分別作為一個(gè)路徑。由此，能夠?qū)D23刪除選擇器TH1sel、R1sel、Ro1-sel、Lo1-sel、Uo1-sel、Do1-sel及布線觸發(fā)器RFF1。進(jìn)而，將向第1方向(這里是上方向)的數(shù)據(jù)傳送(也包含運(yùn)算結(jié)果的傳送)只設(shè)為直通路徑。由此，能夠刪除圖23中的上部輸出選擇器Uo1-sel、Uo2-sel、和下部輸入選擇器Din-sel。通常，邏輯是根據(jù)下述經(jīng)驗(yàn)法則來決定的制約沿1個(gè)方向(例如從上到下、或從左到右)流動(dòng)，向逆方向的數(shù)據(jù)傳送多為反饋環(huán)等跳過運(yùn)算而直通并橫跨多個(gè)單元的路徑。即，在如圖1所示將基本單元布置成矩陣狀、向各基本單元分別分配規(guī)定的運(yùn)算的情況下，數(shù)據(jù)沿一個(gè)方向流動(dòng)；在沿相反方向流動(dòng)的情況下，往往跳過被分配了規(guī)定的運(yùn)算的基本單元來傳送，所以能夠?qū)⑴c數(shù)據(jù)的流動(dòng)相反的方向只設(shè)為直通路徑，刪除其他選擇器。此外，圖25中包含的選擇器分別與圖23所示的各選擇器相比，輸入信號(hào)數(shù)減少，所以當(dāng)然小于圖23所示的選擇器。因此，映射邏輯運(yùn)算時(shí)的制約增加，但是能夠減小電路規(guī)模。而該制約也是根據(jù)上述經(jīng)驗(yàn)法則決定的制約，所以例如在映射快速傅里葉變換的一部分的情況下，與圖24所示的映射圖相同，能夠與上述制約無關(guān)地減小電路規(guī)模。
圖25至圖30是進(jìn)一步削減圖23的邏輯規(guī)模和端子數(shù)的實(shí)施例。
圖25是不僅將向第1方向(圖23中的上方向)的數(shù)據(jù)傳送、而且將向第2方向(這里是下方向)的數(shù)據(jù)傳送也只設(shè)為直通路徑的例子。邏輯基于下述經(jīng)驗(yàn)法則一般從上到下、從左到右流動(dòng)，但是從左到右的路徑占大半，從上到下在將一系列計(jì)算流程作為一個(gè)模塊時(shí)，被用于模塊間的數(shù)據(jù)的交接。通過這樣構(gòu)成，與圖24相比，單元的對(duì)稱性改善，容易制作編譯器/映射器/DA等開發(fā)環(huán)境。所謂映射器，是創(chuàng)建配置各基本單元的功能(ALU的功能)或數(shù)據(jù)的路徑所用的配置信息的一種DA。再者，在圖25中，能夠從圖24削減上方向的輸入端選擇器Uin-sel2、和下方向的輸出端選擇器Do1-sel和Do2-sel2，布線制約減小。此外，通過這樣構(gòu)成，映射時(shí)的自由度減小，但是如上所述，在邏輯基本上從左向右流動(dòng)的快速傅里葉變換中，是與圖25相同的映射。
圖27與圖26相比，是進(jìn)一步將第3方向(這里是左方向)只限定為直通路徑的單元。本專利申請(qǐng)最好以圖1的方框圖為前提，利用左右對(duì)稱的數(shù)據(jù)流，但是也可以根據(jù)用法優(yōu)先采用從左向右方向的數(shù)據(jù)流。因此，在圖25中基于與對(duì)上方向設(shè)有制約相同的理由，設(shè)有向左方向只有直通路徑這一制約。
即使這樣將向左方向只設(shè)為直通路徑，特別是快速傅里葉變換的映射也不怎么變化，所以根據(jù)濾波處理即圖17來進(jìn)行映射。將其結(jié)果示于圖28。除了單元數(shù)以外，能得到與快速傅里葉變換相同的效果，沒有左方向制約的影響。
圖29是完全廢除向左方向的數(shù)據(jù)傳送的例子。通過完全廢除，數(shù)據(jù)從左向右方向流動(dòng)，所以縱向來看，多個(gè)運(yùn)算器并行工作。因此，電路只導(dǎo)入了并行運(yùn)算器間的直通路徑。使用該單元，濾波的映射結(jié)果為圖30。由于不能向左方向傳送，所以在時(shí)間上最晚(在圖28中是最右側(cè)的+)的布置在最右側(cè)。
3.應(yīng)用的系統(tǒng)設(shè)備的結(jié)構(gòu)圖31是用內(nèi)置本發(fā)明的包含可動(dòng)態(tài)變更配置信息的單元陣列電路的IP 1001的芯片1100來構(gòu)成軟件無線電終端的情況的方框圖。
芯片1100包含處理器CPU、片內(nèi)存儲(chǔ)器OCM、直接存儲(chǔ)器存取控制器DMAC、總線控制器BSC、可動(dòng)態(tài)變更配置信息的IP 1001、芯片外部的接口IF、處理器總線I-BUS、以及外圍總線P-BUS。在芯片外部包含閃速只讀存儲(chǔ)器FROM、SDRAM、外部總線O-BUS、天線1101、天線接口RFIF、模擬低通濾波器LPF、模擬/數(shù)字變換器A/D、以及數(shù)字/模擬變換器D/A，閃速只讀存儲(chǔ)器FROM和SDRAM被連接在外部總線O-BUS上，模擬/數(shù)字變換器A/D、數(shù)字/模擬變換器D/A被連接在芯片1100的外部接口IF上。
在本結(jié)構(gòu)中，處理器CPU和IP 1001的程序被保存在閃速只讀存儲(chǔ)器FROM或SDRAM中。IP 1001執(zhí)行軟件無線電的基帶處理，將結(jié)果保存到片內(nèi)存儲(chǔ)器OCM中。處理器CPU用片內(nèi)存儲(chǔ)器OCM中保存的IP 1001變換過的數(shù)據(jù)來執(zhí)行應(yīng)用程序。
從天線1101得到的電波從天線接口RFIF輸入，由模擬低通濾波器LPF處理后，由模擬/數(shù)字變換器A/D變?yōu)閿?shù)字?jǐn)?shù)據(jù)并從外部接口IF取入到芯片1100中。輸入到芯片外部的接口IF中的數(shù)據(jù)由動(dòng)態(tài)存儲(chǔ)器存取控制器DMAC傳送到IP 1001。
IP 1001預(yù)先從閃速只讀存儲(chǔ)器FROM或SDRAM加載由處理器CPU指定的配置和控制程序并執(zhí)行基帶處理。實(shí)施了基帶處理的數(shù)據(jù)由動(dòng)態(tài)存儲(chǔ)器存取控制器DMAC定期傳送到片內(nèi)存儲(chǔ)器OCM。處理器定期參照(訪問)片內(nèi)存儲(chǔ)器來執(zhí)行應(yīng)用程序。
在采用本結(jié)構(gòu)的軟件無線電臺(tái)中，能夠通過變更向IP 1001中加載的配置信息及控制程序來支持不同的無線電方式，所以無需搭載每種方式的專用電路。其結(jié)果是，能夠縮小芯片的面積。此外，能夠通過更新配置信息來支持新的無線電方式，或者改善處理方式。再者，在不進(jìn)行無線電通信的情況下，也可以用處理器CPU執(zhí)行的應(yīng)用程序用的配置信息，作為加速器來使用。
此外，在設(shè)計(jì)圖30所示的系統(tǒng)LSI的情況下，通過將圖1所示的結(jié)構(gòu)作為IP來預(yù)先準(zhǔn)備，設(shè)計(jì)變得容易。
通過以上說明過的本發(fā)明的結(jié)構(gòu)，單元間的布線全部為相鄰布線，布線長度恒定，所以頻率不依賴于配置信息。其結(jié)果是，即使在變更配置信息的情況下也無需變更頻率。再者，與在不包含布線觸發(fā)器的單元陣列中利用只使用相鄰布線的配置信息的情況相比，能夠提高運(yùn)算器的利用效率，所以能夠用少的單元數(shù)來實(shí)現(xiàn)期望的功能。在用使用本發(fā)明的基本單元的二維單元陣列來執(zhí)行應(yīng)用程序的情況下，不僅運(yùn)算、而且通信也被流水線化，所以等待時(shí)間延長，但是能夠維持高的能力，所以能夠高速處理數(shù)據(jù)大量流動(dòng)的應(yīng)用程序。
產(chǎn)業(yè)上的可利用性本發(fā)明對(duì)半導(dǎo)體集成電路、特別是可動(dòng)態(tài)重新配置的LSI特別有用。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，具備輸入開關(guān)，被連接在多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)上；輸出開關(guān)，被連接在多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)上；第1數(shù)據(jù)路徑，在上述輸入開關(guān)和上述輸出開關(guān)之間具有運(yùn)算器及第1數(shù)據(jù)保持電路；以及第2數(shù)據(jù)路徑，在上述輸入開關(guān)和上述輸出開關(guān)之間具有第2數(shù)據(jù)保持電路；上述第1數(shù)據(jù)保持電路保存上述運(yùn)算器的運(yùn)算結(jié)果數(shù)據(jù)，上述第2數(shù)據(jù)保持電路保持輸入到上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)中某一個(gè)節(jié)點(diǎn)的數(shù)據(jù)。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路還具備第1存儲(chǔ)器，該第1存儲(chǔ)器用于保持用于對(duì)上述輸入開關(guān)的上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第1輸入開關(guān)選擇信息、用于對(duì)上述輸出開關(guān)的上述多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第1輸出開關(guān)選擇信息、及用于對(duì)上述運(yùn)算器的功能進(jìn)行設(shè)定的第1運(yùn)算功能信息。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，上述運(yùn)算器具有第1運(yùn)算電路、和進(jìn)行與上述第1運(yùn)算電路不同種類的運(yùn)算的第2運(yùn)算電路，根據(jù)上述第1運(yùn)算功能信息，來決定用上述第1運(yùn)算電路進(jìn)行運(yùn)算，還是用上述第2運(yùn)算電路進(jìn)行運(yùn)算。
4.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路還具備第2存儲(chǔ)器，該第2存儲(chǔ)器用于保持用于對(duì)上述輸入開關(guān)的上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第2輸入開關(guān)選擇信息、用于對(duì)上述輸出開關(guān)的上述多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第2輸出開關(guān)選擇信息、及用于對(duì)上述運(yùn)算器的功能進(jìn)行設(shè)定的第2運(yùn)算功能信息，上述半導(dǎo)體集成電路選擇上述第1存儲(chǔ)器中保持的信息和上述第2存儲(chǔ)器中保持的信息中的某一個(gè)來進(jìn)行運(yùn)算處理。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路在根據(jù)上述第1存儲(chǔ)器中保持的信息來進(jìn)行運(yùn)算處理時(shí)，能夠向上述第2存儲(chǔ)器中寫入上述第2輸入開關(guān)選擇信息、上述第2輸出開關(guān)選擇信息及上述第2運(yùn)算功能信息；在根據(jù)上述第2存儲(chǔ)器中保持的信息來進(jìn)行運(yùn)算處理時(shí)，能夠向上述第1存儲(chǔ)器中寫入上述第1輸入開關(guān)選擇信息、上述第1輸出開關(guān)選擇信息、及上述第1運(yùn)算功能信息。
6.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，上述第1存儲(chǔ)器具有多個(gè)比特的存儲(chǔ)元件；上述多個(gè)比特的存儲(chǔ)元件分別能夠由地址來指定。
7.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路還具備將多個(gè)基本單元布置成陣列狀的單元陣列；上述多個(gè)基本單元分別包含上述輸入開關(guān)、上述輸出開關(guān)、上述第1數(shù)據(jù)路徑及上述第2數(shù)據(jù)路徑。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于，上述多個(gè)基本單元分別還包含存儲(chǔ)器，該存儲(chǔ)器用于保持用于對(duì)上述輸入開關(guān)的上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第1輸入開關(guān)選擇信息、用于對(duì)上述輸出開關(guān)的上述多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)與上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑的連接關(guān)系進(jìn)行設(shè)定的第1輸出開關(guān)選擇信息、及用于對(duì)上述運(yùn)算器的功能進(jìn)行設(shè)定的第1運(yùn)算功能信息。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路還具備控制器，該控制器用于控制向上述多個(gè)基本單元中分別包含的上述存儲(chǔ)器中寫入上述第1輸入開關(guān)選擇信息、上述第1輸出開關(guān)選擇信息、及上述第1運(yùn)算功能信息。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路還具備對(duì)應(yīng)處理的數(shù)據(jù)進(jìn)行保存的數(shù)據(jù)存儲(chǔ)器，上述單元陣列輸入在上述數(shù)據(jù)存儲(chǔ)器中保存的數(shù)據(jù)。
11.一種半導(dǎo)體集成電路，具備將包含第1基本單元、第2基本單元及第3基本單元的多個(gè)基本單元布置成陣列狀的單元陣列，其特征在于，上述多個(gè)基本單元分別具有第1數(shù)據(jù)路徑和第2數(shù)據(jù)路徑；上述第2基本單元被布置在上述第1基本單元和上述第3基本單元之間；上述第1數(shù)據(jù)路徑包含運(yùn)算電路，上述運(yùn)算電路輸出對(duì)所輸入的數(shù)據(jù)進(jìn)行了規(guī)定的運(yùn)算的運(yùn)算結(jié)果數(shù)據(jù)；上述第2數(shù)據(jù)路徑輸出所輸入的數(shù)據(jù)；上述半導(dǎo)體集成電路在上述第1基本單元中運(yùn)算所輸入的數(shù)據(jù)，用其運(yùn)算結(jié)果數(shù)據(jù)在上述第3基本單元中進(jìn)行運(yùn)算的情況下，將上述第1基本單元輸出的上述運(yùn)算結(jié)果數(shù)據(jù)經(jīng)上述第2基本單元傳遞到上述第3基本單元；上述多個(gè)基本單元中分別包含的上述第1數(shù)據(jù)路徑和上述第2數(shù)據(jù)路徑能夠并行工作。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路在將上述第1基本單元輸出的上述運(yùn)算結(jié)果數(shù)據(jù)經(jīng)上述第2基本單元傳遞到上述第3基本單元的情況下，上述運(yùn)算結(jié)果數(shù)據(jù)在上述第2基本單元中至少保持1個(gè)時(shí)鐘周期。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路，其特征在于，上述多個(gè)基本單元分別在用輸入的數(shù)據(jù)進(jìn)行運(yùn)算的情況下，在1個(gè)時(shí)鐘周期內(nèi)輸出運(yùn)算結(jié)果數(shù)據(jù)。
14.如權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于，上述第1數(shù)據(jù)路徑還具有用于將上述運(yùn)算結(jié)果數(shù)據(jù)保持1個(gè)時(shí)鐘周期的第1數(shù)據(jù)保持電路；上述第2數(shù)據(jù)路徑還具有用于將所輸入的數(shù)據(jù)保持1個(gè)時(shí)鐘周期的第2數(shù)據(jù)保持電路。
15.如權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于，上述第1數(shù)據(jù)路徑中包含的運(yùn)算電路能夠進(jìn)行不同種類的運(yùn)算。
16.一種半導(dǎo)體集成電路，具備將多個(gè)基本單元布置成陣列狀的單元陣列，其特征在于，上述多個(gè)基本單元分別具有對(duì)所輸入的數(shù)據(jù)進(jìn)行運(yùn)算處理、輸出其運(yùn)算結(jié)果數(shù)據(jù)的第1數(shù)據(jù)路徑、輸出所輸入的數(shù)據(jù)的第2數(shù)據(jù)路徑；上述多個(gè)基本單元分別不管在經(jīng)上述第1數(shù)據(jù)路徑來輸出的情況下，還是在經(jīng)上述第2數(shù)據(jù)路徑來輸出所輸入的數(shù)據(jù)的情況下，都在輸入數(shù)據(jù)后，經(jīng)過1個(gè)時(shí)鐘周期后輸出上述運(yùn)算結(jié)果數(shù)據(jù)或所輸入的數(shù)據(jù)。
17.如權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于，上述第1數(shù)據(jù)路徑還具有用于保持上述運(yùn)算結(jié)果數(shù)據(jù)的第1數(shù)據(jù)保持電路，上述第2數(shù)據(jù)路徑具有用于保持輸入的數(shù)據(jù)的第2數(shù)據(jù)保持電路，上述第1數(shù)據(jù)保持電路及上述第2數(shù)據(jù)保持電路在向上述多個(gè)基本單元中對(duì)應(yīng)的基本單元輸入了數(shù)據(jù)后，經(jīng)過1個(gè)時(shí)鐘周期后輸出保持的數(shù)據(jù)。
18.如權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于，上述第1數(shù)據(jù)路徑具有運(yùn)算電路；上述運(yùn)算電路能夠進(jìn)行不同種類的運(yùn)算。
19.如權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于，上述運(yùn)算電路包含第1運(yùn)算電路和進(jìn)行與上述第1運(yùn)算電路不同的運(yùn)算的第2運(yùn)算電路，通過切換上述第1運(yùn)算電路和上述第2運(yùn)算電路來進(jìn)行不同種類的運(yùn)算。
20.如權(quán)利要求19所述的半導(dǎo)體集成電路，其特征在于，上述多個(gè)基本單元分別還具有用于保持信息的存儲(chǔ)器，該信息用于設(shè)定上述運(yùn)算電路進(jìn)行的運(yùn)算的種類。
21.一種半導(dǎo)體集成電路，其特征在于，具備輸入開關(guān)，被連接在多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)上；輸出開關(guān)，被連接在多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)上；第1數(shù)據(jù)路徑，在上述輸入開關(guān)和上述輸出開關(guān)之間具有運(yùn)算器及第1數(shù)據(jù)保持電路；第2數(shù)據(jù)路徑，在上述輸入開關(guān)和上述輸出開關(guān)之間具有第2數(shù)據(jù)保持電路；以及第3數(shù)據(jù)路徑，在上述輸入開關(guān)和上述輸出開關(guān)之間不具有保持電路；上述第1數(shù)據(jù)保持電路保存上述運(yùn)算器的運(yùn)算結(jié)果數(shù)據(jù)，上述第2數(shù)據(jù)保持電路保持輸入到上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)中某一個(gè)節(jié)點(diǎn)的數(shù)據(jù)；上述第3數(shù)據(jù)路徑傳送輸入到上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)中某一個(gè)節(jié)點(diǎn)的數(shù)據(jù)。
22.如權(quán)利要求21所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路還具備將多個(gè)基本單元布置成陣列狀的單元陣列；上述多個(gè)基本單元分別包含上述輸入開關(guān)、上述輸出開關(guān)、上述第1數(shù)據(jù)路徑、上述第2數(shù)據(jù)路徑、及上述第3數(shù)據(jù)路徑。
全文摘要
本發(fā)明涉及半導(dǎo)體集成電路，提供一種基本單元，在可動(dòng)態(tài)變更配置信息的LSI中，能夠不依賴于配置信息而使工作頻率恒定，而且能夠有效利用單元內(nèi)的運(yùn)算器。具備輸入開關(guān)(ISW)，被連接在多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)上；輸出開關(guān)(OSW)，被連接在多個(gè)數(shù)據(jù)輸出節(jié)點(diǎn)上；第1數(shù)據(jù)路徑，在輸入開關(guān)(ISW)和輸出開關(guān)(OSW)之間具有運(yùn)算器(ALU)及運(yùn)算結(jié)果所用的觸發(fā)器(CFF0)；以及第2數(shù)據(jù)路徑，在輸入開關(guān)和上述輸出開關(guān)之間具有布線觸發(fā)器；運(yùn)算結(jié)果所用的觸發(fā)器(CFF)保存運(yùn)算器(ALU)的運(yùn)算結(jié)果數(shù)據(jù)，布線觸發(fā)器保持輸入到上述多個(gè)數(shù)據(jù)輸入節(jié)點(diǎn)中某一個(gè)節(jié)點(diǎn)的數(shù)據(jù)。
文檔編號(hào)G06F15/80GK1578147SQ20041006352
公開日2005年2月9日 申請(qǐng)日期2004年7月9日 優(yōu)先權(quán)日2003年7月9日
發(fā)明者田中博志, 秋田庸平, 本村哲朗, 荒川文男, 津野田賢伸 申請(qǐng)人:株式會(huì)社日立制作所