專利名稱：進(jìn)位存儲(chǔ)加法器及其系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及進(jìn)位存儲(chǔ)加法器領(lǐng)域，并且，尤其涉及在當(dāng)前級(jí)(stage)、而不在前一級(jí)中計(jì)算到較高階全加器(higher order full adder)的輸入位的進(jìn)位存儲(chǔ)加法器。
背景技術(shù)：
經(jīng)常在高速乘法器中使用進(jìn)位存儲(chǔ)加法器，其中，它們通常能夠比“進(jìn)位傳送”或“并行進(jìn)位”加法器更為快速的運(yùn)行。進(jìn)位存儲(chǔ)加法器與其它類型的加法器區(qū)別在于下述事實(shí)不立即組合或合并由每個(gè)加法產(chǎn)生的“進(jìn)位”和半總和(half-sum)位(為了方便，以下簡單稱作“總和位”)，而是為了在下一個(gè)將由下一個(gè)級(jí)聯(lián)的進(jìn)位存儲(chǔ)加法器執(zhí)行的加法中的后續(xù)使用，將其彼此各自保存。
由于進(jìn)位存儲(chǔ)加法器不完整地執(zhí)行組合進(jìn)位的相對(duì)耗時(shí)的過程，而是推遲此任務(wù)，直到乘法運(yùn)算的最終循環(huán)，因此，它們比并行進(jìn)位加法器快，其中該組合進(jìn)位具有在乘法處理中連續(xù)加法之間的總和位。
典型說來，進(jìn)位存儲(chǔ)加法器具有多個(gè)輸入，例如，三個(gè)輸入，配置所述輸入以接收多個(gè)數(shù)字，如三個(gè)數(shù)字，進(jìn)行相加，進(jìn)位存儲(chǔ)加法器還具有兩個(gè)輸出，命名為“總和”和“進(jìn)位”。圖1顯示了這樣的進(jìn)位存儲(chǔ)加法器的例子。圖1顯示了所謂的多級(jí)“4至2”進(jìn)位存儲(chǔ)加法器100，其包括級(jí)聯(lián)在一起的多個(gè)進(jìn)位存儲(chǔ)加法器101A-B?？山?jīng)常將進(jìn)位存儲(chǔ)加法器級(jí)聯(lián)在一起，其中，每個(gè)級(jí)聯(lián)的進(jìn)位存儲(chǔ)加法器可被稱為級(jí)(stage)或單元(cell)。
參照?qǐng)D1，如上所述，多級(jí)4至2進(jìn)位存儲(chǔ)加法器100可包括4至2進(jìn)位存儲(chǔ)加法器101A、101B?？蓪?至2進(jìn)位存儲(chǔ)加法器101A、101B總稱為、或單獨(dú)稱為4至2進(jìn)位存儲(chǔ)加法器101，或分別稱為4至2進(jìn)位存儲(chǔ)加法器101。4至2進(jìn)位存儲(chǔ)加法器101A、101B可分別包括全加器102A-B、102C-D，其中，每個(gè)所述全加器接收三個(gè)輸入，并輸出進(jìn)位以及總和位?？蓪⑷悠?02A-D總稱、或單獨(dú)稱為全加器102，或分別稱為全加器102?？蓪⑷悠?02A、104C稱為低階全加器或進(jìn)位存儲(chǔ)加法器?？蓪⑷悠?02B、102D稱為高階全加器或進(jìn)位存儲(chǔ)加法器。
參照?qǐng)D1，4至2進(jìn)位存儲(chǔ)加法器101A的全加器102A可接收三個(gè)輸入，其命名為A、B、以及C。全加器102A可輸出進(jìn)位和總和位，其命名為C’out以及Sum’?？蓪⑤敵鯯um’輸入到下面的4至2進(jìn)位存儲(chǔ)加法器101A的全加器102、全加器102B。全加器102B也可接收命名為D和C’in的輸入。可將進(jìn)位C’in稱為由前一級(jí)或單元(下一個(gè)低階位)中的進(jìn)位存儲(chǔ)加法器101B(低階全加器102C)生成的輸出位Cout。全加器102B可輸出進(jìn)位和總和位，分別稱為C”out和Sum”。
可與4至2進(jìn)位存儲(chǔ)加法器101A類似地配置4至2進(jìn)位存儲(chǔ)加法器101B。全加器102C可接收輸入A’、B’和C’，并輸出輸出Cout以及Sum。可將輸出Sum輸出到全加器102D。全加器102D也可接收輸入D’和Cin，其中，Cin是指前一級(jí)或單元(下一個(gè)低階位)中的4至2進(jìn)位存儲(chǔ)加法器產(chǎn)生的輸出位(下一個(gè)低階全加器)。全加器102D也可輸出進(jìn)位和總和位，命名為C””out和Sum””。
如圖1所示，從位于前一級(jí)的4至2進(jìn)位存儲(chǔ)加法器101B的全加器102C生成到全加器102B的輸入C”in。由于從前一級(jí)生成信號(hào)C”in，其花費(fèi)時(shí)間來傳播到當(dāng)前級(jí)并輸入到4至2進(jìn)位存儲(chǔ)加法器101A的全加器102B。由于從之前級(jí)生成的信號(hào)(如信號(hào)C’in)的傳播延遲，進(jìn)位存儲(chǔ)加法器生成的輸出，如全加器102B，被延遲。
因此，本技術(shù)領(lǐng)域中需要減小輸入到高階進(jìn)位存儲(chǔ)加法器的輸入位的延遲，由此減小輸出總和以及進(jìn)位的延遲，并提高進(jìn)位存儲(chǔ)加法器的性能。

發(fā)明內(nèi)容
通過在當(dāng)前級(jí)中、而不是前一級(jí)中計(jì)算到4至2進(jìn)位存儲(chǔ)加法器中的高階全加器的輸入位，至少可在一些實(shí)施例中部分解決上面列出的問題。通過在當(dāng)前級(jí)、而不是前一級(jí)生成輸入位，減小了輸入到高階全加器的輸入位的延遲。通過減小輸入到高階全加器的輸入位的延遲，減小了高階全加器輸出總和以及進(jìn)位的延遲，并由此改善了進(jìn)位存儲(chǔ)加法器的性能。
在本發(fā)明的一個(gè)實(shí)施例中，進(jìn)位存儲(chǔ)加法器包括第一全加器和耦接到第一全加器的第二全加器。進(jìn)位存儲(chǔ)加法器還包括耦接到第二全加器的邏輯單元，其中配置邏輯單元以從位于前一個(gè)單元的進(jìn)位存儲(chǔ)加法器計(jì)算進(jìn)位。
上面已經(jīng)敘述了本發(fā)明的一個(gè)或更多實(shí)施例的相當(dāng)通常的特點(diǎn)和技術(shù)優(yōu)勢(shì)，以使得接下來的本發(fā)明的詳細(xì)描述可被更好的理解。將在下面描述本發(fā)明的補(bǔ)充特征和優(yōu)點(diǎn)，其可形成本發(fā)明的權(quán)利要求的主題。


當(dāng)結(jié)合附圖來考慮下面的詳細(xì)描述時(shí)，可獲得對(duì)本發(fā)明的更好理解，附圖中圖1顯示了多級(jí)4至2進(jìn)位存儲(chǔ)加法器；圖2顯示了根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)；圖3顯示了所述系統(tǒng)的處理器的根據(jù)本發(fā)明的實(shí)施例；以及圖4顯示了根據(jù)本發(fā)明的實(shí)施例的多級(jí)4至2進(jìn)位存儲(chǔ)加法器。
具體實(shí)施例方式
本發(fā)明包括4至2進(jìn)位存儲(chǔ)加法器，配置其以輸出總和以及進(jìn)位(carrybits)。在本發(fā)明的一個(gè)實(shí)施例中，4至2進(jìn)位存儲(chǔ)加法器可包括耦接到高階(higher order)全加器的低階(lower order)全加器。進(jìn)位存儲(chǔ)加法器還可包括耦接到高階全加器的邏輯單元，其中，配置該邏輯單元以生成進(jìn)位，該進(jìn)位將要輸入到高階全加器，該進(jìn)位通常將從位于前一級(jí)的進(jìn)位存儲(chǔ)加法器生成。通過在當(dāng)前級(jí)、而不在前一級(jí)生成此進(jìn)位(輸入位)，減小了輸入到高階全加器的輸入位的延遲。通過減小正在輸入到高階全加器的輸入位的延遲，減小了高階全加器輸出總和以及進(jìn)位的延遲，并由此改善了進(jìn)位存儲(chǔ)加法器的性能。
盡管通過參照用于處理器的執(zhí)行單元中的4至2進(jìn)位存儲(chǔ)加法器來描述本發(fā)明，應(yīng)當(dāng)注意，不管進(jìn)位存儲(chǔ)加法器是否用于執(zhí)行單元，均可將本發(fā)明的原理應(yīng)用到任意類型的用于加法的進(jìn)位存儲(chǔ)加法器。還應(yīng)當(dāng)注意，將本發(fā)明的原理應(yīng)用到這樣的進(jìn)位存儲(chǔ)加法器的實(shí)施例將落入本發(fā)明的范圍。
在下面的描述中，將敘述很多特定的細(xì)節(jié)，以提供對(duì)本發(fā)明的完全理解。然而，對(duì)于本領(lǐng)域的技術(shù)人員來說，顯然，本發(fā)明可不通過這樣的特定細(xì)節(jié)來實(shí)現(xiàn)。在其它實(shí)例中，以方框圖的形式示出了眾所周知的電路，以避免不必要的細(xì)節(jié)使本發(fā)明變得晦澀。對(duì)于大多數(shù)部分來說，由于對(duì)于獲得對(duì)本發(fā)明完整的理解來說，這樣的細(xì)節(jié)不必要，并且在相關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員的技能之內(nèi)，所以，忽略了顧及細(xì)節(jié)的定時(shí)考慮以及類似考慮。
圖2-系統(tǒng)圖2顯示了系統(tǒng)200的典型的硬件配置，其中，系統(tǒng)200表示用于實(shí)現(xiàn)本發(fā)明的硬件環(huán)境。系統(tǒng)200可具有處理器210，其通過系統(tǒng)總線212耦接到各種其它組件。與圖3相關(guān)聯(lián)，下面還提供了處理器210的更詳細(xì)的描述。操作系統(tǒng)240可在處理器210上運(yùn)行，并提供對(duì)圖2的各種組件的控制和協(xié)調(diào)功能。根據(jù)本發(fā)明的原理的應(yīng)用程序250可結(jié)合操作系統(tǒng)240運(yùn)行，并提供到操作系統(tǒng)240的調(diào)用，其中，這些調(diào)用實(shí)現(xiàn)了將要由應(yīng)用程序250執(zhí)行的各種功能或服務(wù)。只讀存儲(chǔ)器(ROM)216可耦接到系統(tǒng)總線212，并包括基本輸入/輸出系統(tǒng)(“BIOS”)，其控制系統(tǒng)200的某些基本功能。隨機(jī)訪問存儲(chǔ)器(RAM)214和磁盤適配器218也可被耦接到系統(tǒng)總線212。應(yīng)該注意，可將包括操作系統(tǒng)240和應(yīng)用程序250的軟件組件加載到RAM 214，其中，RAM214可為系統(tǒng)200的用于運(yùn)行的主存儲(chǔ)器。盤適配器218可為集成驅(qū)動(dòng)電路(“IDE”)適配器，其與磁盤單元220通信，如磁盤驅(qū)動(dòng)器。
參照?qǐng)D2，系統(tǒng)200還可包括耦接到總線212的通信適配器234。通信適配器234可使系統(tǒng)200能夠與其它裝置通過網(wǎng)絡(luò)通信。還可將I/O裝置通過用戶接口適配器222以及顯示適配器236連接到系統(tǒng)總線212。鍵盤224和鼠標(biāo)226均可通過用戶接口適配器222互連到總線212?？蓪⑹录?shù)據(jù)通過任意這些設(shè)備輸入到系統(tǒng)200?？赏ㄟ^顯示適配器236將顯示器238連接到系統(tǒng)總線212。這樣，用戶能夠通過鍵盤224和鼠標(biāo)226向系統(tǒng)200輸入，以及通過顯示器238從系統(tǒng)200接收輸出。
圖3-處理器圖3顯示了處理器210(圖2)的本發(fā)明的實(shí)施例。參照?qǐng)D3，處理器210可包括指令提取(fetch)單元301，其包括耦接到指令緩沖存儲(chǔ)器303的指令提取地址寄存器(IFAR)302。處理器210還可包括耦接到指令提取單元301的指令解碼單元304。處理器201還可包括執(zhí)行單元加載/存儲(chǔ)單元305、定點(diǎn)單元306以及浮點(diǎn)單元307。應(yīng)當(dāng)注意，處理器210可包括其它和/或額外的單元，為了清楚，沒有描述這些單元。還應(yīng)當(dāng)注意，圖3表示處理器210的實(shí)施例，并且，圖3不局限于任一個(gè)具體實(shí)施例的范圍。
參照?qǐng)D3，可配置IFAR 302以接收每個(gè)新的指令地址，如表示來自程序或編譯器的有效地址，如來自系統(tǒng)200(圖2)中的程序計(jì)數(shù)器(未示出)?？蓮闹噶罹彌_存儲(chǔ)器303訪問對(duì)應(yīng)于所接收的地址的指令?？膳渲弥噶罹彌_存儲(chǔ)器303以存儲(chǔ)指令。
可通過指令解碼單元304從指令緩沖存儲(chǔ)器303取回要解碼的指令。指令解碼單元304可包括指令序列發(fā)生器(未示出)，配置其以將已解碼的指令以由各種算法確定的次序轉(zhuǎn)發(fā)給具體的執(zhí)行單元，如下所述?？蓪⒁呀獯a的指令轉(zhuǎn)發(fā)到執(zhí)行單元加載/存儲(chǔ)單元305、定點(diǎn)單元306以及浮點(diǎn)單元307。每個(gè)執(zhí)行單元可運(yùn)行具體指令類中的一個(gè)或更多指令。例如，定點(diǎn)單元306可對(duì)源操作數(shù)進(jìn)行定點(diǎn)數(shù)學(xué)和邏輯運(yùn)算，如加、減、與、或、和異或。浮點(diǎn)單元307可對(duì)源操作數(shù)進(jìn)行浮點(diǎn)運(yùn)算，如浮點(diǎn)乘、除?？墒褂?至2進(jìn)位存儲(chǔ)加法器，在定點(diǎn)單元306及浮點(diǎn)單元307中完成加法和乘法處理中的相加。下面將結(jié)合圖4來討論這些4至2進(jìn)位存儲(chǔ)加法器?？膳渲眉虞d/存儲(chǔ)單元305，以響應(yīng)于加載指令而從數(shù)據(jù)緩沖存儲(chǔ)器(未示出)或系統(tǒng)存儲(chǔ)器(未示出)輸入信息。此外，可配置加載/存儲(chǔ)單元305，以響應(yīng)于存儲(chǔ)指令而將信息輸出到數(shù)據(jù)緩沖存儲(chǔ)器(未示出)或系統(tǒng)存儲(chǔ)器(未示出)。
如在背景信息部分中所述，如圖1所示，從下一個(gè)低位的4至2進(jìn)位存儲(chǔ)加法器101B生成到全加器102B的輸入C’in。由于從低階位生成信號(hào)C’in，其花費(fèi)時(shí)間來傳播到當(dāng)前級(jí)并輸入到全加器102B。由于從其它位的位置生成的信號(hào)的傳播延遲，如信號(hào)C’in，進(jìn)位存儲(chǔ)加法器生成的輸出，如全加器102B，被延遲。因此，本技術(shù)領(lǐng)域需要減小輸入到高階全加器的輸入位的延遲，由此減小輸出總和以及進(jìn)位的延遲，并改善進(jìn)位存儲(chǔ)加法器的性能。以下將結(jié)合圖4討論減小輸入到高階全加器的輸入位的延遲的4至2進(jìn)位存儲(chǔ)加法器。
圖4-多級(jí)進(jìn)位存儲(chǔ)加法器圖4顯示了多級(jí)4至2進(jìn)位存儲(chǔ)加法器400的本發(fā)明的實(shí)施例，所述多級(jí)4至2進(jìn)位存儲(chǔ)加法器400通過在高階全加器中、而不是在下一個(gè)低階全加器中計(jì)算輸入到該高階全加器的輸入位，減小了輸入到該高階全加器的輸入位的延遲。如上所述，可以定點(diǎn)單元306中或浮點(diǎn)單元307來實(shí)現(xiàn)多級(jí)4至2進(jìn)位存儲(chǔ)加法器400。應(yīng)當(dāng)注意，可以任意執(zhí)行單元來實(shí)現(xiàn)多級(jí)4至2進(jìn)位存儲(chǔ)加法器400，以執(zhí)行加法和乘法處理中的加法。還應(yīng)當(dāng)注意，與這樣的執(zhí)行單元相結(jié)合的實(shí)施例將落入本發(fā)明的范圍。
參照?qǐng)D4，多級(jí)4至2進(jìn)位存儲(chǔ)加法器400可包括4至2進(jìn)位存儲(chǔ)加法器401A-B。4至2進(jìn)位存儲(chǔ)加法器401A-B可總稱或單獨(dú)稱為4至2進(jìn)位存儲(chǔ)加法器401，或分別稱為4至2進(jìn)位存儲(chǔ)加法器401。
4至2進(jìn)位存儲(chǔ)加法器401A可包括全加器402A-B，其中的每個(gè)接收三個(gè)輸入，并輸出進(jìn)位以及總和位。類似的，4至2進(jìn)位存儲(chǔ)加法器401B可包括全加器402C-D，其中的每個(gè)接收三個(gè)輸入，并輸出進(jìn)位以及總和。全加器402A-D可總稱或單獨(dú)稱為全加器402，或分別稱為全加器402。全加器402A、402C可稱為低階全加器。全加器402B、402D可稱為高階全加器。
4至2進(jìn)位存儲(chǔ)加法器401A-B還可分別包括進(jìn)位邏輯單元403A、403B，配置其以生成輸入位，其與從下一個(gè)低階位的位置生成的輸出位相等。例如，表示為C’in的輸入位等于從下一個(gè)低階位的位置生成的輸出位，其在圖4中表示為Cout。由于在當(dāng)前位的位置生成此輸入位，所以減小了輸入到高階全加器402B的輸入位的延遲。通過減小輸入到高階全加器402B的輸入位的延遲，減小了全加器402B輸出總和以及進(jìn)位的延遲，并由此改善了進(jìn)位存儲(chǔ)加法器的性能。
參照?qǐng)D4，4至2進(jìn)位存儲(chǔ)加法器401A的低階全加器402A可接收三個(gè)輸入，其命名為A、B以及C。將這些輸入輸入到4至2進(jìn)位存儲(chǔ)加法器401A。低階全加器402A可輸出進(jìn)位和總和位，其命名為C’out和Sum’。在一個(gè)實(shí)施例中，低階全加器402A可通過對(duì)輸入A、B以及C執(zhí)行下面公式顯示的多數(shù)函數(shù)(majority function)而輸出進(jìn)位C’out。
C′out＝AB+AC+BC(EQ1)其中，多數(shù)函數(shù)輸出至少兩個(gè)輸入信號(hào)持有的值。應(yīng)當(dāng)注意，這里使用的符號(hào)“+”表示邏輯加法運(yùn)算。還應(yīng)當(dāng)注意，這暗示了彼此相鄰列出的輸入之間執(zhí)行邏輯乘法運(yùn)算，例如，AB等于A*B，其中，在這里使用的符號(hào)*表示邏輯乘法運(yùn)算。例如，如果輸入A和B具有邏輯值1，并且輸入C具有邏輯值0，那么多數(shù)函數(shù)輸出邏輯值1。
在一個(gè)實(shí)施例中，低階全加器402A可通過對(duì)輸入A、B以及C執(zhí)行下面公式顯示的求和函數(shù)而輸出總和位Sum’。
Sum′＝AβC (EQ2)其中，求和函數(shù)可對(duì)每個(gè)輸入執(zhí)行異或函數(shù)，如由所表示的。
如上面所討論的，進(jìn)位邏輯單元403A可通過對(duì)到下一個(gè)低階位的輸入(由A’、B’以及C’表示)執(zhí)行多數(shù)函數(shù)來輸出輸入位C’in。也就是說，輸入到位于前一級(jí)的進(jìn)位存儲(chǔ)加法器401B的低階全加器402C的、來自前一級(jí)的輸入，由A’、B’以及C’表示，也被輸入到進(jìn)位邏輯單元403A。隨后，進(jìn)位邏輯單元403A可對(duì)輸入A’、B’以及C’執(zhí)行下面公式顯示的多數(shù)函數(shù)C′m＝A′β′+A′C′+B′C′(EQ3)其中，多數(shù)函數(shù)輸出至少兩個(gè)輸入信號(hào)所持有的值。例如，如果輸入A’和B’具有邏輯值0，并且輸入C’具有邏輯值1，那么，多數(shù)函數(shù)輸出邏輯值0。
參照?qǐng)D4，高階全加器402B可接收三個(gè)輸入，命名為Sum’、Cin’以及D。輸入D是到4至2進(jìn)位存儲(chǔ)加法器401A的另一個(gè)輸入。高階全加器402B可輸出進(jìn)位和總和位，命名為C”out和Sum”。在一個(gè)實(shí)施例中，高階全加器402B可通過對(duì)輸入Sum’、Cin’以及D執(zhí)行多數(shù)函數(shù)來輸出進(jìn)位C”out，如下面的公式所示C″out＝(A′B′D+A′C′D+B′C′D)+((A′B′(AβC))+(A′C′(AβC))+(B ′C′(ABC))+((AβC)D)(EQ4)其中，(EQ4)可簡化為如下等式C″out＝C′inD+C′inSum′+Sum′D (EQ5)如上所述，多數(shù)函數(shù)輸出至少兩個(gè)輸入信號(hào)所持有的值。例如，如果輸入Sum’和C’in具有邏輯值1，并且輸入D具有邏輯值0，那么，多數(shù)函數(shù)輸出邏輯值1。
在一個(gè)實(shí)施例中，4至2進(jìn)位存儲(chǔ)加法器401A的高階全加器402B可通過對(duì)輸入Sum’、Cin’以及D執(zhí)行下面公式顯示的求和函數(shù)來輸出總和位，命名為Sum”。
Sum″＝Sum′C′inD(EQ6)其中，求和函數(shù)可對(duì)每個(gè)輸入執(zhí)行異或函數(shù)，如由所表示的。
因此，通過使進(jìn)位邏輯單元403A在當(dāng)前級(jí)、而不是前一級(jí)中生成輸入位C’in，減小了輸入到高階全加器402B的輸入位的延遲。通過減小輸入到高階全加器402B的輸入位的延遲，分別減小了全加器402B輸出總和以及進(jìn)位Sum”和C”in的延遲，并由此改善了進(jìn)位存儲(chǔ)加法器的性能。
與4至2進(jìn)位存儲(chǔ)加法器401A類似地配置4至2進(jìn)位存儲(chǔ)加法器401B。分別與全加器402A、402B類似地配置全加器402C、402D。全加器402C可接收輸入A’、B’以及C’，并使用EQ1輸出進(jìn)位，命名為Cout，以及使用EQ2輸出總和位，命名為Sum。與進(jìn)位邏輯單元403A類似地配置進(jìn)位邏輯單元403B。進(jìn)位邏輯單元403B可接收輸入A”、B”以及C”，其為相同的輸入，并輸入到位于前一級(jí)的4至2進(jìn)位存儲(chǔ)加法器(未示出)中的低階全加器。隨后，進(jìn)位邏輯單元403A可使用EQ3對(duì)輸入A”、B”以及C”執(zhí)行多數(shù)函數(shù)，以輸出進(jìn)位，命名為C”in。全加器402D可接收Sum”、Cin”以及D”，其中，將輸入D”輸入到4至2進(jìn)位存儲(chǔ)加法器401B。全加器402D可使用EQ5輸出進(jìn)位，命名為C””out，以及使用EQ6輸出總和位，命名為Sum””。
盡管與幾個(gè)實(shí)施例相結(jié)合描述了系統(tǒng)和進(jìn)位存儲(chǔ)加法器，然而，不試圖將其限制為這里敘述的具體形式，相反，試圖覆蓋這樣的替換、修改和等價(jià)，可合理地被包含在所附的權(quán)利要求所定義的本發(fā)明精神和范圍內(nèi)。應(yīng)當(dāng)注意，標(biāo)題僅用于組織目的，并不意味著限制權(quán)利要求或說明書的范圍。
權(quán)利要求
1.一種進(jìn)位存儲(chǔ)加法器，包括第一全加器；耦接到所述第一全加器的第二全加器；以及耦接到所述第二全加器的邏輯單元，其特征在于，配置所述邏輯單元以計(jì)算進(jìn)位，其使用來自位于前一級(jí)的進(jìn)位存儲(chǔ)加法器的輸入。
2.如權(quán)利要求1所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述邏輯單元從位于所述前一級(jí)的所述進(jìn)位存儲(chǔ)加法器接收第一多個(gè)輸入。
3.如權(quán)利要求2所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述邏輯單元執(zhí)行所述第一多個(gè)輸入的多數(shù)函數(shù)。
4.如權(quán)利要求3所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述第一多個(gè)輸入包括輸入A’、B’以及C’，其中所述第一多個(gè)輸入的所述多數(shù)函數(shù)等于等式A′B′+A′C′+B′C′
5.如權(quán)利要求3所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述第一全加器接收進(jìn)位存儲(chǔ)加法器的第二多個(gè)輸入，其中所述第一全加器執(zhí)行所述第二多個(gè)輸入的多數(shù)函數(shù)。
6.如權(quán)利要求5所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述第二多個(gè)輸入包括輸入A、B以及C，其中所述第二多個(gè)輸入的所述求和函數(shù)等于等式ABC
7.如權(quán)利要求5所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述第二全加器接收第三多個(gè)輸入，其中所述第三多個(gè)輸入包括所述第一全加器的輸出、所述邏輯單元的輸出以及進(jìn)位存儲(chǔ)加法器的輸入。
8.如權(quán)利要求7所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述第二全加器執(zhí)行所述第三多個(gè)輸入的求和函數(shù)。
9.如權(quán)利要求8所述的進(jìn)位存儲(chǔ)加法器，其特征在于，所述第三多個(gè)輸入的所述求和函數(shù)等于等式所述第一全加器的所述輸出所述邏輯單元的所述輸出D其中所述第一全加器的所述輸出等于A′B′+A′C′+B′C′，其中所述第一多個(gè)輸入包括輸入A’、B’以及C’；其中所述邏輯單元的所述輸出等于ABC，其中所述第二多個(gè)輸入包括輸入A、B以及C，以及其中D等于所述第三多個(gè)輸入的所述輸入。
10.一種系統(tǒng)，包括存儲(chǔ)單元；耦接到所述存儲(chǔ)單元的處理器，其特征在于，所述處理器包括指令單元；耦接到所述指令單元的執(zhí)行單元，其中，配置所述指令單元以發(fā)送指令到所述執(zhí)行單元，其中，配置所述執(zhí)行單元以執(zhí)行所述發(fā)送的指令，其中，所述執(zhí)行單元包括進(jìn)位存儲(chǔ)加法器，其中所述進(jìn)位存儲(chǔ)加法器包括第一全加器；耦接到所述第一全加器的第二全加器；以及耦接到所述第二全加器的邏輯單元，其中，配置所述邏輯單元以計(jì)算進(jìn)位，其使用來自位于前一級(jí)的進(jìn)位存儲(chǔ)加法器的輸入。
11.如權(quán)利要求10所述的系統(tǒng)，其特征在于，所述邏輯單元從位于所述前一級(jí)的所述進(jìn)位存儲(chǔ)加法器接收第一多個(gè)輸入。
12.如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述邏輯單元執(zhí)行所述第一多個(gè)輸入的多數(shù)函數(shù)。
13.如權(quán)利要求12所述的系統(tǒng)，其特征在于，所述第一多個(gè)輸入包括輸入A’、B’以及C’，其中，所述第一多個(gè)輸入的所述多數(shù)函數(shù)等于等式A′B′+A′C′+B′C′
14.如權(quán)利要求12所述的系統(tǒng)，其特征在于，所述第一全加器接收進(jìn)位存儲(chǔ)加法器的第二多個(gè)輸入，其中，所述第一全加器執(zhí)行所述第二多個(gè)輸入的求和函數(shù)。
15.如權(quán)利要求14所述的系統(tǒng)，其特征在于，所述第二多個(gè)輸入包括輸入A、B以及C，其中，所述第二多個(gè)輸入的所述求和函數(shù)等于等式ABC
16.如權(quán)利要求14所述的系統(tǒng)，其特征在于，所述第二全加器接收第三多個(gè)輸入，其中，所述第三多個(gè)輸入包括所述第一全加器的輸出、所述邏輯單元的輸出以及進(jìn)位存儲(chǔ)加法器的輸入。
17.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述第二全加器執(zhí)行所述第三多個(gè)輸入的求和函數(shù)。
18.如權(quán)利要求17所述的系統(tǒng)，其特征在于，所述第三多個(gè)輸入的所述求和函數(shù)等于等式所述第一全加器的所述輸出所述邏輯單元的所述輸出D其中，所述第一全加器的所述輸出等于A′B′+A′C′+B′C′，其中，所述第一多個(gè)輸入包括輸入A’、B’以及C’；其中，所述邏輯單元的所述輸出等于ABC，其中，所述第二多個(gè)輸入包括輸入A、B以及C，以及其中，D等于所述第三多個(gè)輸入的所述輸入。
19.如權(quán)利要求10所述的系統(tǒng)，其特征在于，所述執(zhí)行單元為浮點(diǎn)單元。
全文摘要
一種4至2進(jìn)位存儲(chǔ)加法器，能減少輸出總和以及進(jìn)位的延遲。4至2進(jìn)位存儲(chǔ)加法器可包括耦接到高階全加器的低階全加器。進(jìn)位存儲(chǔ)加法器還可包括耦接到高階全加器的邏輯單元，其中配置邏輯單元以生成將輸入到高階全加器的進(jìn)位，該進(jìn)位通常從位于前一級(jí)的進(jìn)位存儲(chǔ)加法器生成。通過在當(dāng)前級(jí)、而不是前一級(jí)中生成進(jìn)位(輸入位)，減小了輸入到高階全加器的輸入位的延遲，并由此減小了高階全加器輸出總和以及進(jìn)位的延遲。
文檔編號(hào)G06F7/50GK1614553SQ20041006442
公開日2005年5月11日 申請(qǐng)日期2004年8月24日 優(yōu)先權(quán)日2003年11月6日
發(fā)明者拉姆揚(yáng)舒·達(dá)塔, 亨格·C·恩戈, 羅伯特·K·蒙托伊, 錢德勒·麥克道爾, 詹特·B·庫昂, 溫迪·A·貝盧奧米尼 申請(qǐng)人:國際商業(yè)機(jī)器公司