專(zhuān)利名稱(chēng)：用于降低地址存取時(shí)間的半導(dǎo)體存儲(chǔ)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)設(shè)備，尤其一種用于降低半導(dǎo)體存儲(chǔ)設(shè)備的地址存取時(shí)間tAA的設(shè)備。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)設(shè)備已演進(jìn)以改良其操作速率并提高其集成度。特別是為了提高其操作速率，出現(xiàn)了一種可根據(jù)與外部時(shí)鐘信號(hào)同步的方式操作的同步半導(dǎo)體存儲(chǔ)設(shè)備(以下稱(chēng)作SYNCHMEMORY)作為某一類(lèi)的半導(dǎo)體存儲(chǔ)設(shè)備。
首先，開(kāi)發(fā)一種單倍數(shù)據(jù)速率SYNCHMEMORY(以下將單倍數(shù)據(jù)速率稱(chēng)作SDR)，以便于某一外部時(shí)鐘信號(hào)周期內(nèi)特別是該外部時(shí)鐘信號(hào)的上升沿上通過(guò)一數(shù)據(jù)接腳輸入或輸出數(shù)據(jù)。
不過(guò)，該SDR SYNCHMEMORY不足以滿足應(yīng)該以高速操作的系統(tǒng)的操作速率。因此，為了于某一外部時(shí)鐘信號(hào)周期內(nèi)處理兩筆數(shù)據(jù)亦即在該外部時(shí)鐘信號(hào)的每一個(gè)上升及下降沿上輸入或輸出每一筆數(shù)據(jù)，建議使用一種雙倍數(shù)據(jù)速率SYNCHMEMORY(以下將雙倍數(shù)據(jù)速率稱(chēng)作DDR)。
亦即，在DDR SYNCHMEMORY的每一個(gè)數(shù)據(jù)接腳上，在該外部時(shí)鐘信號(hào)的每一個(gè)上升及下降沿上各輸入或輸出兩筆連續(xù)數(shù)據(jù)。結(jié)果，雖然未提高該外部時(shí)鐘信號(hào)，一般指一操作時(shí)鐘信號(hào)的頻率，但是該DDRSYNCHMEMORY的帶寬至少是該SDR SYNCHMEMORY之帶寬的至少是兩倍或更多倍且能依至少兩倍或更多倍的高速率操作。
另一方面，為了穩(wěn)定DDR SYNCHMEMORY的操作，需要一種不存在于習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)的新型結(jié)構(gòu)。例如，存在有列地址選通脈沖(CAS)潛伏期、猝發(fā)脈沖長(zhǎng)度及附加潛伏期等。
該CAS潛伏期指的是在將諸如讀取命令或?qū)懭朊钪?lèi)的指令輸入到半導(dǎo)體存儲(chǔ)設(shè)備上之后直到將用以響應(yīng)該指令的數(shù)據(jù)輸出到外部電路上為止所需要的操作時(shí)鐘信號(hào)周期的數(shù)目。除此之外，該猝發(fā)脈沖長(zhǎng)度指的是可通過(guò)一次數(shù)據(jù)存取操作連續(xù)輸出的數(shù)據(jù)數(shù)目。
特別是，如同只和DDR SYNCHMEMORY有關(guān)的各結(jié)構(gòu)之一，附加潛伏期指的是在激活半導(dǎo)體存儲(chǔ)設(shè)備之后從將諸如讀取命令或?qū)懭朊钪?lèi)的指令輸入到半導(dǎo)體存儲(chǔ)設(shè)備上的時(shí)序起算的tRCD時(shí)序所需要的操作時(shí)鐘信號(hào)周期的數(shù)目。其中，該tRCD時(shí)序指的是RAS到CAS的延遲，亦即從產(chǎn)生行地址選通脈沖(RAS)的時(shí)序到產(chǎn)生列地址選通脈沖(CAS)的時(shí)序的周期。亦即，如同一般用以接收激活命令、讀取/寫(xiě)入命令及預(yù)充電命令的同步存儲(chǔ)設(shè)備，該附加潛伏期與何時(shí)以比預(yù)定時(shí)序更快的時(shí)序接收該讀取/寫(xiě)入命令有關(guān)。
例如，假如該附加潛伏期為2，則可在自將一讀取/寫(xiě)入命令輸入到半導(dǎo)體存儲(chǔ)設(shè)備上時(shí)算起的兩個(gè)操作時(shí)鐘之后執(zhí)行諸如數(shù)據(jù)存取操作之類(lèi)的操作以響應(yīng)該讀取/寫(xiě)入命令。反之，在不具任何附加潛伏期的半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)，則可在自將一讀取/寫(xiě)入命令輸入到半導(dǎo)體存儲(chǔ)設(shè)備上時(shí)算起的tRCD時(shí)序之后執(zhí)行該操作以響應(yīng)該讀取/寫(xiě)入命令。
亦即，在具有附加潛伏期的半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)，可在將一讀取/寫(xiě)入命令輸入到半導(dǎo)體存儲(chǔ)設(shè)備上之后的tRCD時(shí)序之前執(zhí)行該操作以響應(yīng)該讀取/寫(xiě)入命令。
圖1所示為一種習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備的框圖。
如圖所示，該習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備包括一指令譯碼器10、一地址緩沖區(qū)塊20、一地址寄存器21、一行前置譯碼器31、一行譯碼器32、一列主動(dòng)式閉鎖電路11、一列地址控制器41、一列前置譯碼器42、一列譯碼器43、多個(gè)存儲(chǔ)體(bank)bank0到bank3、一前置取出區(qū)塊70以及一數(shù)據(jù)輸出緩沖器80。
指令譯碼器10會(huì)接收諸如激活、讀取或?qū)懭朊钪?lèi)的指令，并輸出一和行地址有關(guān)的行命令信號(hào)Com_Row以及一和列地址有關(guān)的列命令信號(hào)Com_Col。另一方面，地址緩沖區(qū)塊20會(huì)接收由外部部位輸入的地址并緩沖各地址，以將其輸出到地址寄存器21上。然后，由地址寄存器21將地址分割成行地址Add_Row及列地址Add_Col并輸出一BS信號(hào)亦即一存儲(chǔ)體選取信號(hào)以響應(yīng)該地址。
接下來(lái)，行前置譯碼器31會(huì)對(duì)行地址Add_Row進(jìn)行前置譯碼以響應(yīng)該行命令信號(hào)Com_Row，并輸出已前置譯碼的行地址作為行前置譯碼信號(hào)Row_Pre。之后，行譯碼器32會(huì)對(duì)該行前置譯碼信號(hào)Row_Pre進(jìn)行譯碼。
另一方面，列主動(dòng)式閉鎖電路11會(huì)輸出一和讀取或?qū)懭氩僮饔嘘P(guān)的內(nèi)部命令信號(hào)Com_int，以響應(yīng)該列命令信號(hào)Com_Col及附加潛伏期AL。然后，列地址控制器41會(huì)閉鎖列地址Add_Col并對(duì)所閉鎖的列地址進(jìn)行計(jì)數(shù)，以將一內(nèi)部列地址Col_int輸出到該列前置譯碼器42上。下一步，該列前置譯碼器42會(huì)對(duì)該內(nèi)部列地址Col_int進(jìn)行前置譯碼以輸出作為列前置譯碼信號(hào)Col_Pre。之后，列譯碼器43會(huì)對(duì)該列前置譯碼信號(hào)Col_Pre進(jìn)行譯碼并輸出一YI信號(hào)。
多個(gè)存儲(chǔ)體bank0到bank3各包括多個(gè)單位單元以及一感測(cè)放大區(qū)塊，用于感測(cè)并放大每一存儲(chǔ)體的單位單元內(nèi)所儲(chǔ)存的數(shù)據(jù)。前置取出區(qū)塊70用于對(duì)已由該感測(cè)放大區(qū)塊放大的數(shù)據(jù)施行前置取出操作，并由數(shù)據(jù)輸出緩沖器80輸出已由該前置取出區(qū)塊70施行前置取出操作的數(shù)據(jù)。
此外，該半導(dǎo)體存儲(chǔ)設(shè)備還包括一DQS緩沖器90，用于輸出一數(shù)據(jù)選通脈沖信號(hào)DQS；一延遲鎖定回路60，用于輸出一延遲閉鎖信號(hào)；以及一模式寄存器50，用于儲(chǔ)存和半導(dǎo)體存儲(chǔ)設(shè)備的操作有關(guān)的設(shè)定信號(hào)。
其中，只用于DDR SYNCHMEMORY內(nèi)的數(shù)據(jù)選通脈沖信號(hào)DQS會(huì)確定一時(shí)序，以將數(shù)據(jù)輸出緩沖器80緩沖的數(shù)據(jù)輸出到一外部部位上。除此之外，為了使該輸出數(shù)據(jù)與輸入到該DDR SYNCHMEMORY上的外部時(shí)鐘信號(hào)同步，延遲鎖定回路60會(huì)輸出一延遲鎖定的內(nèi)部操作信號(hào)。最后，該模式寄存器50會(huì)儲(chǔ)存諸如猝發(fā)脈沖長(zhǎng)度及附加潛伏期之類(lèi)的情況。
此外，因?yàn)镾YNCHMEMORY內(nèi)的每一個(gè)存儲(chǔ)體都包括有行譯碼器及列譯碼器，雖然圖1中只顯示了一種譯碼器，但是應(yīng)該可根據(jù)所輸入的地址選出行譯碼器及列譯碼器以響應(yīng)所選出的存儲(chǔ)體。因此，地址寄存器21會(huì)將BS信號(hào)輸出到指令譯碼器10上。
除此之外，假如該半導(dǎo)體存儲(chǔ)設(shè)備為DDR SYNCHMEMORY，則列地址控制器41會(huì)接收一列地址并輸出該內(nèi)部列地址Col_int以響應(yīng)該猝發(fā)脈沖長(zhǎng)度及一數(shù)據(jù)輸出模式(×4，×8，×16)例如偶輸出數(shù)據(jù)及奇輸出數(shù)據(jù)。
圖2所示為圖1所示的習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)一些和列地址有關(guān)的區(qū)塊的框圖。
如圖所示，該列前置譯碼器42包括一列前置譯碼區(qū)塊42-1，用于對(duì)該內(nèi)部列地址Col_int進(jìn)行前置譯碼以響應(yīng)內(nèi)部命令信號(hào)Com_int；以及一修護(hù)地址比較器42-2，用于將該內(nèi)部列地址Col_int與已修護(hù)地址作比較以找出該內(nèi)部列地址Col_int是否即為該已修護(hù)地址。
具體地，用以將列前置譯碼信號(hào)Col_Pre輸出到列譯碼器43上的列前置譯碼區(qū)塊42-1包括一正常前置譯碼器，在假如該內(nèi)部列地址Col_int并非該已修護(hù)地址時(shí)用于對(duì)該內(nèi)部列地址Col_int進(jìn)行前置譯碼；以及一修護(hù)前置譯碼器，在假如該內(nèi)部列地址Col_int為該已修護(hù)地址時(shí)用于對(duì)該內(nèi)部列地址Col_int進(jìn)行前置譯碼。
一般而言，該半導(dǎo)體存儲(chǔ)設(shè)備包括多個(gè)備用單位單元以對(duì)抗制程產(chǎn)生的錯(cuò)誤單位單元。然后可于修護(hù)處理期間將錯(cuò)誤的單位單元交換成各備用單位單元。因此，對(duì)這些已修護(hù)的單位單元而言，該修護(hù)前置譯碼器是必需的。
圖3所示為一種圖1所示列地址控制器41的局部電路的電路圖。
如圖所示，列地址控制器41包括作串聯(lián)連接的多個(gè)第一閉鎖電路41_1到41_6。依序?qū)⒁慌c時(shí)鐘信號(hào)CLK_DELAY同步的列地址信號(hào)對(duì)Add_Col和/Add_Col輸入到每一個(gè)第一閉鎖電路41_1到41_6上。通過(guò)四個(gè)傳輸門(mén)T1到T4輸出列地址Add_Col以響應(yīng)該附加潛伏期例如AL0到AL3。其中，將除了未與多個(gè)第一閉鎖電路41_1到41_6連接的第一傳輸門(mén)T1以外的每一個(gè)傳輸門(mén)T2到T4各耦合于兩個(gè)閉鎖電路上。結(jié)果，可通過(guò)以每一個(gè)附加潛伏期AL0到AL3為基礎(chǔ)選擇性地導(dǎo)通每一個(gè)傳輸門(mén)T1到T4，確定該列地址控制器41輸出內(nèi)部列地址Col_int時(shí)的時(shí)序。
例如，假如其附加潛伏期為2則導(dǎo)通了第三傳輸門(mén)T3。此時(shí)，該列地址信號(hào)對(duì)Add_Col和/Add_Col會(huì)因作串聯(lián)連接的四個(gè)第一閉鎖電路41_1到41_4而受到延遲。亦即，因?yàn)樗膫€(gè)串聯(lián)連接的第一閉鎖電路41_1到41_4的延遲數(shù)值等于兩個(gè)時(shí)鐘信號(hào)CLK_DELAY的周期，故該列地址控制器41可在兩個(gè)操作時(shí)鐘周期之后將內(nèi)部列地址Col_int輸出到該列前置譯碼器42上。反之，假如其附加潛伏期為0，則導(dǎo)通了第一傳輸門(mén)T1。結(jié)果，可在沒(méi)有因時(shí)鐘信號(hào)CLK_DELAY產(chǎn)生的延遲下輸出該內(nèi)部列地址Col_int。
圖4所示為一種圖1所示的列主動(dòng)式閉鎖電路11的局部電路的電路圖。其中，該列主動(dòng)式閉鎖電路11用于輸出內(nèi)部命令信號(hào)Com_int，以響應(yīng)諸如讀取命令或?qū)懭朊钪?lèi)的指令。
如圖所示，該列主動(dòng)式閉鎖電路11包括串聯(lián)連接的多個(gè)第二閉鎖電路11_1到11_6。依序?qū)⒂靡皂憫?yīng)諸如讀取命令或?qū)懭朊?例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)之類(lèi)的指令與時(shí)鐘信號(hào)CLK_DELAY同步的第一控制信號(hào)rd輸入到每一個(gè)第二閉鎖電路11_1到11_6上。通過(guò)三個(gè)傳輸門(mén)T6到T8輸出內(nèi)部命令信號(hào)Com_int，以響應(yīng)該附加潛伏期例如AL0到AL3。其中，將每一個(gè)傳輸門(mén)T6到T8各耦合于上兩個(gè)閉鎖電路上。結(jié)果，可通過(guò)以每一個(gè)附加潛伏期AL1到AL3為基礎(chǔ)選擇性地導(dǎo)通每一個(gè)傳輸門(mén)T6到T8，確定該列主動(dòng)式閉鎖電路11輸出內(nèi)部命令信號(hào)Com_int的時(shí)序。此外，假如其附加潛伏期為0則導(dǎo)通第五傳輸門(mén)T5。結(jié)果，可在沒(méi)有因時(shí)鐘信號(hào)周期CLK_DELAY產(chǎn)生的延遲下輸出該內(nèi)部命令信號(hào)Com_int。
如上所述，可通過(guò)組合一讀取命令及寫(xiě)入命令(例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)來(lái)產(chǎn)生第一控制信號(hào)rd，以響應(yīng)輸入到半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)的指令。
圖5所示為圖1所示的習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為0時(shí)施行讀取操作的波形圖。
如圖所示，假設(shè)其CAS潛伏期為5 tCLK，tRCD時(shí)序?yàn)? tCLK，其猝發(fā)脈沖長(zhǎng)度為8且其操作時(shí)鐘周期亦即1 tCLK為3納秒。除此之外，可在該tRCD時(shí)序之后經(jīng)過(guò)5 tCLK時(shí)產(chǎn)生一預(yù)充電命令，且其附加潛伏期為0。
為了達(dá)到半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)的讀取操作，可依序輸入一激活指令A(yù)CT、一讀取命令READ及一預(yù)充電命令PRE。其中，該半導(dǎo)體存儲(chǔ)設(shè)備可通過(guò)該激活命令A(yù)CT接收一行地址以激活一字線。然后，該半導(dǎo)體存儲(chǔ)設(shè)備可感測(cè)并放大對(duì)應(yīng)于該已激活字線的多個(gè)單位單元內(nèi)所儲(chǔ)存的多個(gè)數(shù)據(jù)。
接下來(lái)，該半導(dǎo)體存儲(chǔ)設(shè)備可通過(guò)該讀取命令READ接收一列地址以執(zhí)行前置譯碼及譯碼程序。通過(guò)前置譯碼及譯碼程序，可從多個(gè)已放大數(shù)據(jù)中選出所請(qǐng)求的數(shù)據(jù)并將其輸出到外部部位。然后，該預(yù)充電命令PRE會(huì)移除多個(gè)位線上的多個(gè)已放大數(shù)據(jù)。
該讀取操作期間，在激活該激活命令A(yù)CT之后，經(jīng)過(guò)tRCD的時(shí)序上施行該讀取命令READ的操作。此時(shí)，該列主動(dòng)式閉鎖電路11會(huì)產(chǎn)生內(nèi)部命令信號(hào)Com_int以控制該讀取命令READ的操作。然后，可通過(guò)該列地址控制器41及列前置譯碼器42輸出前置譯碼信號(hào)Col_Pre。接下來(lái)，該列譯碼器43會(huì)為該前置譯碼信號(hào)Col_Pre進(jìn)行譯碼以輸出作為YI信號(hào)。結(jié)果，存儲(chǔ)體內(nèi)的感測(cè)放大區(qū)塊可通過(guò)該YI信號(hào)輸出多個(gè)已放大數(shù)據(jù)中的請(qǐng)求數(shù)據(jù)。
參照?qǐng)D5，在輸入該激活命令A(yù)CT之后經(jīng)過(guò)5 tCLK時(shí)產(chǎn)生內(nèi)部命令信號(hào)Com_int以響應(yīng)tRCD時(shí)序。產(chǎn)生YI信號(hào)以響應(yīng)該內(nèi)部命令信號(hào)Com_int。輸出該請(qǐng)求數(shù)據(jù)DATA以響應(yīng)該YI信號(hào)及一數(shù)據(jù)路徑控制信號(hào)DPC。其中，該數(shù)據(jù)路徑控制信號(hào)DPC指的是多個(gè)控制信號(hào)，可在預(yù)定時(shí)序(亦即在5 tCLK之后，因?yàn)槠銫AS潛伏期為5)上用以控制該前置取出區(qū)塊70及數(shù)據(jù)輸出緩沖器80以便輸出該請(qǐng)求數(shù)據(jù)信號(hào)DATA以響應(yīng)該內(nèi)部命令信號(hào)Com_int。
如同圖5中的說(shuō)明，在附加潛伏期為0的例子里，就像不具有任何附加潛伏期的同步半導(dǎo)體存儲(chǔ)設(shè)備一般，可在已輸入該激活命令A(yù)CT之后經(jīng)過(guò)tRCD的時(shí)序上執(zhí)行用以響應(yīng)該讀取命令READ的操作。
圖6所示為圖1所示的習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為1時(shí)施行讀取操作的波形圖。
如圖所示，假如該附加潛伏期為1，則可在已輸入該激活命令A(yù)CT之后經(jīng)過(guò)tRCD的時(shí)序早于該附加潛伏期的時(shí)序上輸入該讀取命令READ。亦即，因?yàn)樵摳郊訚摲跒?，故可在比經(jīng)過(guò)tRCD亦即5 tCLK早一個(gè)時(shí)鐘的時(shí)序上輸入該讀取命令READ。
半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)所包括的芯片組會(huì)以該附加潛伏期為基礎(chǔ)在比預(yù)定時(shí)序更早的時(shí)序上輸出該讀取命令READ。結(jié)果，該芯片組具有一用于執(zhí)行各操作以響應(yīng)該指令的時(shí)間差。不過(guò)，考慮到用以響應(yīng)所輸入指令的操作，該DDR同步半導(dǎo)體存儲(chǔ)設(shè)備的操作速率不會(huì)比習(xí)知同步半導(dǎo)體存儲(chǔ)設(shè)備的操作速率更快。
因?yàn)榭焖侔l(fā)展的高科技，需要以更高速率操作的半導(dǎo)體存儲(chǔ)設(shè)備。為了提高該半導(dǎo)體存儲(chǔ)設(shè)備的操作速率，很容易就會(huì)增高其操作時(shí)鐘的頻率。
基本上，該半導(dǎo)體存儲(chǔ)設(shè)備應(yīng)該花費(fèi)操作時(shí)間以接收所輸入的數(shù)據(jù)并進(jìn)行譯碼而將該單位單元內(nèi)所儲(chǔ)存的數(shù)據(jù)輸出到外部電路上。此外，幾乎無(wú)法減少操作時(shí)間。結(jié)果，雖然增高其操作時(shí)鐘的頻率，但也無(wú)法執(zhí)行操作以響應(yīng)在每個(gè)操作時(shí)鐘周期上輸入的指令，亦即，可于至少兩個(gè)操作時(shí)鐘周期內(nèi)執(zhí)行每一次操作。
該半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)，將用于處理輸入地址以執(zhí)行對(duì)應(yīng)于所輸入指令的穩(wěn)定操作的時(shí)序稱(chēng)作地址存取時(shí)序tAA?，F(xiàn)今，一般而言該地址存取時(shí)序tAA大約是20納秒。例如，假如該操作時(shí)鐘的頻率為200MHz，則該操作時(shí)鐘周期為5納秒。此例中，對(duì)該地址存取時(shí)序tAA而言，該半導(dǎo)體存儲(chǔ)設(shè)備花了3個(gè)操作時(shí)鐘周期。亦即，該地址存取時(shí)序tAA指的是在輸入一地址之后直到自存儲(chǔ)體內(nèi)所包括的多個(gè)單位單元中選出一對(duì)應(yīng)單位單元為止的時(shí)間周期。
最后，有兩種用于降低地址存取時(shí)序tAA的方法其中一種方法是提高該半導(dǎo)體存儲(chǔ)設(shè)備的供應(yīng)電壓，而另一種方法是改良該半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)所包括的MOS晶體管的特征或性質(zhì)。
假如提高其供應(yīng)電壓，則可減少其地址存取時(shí)間。不過(guò)，無(wú)法以供應(yīng)有更高供應(yīng)電壓的半導(dǎo)體存儲(chǔ)設(shè)備作為低功率存儲(chǔ)設(shè)備，因?yàn)樵黾恿嗽摪雽?dǎo)體存儲(chǔ)設(shè)備的功率消耗。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種用于降低地址存取時(shí)間的半導(dǎo)體存儲(chǔ)設(shè)備。
本發(fā)明一方面提供了一種用于控制同步半導(dǎo)體存儲(chǔ)設(shè)備操作的設(shè)備，其中每一個(gè)操作都是通過(guò)多個(gè)內(nèi)部指令實(shí)現(xiàn)的，該設(shè)備包括參考時(shí)鐘區(qū)塊，用于接收一外部時(shí)鐘并輸出多個(gè)已延遲時(shí)鐘信號(hào)；以及控制區(qū)塊，用于在比該操作的起始時(shí)序更早的第一預(yù)定時(shí)序上輸出該多個(gè)內(nèi)部指令之一，以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)。
本發(fā)明另一方面提供的一種同步半導(dǎo)體存儲(chǔ)設(shè)備包括指令及地址接收區(qū)塊，用于接收外部時(shí)鐘、外部指令、行地址及列地址，并在對(duì)該外部指令進(jìn)行譯碼之后輸出多個(gè)內(nèi)部指令；行地址控制區(qū)塊，受至少一個(gè)所述內(nèi)部指令的控制，對(duì)行地址進(jìn)行譯碼；列地址控制區(qū)塊，受至少一個(gè)所述內(nèi)部指令的控制，對(duì)所述列地址進(jìn)行譯碼；存儲(chǔ)體，用于輸入或輸出一數(shù)據(jù)，以響應(yīng)該已譯碼的行地址及列地址；以及I/O區(qū)塊，用于在該存儲(chǔ)體與外部電路之間傳遞數(shù)據(jù)，其中該行地址控制區(qū)塊包括參考時(shí)鐘區(qū)塊，用于接收一外部時(shí)鐘并輸出多個(gè)已延遲時(shí)鐘信號(hào)；以及控制區(qū)塊，用于在比該操作的起始時(shí)序更早的第一預(yù)定時(shí)序上執(zhí)行所述內(nèi)部指令之一，以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)。
本發(fā)明另一方面提供了一種用于控制同步半導(dǎo)體存儲(chǔ)設(shè)備操作的方法，其中每一個(gè)操作都是通過(guò)用以執(zhí)行指令以響應(yīng)其附加潛伏期的多個(gè)內(nèi)部指令實(shí)現(xiàn)的，該方法包括下列步驟A)接收一外部時(shí)鐘并輸出多個(gè)已延遲時(shí)鐘信號(hào)；以及B)在比該操作的起始時(shí)序更早的第一預(yù)定時(shí)序上輸出該多個(gè)內(nèi)部指令之一，以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)。


通過(guò)下述優(yōu)選實(shí)施例結(jié)合附圖的描述，本發(fā)明的上述及其它目的與特征將會(huì)變得更加明顯，其中圖1所示為一習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備的框圖。
圖2所示為圖1所示的習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)一些和列地址有關(guān)的區(qū)塊的框圖。
圖3所示為圖1所示的列地址控制器的局部電路的電路圖。
圖4所示為圖1所示的列主動(dòng)式閉鎖電路的局部電路的電路圖。
圖5所示為圖1所示的習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為0時(shí)施行讀取操作的波形圖。
圖6所示為圖1所示的習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為1時(shí)施行讀取操作的波形圖。
圖7所示為根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備的框圖。
圖8A和圖8B所示為圖7所示的半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)一些和列地址有關(guān)的區(qū)塊的框圖。
圖9所示為圖7所示的半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為1時(shí)施行讀取操作的波形圖。
圖10所示為圖7所示的半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為3時(shí)施行讀取操作的波形圖。
圖11為與習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備比較，說(shuō)明本發(fā)明半導(dǎo)體存儲(chǔ)設(shè)備的地址存取時(shí)序的波形圖。
圖12所示為圖7所示的列地址控制器的電路圖。
圖13所示為圖7所示的列主動(dòng)式閉鎖電路的電路圖。
具體實(shí)施例方式
以下將參照各附圖詳細(xì)說(shuō)明一種根據(jù)本發(fā)明用于降低半導(dǎo)體存儲(chǔ)設(shè)備的地址存取時(shí)序tAA的設(shè)備。
圖7所示為根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備的框圖。
如圖所示，該半導(dǎo)體存儲(chǔ)設(shè)備包括一指令譯碼器10、一地址緩沖區(qū)塊20、一地址寄存器21、一行前置譯碼器31、一行譯碼器32、一列主動(dòng)式閉鎖電路100、一列地址控制器200、一列前置譯碼器300、一列譯碼器43、多個(gè)存儲(chǔ)體bank0到bank3、一前置取出區(qū)塊70以及一數(shù)據(jù)輸出緩沖器80。
該半導(dǎo)體存儲(chǔ)設(shè)備進(jìn)一步包括一DQS緩沖器90、一延遲鎖定回路60以及一模式寄存器50。其中，因?yàn)槌肆兄鲃?dòng)式閉鎖電路100、列地址控制器200及列前置譯碼器300之外的所有功能區(qū)塊都等于如圖1所示的功能區(qū)塊，故省略其詳細(xì)說(shuō)明。
簡(jiǎn)言之，該同步半導(dǎo)體存儲(chǔ)設(shè)備包括一具有指令譯碼器10、地址緩沖區(qū)塊20、地址寄存器21及模式寄存器50的指令及地址接收區(qū)塊；一具有行前置譯碼器31及行譯碼器32的行地址控制區(qū)塊；一具有列主動(dòng)式閉鎖電路100、列地址控制器200、列前置譯碼器300及列譯碼器43的列地址控制區(qū)塊；一存儲(chǔ)體；以及一具有DQS緩沖器90、延遲鎖定回路60、前置取出區(qū)塊70及數(shù)據(jù)輸出緩沖器80的I/O區(qū)塊。
該指令及地址接收區(qū)塊用于接收一外部時(shí)鐘、一外部指令、一行地址及一列地址并在對(duì)該外部指令進(jìn)行譯碼之后輸出多個(gè)內(nèi)部指令。該行地址控制區(qū)塊受該至少一個(gè)內(nèi)部指令的控制對(duì)該行地址進(jìn)行譯碼。該列地址控制區(qū)塊受該至少一個(gè)內(nèi)部指令的控制對(duì)該列地址進(jìn)行譯碼。該存儲(chǔ)體輸入或輸出數(shù)據(jù)，以響應(yīng)該已譯碼的行地址及列地址。該I/O區(qū)塊用于在該存儲(chǔ)體與外部電路之間傳遞數(shù)據(jù)。
此外，列地址控制區(qū)塊包括一參考時(shí)鐘區(qū)塊，用于接收一外部時(shí)鐘并輸出多個(gè)已延遲時(shí)鐘信號(hào)；以及一控制區(qū)塊，用于在比該操作的起始時(shí)序更早的第一預(yù)定時(shí)序上執(zhí)行該多個(gè)內(nèi)部指令之一，以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)。
其中，該第一預(yù)定時(shí)序指的是比tRCD時(shí)序更早一個(gè)外部時(shí)鐘周期的時(shí)序。該tRCD時(shí)序指的是RAS到CAS的延遲，亦即從產(chǎn)生行地址選通脈沖(RAS)的時(shí)序到產(chǎn)生列地址選通脈沖(CAS)的時(shí)序的周期。
假如附加潛伏期AL為0，該列主動(dòng)式閉鎖電路100、列地址控制器200及列前置譯碼器300各輸出第一內(nèi)部命令信號(hào)Com_int(1)、第一內(nèi)部列地址Col_int(1)及第一前置譯碼信號(hào)Col_Pre(1)。否則，假如附加潛伏期AL不為0，亦即該附加潛伏期AL為1，2，3等，該列主動(dòng)式閉鎖電路100、列地址控制器200及列前置譯碼器300各輸出第二內(nèi)部命令信號(hào)Com_int(2)、第二內(nèi)部列地址Col_int(2)及第二前置譯碼信號(hào)Col_Pre(2)。其中，在比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期的時(shí)序上輸出由該列主動(dòng)式閉鎖電路100輸出的第二內(nèi)部命令信號(hào)Com_int(2)。
此外，本發(fā)明中，可使該列主動(dòng)式閉鎖電路100、列地址控制器200及列前置譯碼器300各具有一條輸出線，以在不同時(shí)序上輸出第一和第二信號(hào)，例如Com_int(1)和Com_int(2)；或具有兩條輸出線，每條輸出線以附加潛伏期AL為基礎(chǔ)輸出第一和第二信號(hào)，例如Com_int(1)和Com_int(2)。
圖8A和圖8B所示為圖7所示的半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)一些與列地址有關(guān)的區(qū)塊的框圖。
如圖8A所示，該列主動(dòng)式閉鎖電路100具有兩條輸出線，各用以輸出第一和第二內(nèi)部命令信號(hào)，如Com_int(1)和Com_int(2)。該第二內(nèi)部命令信號(hào)Com_int(2)會(huì)貫穿延遲單元400。此中，該延遲單元400的延遲數(shù)值比一個(gè)外部時(shí)鐘周期更短。例如，假如該外部時(shí)鐘周期為3納秒，則該延遲數(shù)值可以是1納秒，亦即3納秒以下。
具體地，該列主動(dòng)式閉鎖電路100包括第一命令產(chǎn)生器110，在附加潛伏期為0時(shí)在經(jīng)過(guò)tRCD的時(shí)序上輸出第一內(nèi)部命令信號(hào)Com_int(1)；以及第二指令產(chǎn)生器120，在附加潛伏期為0時(shí)在比tRCD早一個(gè)外部時(shí)鐘周期的時(shí)序上輸出第二內(nèi)部命令信號(hào)Com_int(2)。
此例中，在比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期的時(shí)序上輸出第二內(nèi)部命令信號(hào)Com_int(2)。亦即，該半導(dǎo)體存儲(chǔ)設(shè)備具有3納秒的時(shí)序差。如圖8A所示，假如該第二內(nèi)部命令信號(hào)Com_int(2)被延遲單元400延遲，則可減少該列前置譯碼器300內(nèi)所產(chǎn)生的時(shí)序誤差。此外，假如使用3納秒的時(shí)序差以防止產(chǎn)生時(shí)序誤差并改良其地址存取時(shí)序tAA，則可更穩(wěn)定地操作該半導(dǎo)體存儲(chǔ)設(shè)備。結(jié)果，提高了該半導(dǎo)體存儲(chǔ)設(shè)備的部分產(chǎn)值。
最近，為了提高該半導(dǎo)體存儲(chǔ)設(shè)備的操作速率，可在沒(méi)有任何時(shí)序差下操作該半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)的每個(gè)區(qū)塊。不過(guò)就像本發(fā)明，假如可將從該列主動(dòng)式閉鎖電路100得到的3納秒時(shí)序差用于改良其地址存取時(shí)序tAA，則可更穩(wěn)定地操作該半導(dǎo)體存儲(chǔ)設(shè)備。
類(lèi)似于列主動(dòng)式閉鎖電路100，該列地址控制器200包括一無(wú)延遲區(qū)塊210，用于在附加潛伏期為0時(shí)在沒(méi)有任何延遲下輸出第一內(nèi)部列地址Col_int(1)；以及一AL-1延遲區(qū)塊220，用于在附加潛伏期不為0時(shí)在比tRCD時(shí)序早的預(yù)定時(shí)序上輸出第二內(nèi)部列地址Col_int(2)。
參考圖8A，該列前置譯碼器300包括一列前置譯碼區(qū)塊310，用于對(duì)由該無(wú)延遲區(qū)塊210或AL-1延遲區(qū)塊220輸出的第一內(nèi)部列地址Col_int(1)或第二內(nèi)部列地址Col_int(2)進(jìn)行前置譯碼，以響應(yīng)該第一指令產(chǎn)生器110或第二指令產(chǎn)生器120輸出的第一內(nèi)部命令信號(hào)Com_int(1)或第二內(nèi)部命令信號(hào)Com_int(2)；以及一修護(hù)地址比較器320，用于將該第一內(nèi)部列地址Col_int(1)或第二內(nèi)部列地址Col_int(2)與一已修護(hù)地址作比較，以找出該第一內(nèi)部列地址Col_int(1)或第二內(nèi)部列地址Col_int(2)是否為已修護(hù)地址。
具體地，用以將第一列前置譯碼信號(hào)Col_Pre(1)或第二列前置譯碼信號(hào)Col_Pre(2)輸出到列譯碼器43上的列前置譯碼區(qū)塊310包括一正常前置譯碼器311，在該第一內(nèi)部列地址Col_int(1)或第二內(nèi)部列地址Col_int(2)不是已修護(hù)地址時(shí)，用于對(duì)該第一內(nèi)部列地址Col_int(1)或第二內(nèi)部列地址Col_int(2)進(jìn)行前置譯碼；以及一修護(hù)前置譯碼器312，在各內(nèi)部列地址Col_int為已修護(hù)地址時(shí)，用于對(duì)各內(nèi)部列地址Col_int進(jìn)行前置譯碼。
參照?qǐng)D8B，無(wú)論其附加潛伏期是否為0，該列主動(dòng)式閉鎖電路100都具有一條輸出線，以輸出第一或第二命令信號(hào)，即Com_int(1)或Com_int(2)。此例中，該列前置譯碼器300應(yīng)接收附加潛伏期AL，以便輸出第一前置譯碼信號(hào)Col_Pre(1)或第二前置譯碼信號(hào)Col_Pre(2)。
圖9到圖11所示為圖7所示的半導(dǎo)體存儲(chǔ)設(shè)備的操作的波形圖。以下將參照?qǐng)D7到圖11詳細(xì)說(shuō)明該半導(dǎo)體存儲(chǔ)設(shè)備的操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備中，該列主動(dòng)式閉鎖電路100會(huì)在各不同時(shí)序上輸出第一內(nèi)部命令信號(hào)Com_int(1)或第二內(nèi)部命令信號(hào)Com_int(2)。即，當(dāng)其附加潛伏期為0時(shí)，在tRCD時(shí)序上輸出該第一內(nèi)部命令信號(hào)Com_int(1)；否則當(dāng)其附加潛伏期不為0時(shí)，在比tRCD時(shí)序更早的預(yù)定時(shí)序上輸出該第二內(nèi)部命令信號(hào)Com_int(2)。
其中，該預(yù)定時(shí)序比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期。不過(guò)，可以其附加潛伏期AL為基礎(chǔ)改變?cè)擃A(yù)定時(shí)序。例如，假如其附加潛伏期AL為2，該預(yù)定時(shí)序比tRCD時(shí)序早兩個(gè)外部時(shí)鐘周期。
圖9所示為圖7所示的半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為1時(shí)執(zhí)行讀取操作的波形圖。
如圖所示，當(dāng)其附加潛伏期為1時(shí)，可在比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期的時(shí)序上直接而不是過(guò)了該tRCD時(shí)序之后輸入用以響應(yīng)讀取命令READ的第二內(nèi)部命令信號(hào)Com_int(2)。亦即，可在大約比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期的時(shí)序上產(chǎn)生該第二內(nèi)部命令信號(hào)Com_int(2)。
圖中未示出，為響應(yīng)該第二內(nèi)部命令信號(hào)Com_int(2)，該列地址控制器200會(huì)將第二內(nèi)部列地址Col_int(2)輸出到該列前置譯碼器300上。結(jié)果，該列前置譯碼器300可將第二內(nèi)部列地址Col_int(2)進(jìn)行前置譯碼，以響應(yīng)該第二內(nèi)部命令信號(hào)Com_int(2)，并在大約比習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備的時(shí)序更早的預(yù)定時(shí)序上輸出第二前置譯碼信號(hào)Col_Pre(2)。
然后，該列譯碼器43會(huì)對(duì)該第二前置譯碼信號(hào)Col_Pre(2)進(jìn)行譯碼并輸出作為YI信號(hào)。結(jié)果，存儲(chǔ)體內(nèi)的感測(cè)放大區(qū)塊通過(guò)該YI信號(hào)輸出多個(gè)已放大數(shù)據(jù)中的請(qǐng)求數(shù)據(jù)。輸出該請(qǐng)求數(shù)據(jù)DATA以響應(yīng)該YI信號(hào)及一數(shù)據(jù)路徑控制信號(hào)DPC。其中，該數(shù)據(jù)路徑控制信號(hào)DPC指的是多個(gè)控制信號(hào)，用于控制該前置取出區(qū)塊70及數(shù)據(jù)輸出緩沖器80以響應(yīng)該第二內(nèi)部命令信號(hào)Com_int(2)。
因此，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備可在比習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備更早的預(yù)定時(shí)序上實(shí)現(xiàn)列地址的相關(guān)操作。亦即，可使地址存取時(shí)序tAA減小一個(gè)外部時(shí)鐘周期。
圖10所示為圖7所示的半導(dǎo)體存儲(chǔ)設(shè)備在附加潛伏期為3時(shí)執(zhí)行讀取操作的波形圖。
如圖所示，在比tRCD時(shí)序早三個(gè)外部時(shí)鐘周期的時(shí)序上輸入讀取命令READ。其中，該半導(dǎo)體存儲(chǔ)設(shè)備可于兩個(gè)外部時(shí)鐘周期內(nèi)閉鎖該讀取命令READ，然后再在比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期的時(shí)序上產(chǎn)生該第二內(nèi)部命令信號(hào)Com_int(2)。除了這種操作之外，其它操作都是和如圖9所示的操作相同的。同樣地，可使其地址存取時(shí)序tAA減小一個(gè)外部時(shí)鐘周期。
圖11為與習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備比較，本發(fā)明半導(dǎo)體存儲(chǔ)設(shè)備的地址存取時(shí)序的波形圖。其中，CAS潛伏期為5，如圖所示，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備可在大約比習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備的時(shí)序早一個(gè)外部時(shí)鐘周期的時(shí)序上產(chǎn)生一內(nèi)部命令信號(hào)Com_int。結(jié)果，也可在更早的時(shí)序上產(chǎn)生該前置譯碼信號(hào)Col_Pre及YI信號(hào)。
因此，與習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備相比，即使當(dāng)根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備并未在更早的時(shí)序上輸出該請(qǐng)求數(shù)據(jù)DATA時(shí)，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)和地址譯碼程序有關(guān)的各內(nèi)部區(qū)塊也具有比習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備更長(zhǎng)的時(shí)序差。其中，Gio指的是將請(qǐng)求數(shù)據(jù)供應(yīng)到通用位線上的周期，而RD0和D0指的則是將請(qǐng)求數(shù)據(jù)閉鎖于具有前置取出區(qū)塊70和數(shù)據(jù)輸出緩沖器80等的I/O區(qū)塊中的周期。
因此，對(duì)照習(xí)知技術(shù)中15納秒的地址存取時(shí)序tAA，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備內(nèi)的地址存取時(shí)序tAA為12納秒。
圖12所示為圖7所示的列地址控制器200的電路圖。
如圖所示，該列地址控制器200包括第一傳輸門(mén)T8，在附加潛伏期AL為0或1亦即AL0或AL1時(shí)，用于輸出所輸入的地址信號(hào)Add_Col作為內(nèi)部列地址Col_int；第一到第四閉鎖電路210到240，作串聯(lián)連接以依序閉鎖與外部時(shí)鐘同步的列地址Add_Col和/Add_Col；第二傳輸門(mén)T9，在附加潛伏期AL為2亦即AL2時(shí)，用于輸出第二閉鎖電路220的輸出信號(hào)作為內(nèi)部列地址Col_int；以及第三傳輸門(mén)T10，在附加潛伏期AL為3亦即AL3時(shí)，用于輸出第四閉鎖電路240的輸出信號(hào)作為內(nèi)部列地址Col_int。
假如附加潛伏期AL為0或1，則導(dǎo)通第一傳輸門(mén)T8。結(jié)果，可在沒(méi)有因時(shí)鐘信號(hào)周期CLK_DELAY產(chǎn)生的任何延遲下輸出該列地址Add_Col。
其中，傳輸門(mén)T9和T10均耦合于兩個(gè)閉鎖電路上。結(jié)果，可以附加潛伏期AL2和AL3為基礎(chǔ)選擇性地導(dǎo)通傳輸門(mén)T9和T10，確定該列地址控制器200輸出內(nèi)部列地址Col_int的時(shí)序。例如，假如其附加潛伏期AL為2，則閉鎖列地址Add_Col一個(gè)時(shí)鐘信號(hào)周期CLK_DELAY。否則，假如其附加潛伏期AL為3，則閉鎖該列地址Add_Col兩個(gè)時(shí)鐘信號(hào)周期CLK_DELAY。
圖13所示為圖7所示的列主動(dòng)式閉鎖電路100的電路圖。
如圖所示，該列主動(dòng)式閉鎖電路100包括一內(nèi)部指令譯碼器150，用于在對(duì)多個(gè)已延遲時(shí)鐘信號(hào)及所輸入的各命令信號(hào)進(jìn)行譯碼之后輸出一已譯碼信號(hào)rd；第四傳輸門(mén)T12，在附加潛伏期AL為0或1時(shí)，用于輸出由該內(nèi)部指令譯碼器150輸出的已譯碼信號(hào)rd作為內(nèi)部命令信號(hào)Com_int；第五到第八閉鎖電路110到140，串聯(lián)連接，以依序閉鎖與時(shí)鐘信號(hào)CLK_DELAY同步的已譯碼信號(hào)rd；第五傳輸門(mén)T13，在附加潛伏期AL為2時(shí)，用于輸出該第二閉鎖電路120的輸出信號(hào)作為內(nèi)部命令信號(hào)Com_int；以及第六傳輸門(mén)T14，在附加潛伏期AL為3時(shí)，用于輸出第四閉鎖電路140的輸出信號(hào)作為內(nèi)部命令信號(hào)Com_int。
其中，依序?qū)⒂靡皂憫?yīng)諸如讀取命令或?qū)懭朊?例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)之類(lèi)的與時(shí)鐘信號(hào)周期CLK_DELAY同步的命令的已譯碼信號(hào)rd輸入到第五到第八閉鎖電路110到140。
假如附加潛伏期AL為0或1，則導(dǎo)通了第四傳輸門(mén)T12。結(jié)果，可在沒(méi)有因時(shí)鐘信號(hào)周期CLK_DELAY產(chǎn)生的延遲下輸出該已譯碼信號(hào)rd。
其中，傳輸門(mén)T13和T14均耦合于兩個(gè)閉鎖電路上。結(jié)果，可以附加潛伏期AL2和AL3為基礎(chǔ)選擇性地導(dǎo)通傳輸門(mén)T13和T14，確定該列主動(dòng)式閉鎖電路100輸出內(nèi)部命令信號(hào)Com_int的時(shí)序。例如，假如其附加潛伏期AL為2，則閉鎖該已譯碼信號(hào)rd一個(gè)時(shí)鐘信號(hào)周期CLK_DELAY。否則，假如其附加潛伏期AL為3，則閉鎖該已譯碼信號(hào)rd兩個(gè)時(shí)鐘信號(hào)周期CLK_DELAY。
如上所述，可通過(guò)使用如圖12和圖13所示的列主動(dòng)式閉鎖電路100及列地址控制器200在比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期的時(shí)序上輸出該內(nèi)部列地址Col_int。
根據(jù)本發(fā)明的具有附加潛伏期的同步半導(dǎo)體存儲(chǔ)設(shè)備可降低地址存取時(shí)序tAA，且因此提高了該同步半導(dǎo)體存儲(chǔ)設(shè)備的操作速率。
特別是，因?yàn)楦鶕?jù)本發(fā)明的同步半導(dǎo)體存儲(chǔ)設(shè)備的結(jié)構(gòu)極其類(lèi)似于習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備的結(jié)構(gòu)，因此，可在除了和列地址有關(guān)的少數(shù)功能性區(qū)塊之外，無(wú)需重新設(shè)計(jì)所有功能性區(qū)塊的情況下制造出本發(fā)明的同步半導(dǎo)體存儲(chǔ)設(shè)備。
相對(duì)于習(xí)知半導(dǎo)體存儲(chǔ)設(shè)備中等于15納秒的地址存取時(shí)序tAA，根據(jù)本發(fā)明的同步半導(dǎo)體存儲(chǔ)設(shè)備具有等于12納秒的地址存取時(shí)序tAA。
而且，因?yàn)樵撏桨雽?dǎo)體存儲(chǔ)設(shè)備有更多時(shí)間可防止時(shí)序誤差并改良其地址存取時(shí)序tAA，故可更穩(wěn)定地操作該半導(dǎo)體存儲(chǔ)設(shè)備。結(jié)果，提高了該半導(dǎo)體存儲(chǔ)設(shè)備的部分產(chǎn)量。
雖然結(jié)合較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，但顯而易見(jiàn)的是，本領(lǐng)域的技術(shù)人員可以在不脫離下述權(quán)利要求所定義的本發(fā)明精神和范圍的情況下，做出各種變化和修改。
權(quán)利要求
1.一種用于控制同步半導(dǎo)體存儲(chǔ)設(shè)備操作的設(shè)備，其中每一個(gè)操作都是通過(guò)多個(gè)內(nèi)部指令實(shí)現(xiàn)的，該設(shè)備包括參考時(shí)鐘區(qū)塊，用于接收一外部時(shí)鐘并輸出多個(gè)已延遲時(shí)鐘信號(hào)；以及控制區(qū)塊，用于在比該操作的起始時(shí)序更早的第一預(yù)定時(shí)序上輸出該多個(gè)內(nèi)部指令之一，以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)。
2.如權(quán)利要求1所述的設(shè)備，其特征在于該同步半導(dǎo)體存儲(chǔ)設(shè)備的附加潛伏期不是0。
3.如權(quán)利要求1所述的設(shè)備，其特征在于該第一預(yù)定時(shí)序比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期。
4.如權(quán)利要求1所述的設(shè)備，其特征在于該多個(gè)已延遲時(shí)鐘信號(hào)包括時(shí)鐘延遲信號(hào)、CAS信號(hào)、芯片選取信號(hào)、寫(xiě)入使能信號(hào)以及RAS信號(hào)。
5.如權(quán)利要求1所述的設(shè)備，其特征在于該控制區(qū)塊的輸出信號(hào)用于控制是否對(duì)所輸入的列地址信號(hào)進(jìn)行譯碼。
6.如權(quán)利要求1所述的設(shè)備，進(jìn)一步包括地址控制器，在比該操作的起始時(shí)序更早的第二預(yù)定時(shí)序上輸出所輸入的地址信號(hào)，以響應(yīng)多個(gè)已延遲時(shí)鐘信號(hào)；以及譯碼區(qū)塊，用于對(duì)來(lái)自該地址控制器的輸出地址信號(hào)進(jìn)行譯碼，以響應(yīng)來(lái)自該控制區(qū)塊的輸出信號(hào)。
7.如權(quán)利要求6所述的設(shè)備，其特征在于該控制區(qū)塊包括指令譯碼器，在對(duì)多個(gè)已延遲時(shí)鐘信號(hào)進(jìn)行譯碼之后，用于輸出一已譯碼信號(hào)；第一傳輸門(mén)，在附加潛伏期為0時(shí)，用于輸出已譯碼信號(hào)作為輸出信號(hào)；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該已譯碼信號(hào)；第二傳輸門(mén)，在附加潛伏期為2時(shí)，用于輸出該第二閉鎖電路的輸出信號(hào)作為輸出信號(hào)；以及第三傳輸門(mén)，在附加潛伏期為3時(shí)，用于輸出該第四閉鎖電路的輸出信號(hào)作為輸出信號(hào)。
8.如權(quán)利要求7所述的設(shè)備，其特征在于該地址控制器包括第一傳輸門(mén)，在附加潛伏期為0或1時(shí)，用于輸出所輸入的地址信號(hào)作為內(nèi)部列地址信號(hào)；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該列地址；第二傳輸門(mén)，在附加潛伏期為2時(shí)，用于輸出該第二閉鎖電路的輸出信號(hào)作為內(nèi)部列地址；以及第三傳輸門(mén)，在附加潛伏期為3時(shí)，用于輸出該第四閉鎖電路的輸出信號(hào)作為內(nèi)部列地址。
9.一種同步半導(dǎo)體存儲(chǔ)設(shè)備，包括指令及地址接收區(qū)塊，用于接收外部時(shí)鐘、外部指令、行地址及列地址，并在對(duì)該外部指令進(jìn)行譯碼之后輸出多個(gè)內(nèi)部指令；行地址控制區(qū)塊，受至少一個(gè)所述內(nèi)部指令的控制，對(duì)行地址進(jìn)行譯碼；列地址控制區(qū)塊，受至少一個(gè)所述內(nèi)部指令的控制，對(duì)所述列地址進(jìn)行譯碼；存儲(chǔ)體，用于輸入或輸出一數(shù)據(jù)，以響應(yīng)該已譯碼的行地址及列地址；以及I/O區(qū)塊，用于在該存儲(chǔ)體與外部電路之間傳遞數(shù)據(jù)，其中該行地址控制區(qū)塊包括參考時(shí)鐘區(qū)塊，用于接收一外部時(shí)鐘并輸出多個(gè)已延遲時(shí)鐘信號(hào)；以及控制區(qū)塊，用于在比該操作的起始時(shí)序更早的第一預(yù)定時(shí)序上執(zhí)行所述內(nèi)部指令之一，以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)。
10.如權(quán)利要求9所述的設(shè)備，其特征在于該同步半導(dǎo)體存儲(chǔ)設(shè)備的附加潛伏期不是0。
11.如權(quán)利要求9所述的設(shè)備，其特征在于該第一預(yù)定時(shí)序比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期。
12.如權(quán)利要求9所述的設(shè)備，其特征在于該多個(gè)已延遲時(shí)鐘信號(hào)包括時(shí)鐘延遲信號(hào)、CAS信號(hào)、芯片選取信號(hào)、寫(xiě)入使能信號(hào)以及RAS信號(hào)。
13.如權(quán)利要求9所述的設(shè)備，其特征在于該控制區(qū)塊的輸出信號(hào)用于控制是否對(duì)所輸入的列地址信號(hào)進(jìn)行譯碼。
14.如權(quán)利要求9所述的設(shè)備，進(jìn)一步包括地址控制器，用于在比該操作的起始時(shí)序更早的第二預(yù)定時(shí)序上輸出所輸入的地址信號(hào)，以響應(yīng)多個(gè)已延遲時(shí)鐘信號(hào)之一；以及譯碼區(qū)塊，用于對(duì)該地址控制器的輸出地址信號(hào)進(jìn)行譯碼，以響應(yīng)來(lái)自該控制區(qū)塊的輸出信號(hào)。
15.如權(quán)利要求14所述的設(shè)備，其特征在于該控制區(qū)塊包括指令譯碼器，在對(duì)多個(gè)已延遲時(shí)鐘信號(hào)進(jìn)行譯碼之后，用于輸出一已譯碼信號(hào)；第一傳輸門(mén)，在附加潛伏期為0或1時(shí)，用于輸出已譯碼信號(hào)作為輸出信號(hào)；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該列地址；第二傳輸門(mén)，在附加潛伏期為2時(shí)，用于輸出該第二閉鎖電路的輸出信號(hào)作為輸出信號(hào)；以及第三傳輸門(mén)，在附加潛伏期為3時(shí)，用于輸出該第四閉鎖電路的輸出信號(hào)作為輸出信號(hào)。
16.如權(quán)利要求15所述的設(shè)備，其特征在于該地址控制器包括第一傳輸門(mén)，在附加潛伏期為0或1時(shí)，用于輸出所輸入的地址信號(hào)作為內(nèi)部列地址信號(hào)；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該列地址；第二傳輸門(mén)，在附加潛伏期為2時(shí)，用于輸出該第二閉鎖電路的輸出信號(hào)作為內(nèi)部列地址；以及第三傳輸門(mén)，在附加潛伏期為3時(shí)，用于輸出該第四閉鎖電路的輸出信號(hào)作為內(nèi)部列地址。
17.一種用于控制同步半導(dǎo)體存儲(chǔ)設(shè)備操作的方法，其中每一個(gè)操作都是通過(guò)用以執(zhí)行指令以響應(yīng)其附加潛伏期的多個(gè)內(nèi)部指令實(shí)現(xiàn)的，該方法包括下列步驟A)接收一外部時(shí)鐘并輸出多個(gè)已延遲時(shí)鐘信號(hào)；以及B)在比該操作的起始時(shí)序更早的第一預(yù)定時(shí)序上輸出該多個(gè)內(nèi)部指令之一，以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)。
18.如權(quán)利要求17所述的方法，其特征在于該同步半導(dǎo)體存儲(chǔ)設(shè)備的附加潛伏期不是0。
19.如權(quán)利要求17所述的方法，其特征在于該第一預(yù)定時(shí)序比tRCD時(shí)序早一個(gè)外部時(shí)鐘周期。
20.如權(quán)利要求17所述的方法，其特征在于該多個(gè)已延遲時(shí)鐘信號(hào)包括時(shí)鐘延遲信號(hào)、CAS信號(hào)、芯片選取信號(hào)、寫(xiě)入使能信號(hào)以及RAS信號(hào)。
全文摘要
本發(fā)明提供了一種用以施行同步半導(dǎo)體存儲(chǔ)設(shè)備的控制操作的設(shè)備，其中每一個(gè)操作都是通過(guò)多個(gè)指令實(shí)現(xiàn)的，此設(shè)備包括參考時(shí)鐘區(qū)塊，用于接收一外部時(shí)鐘并輸出多個(gè)已延遲的時(shí)鐘信號(hào)；以及控制區(qū)塊，用以響應(yīng)該多個(gè)已延遲時(shí)鐘信號(hào)以便在比操作的起始時(shí)序更早的第一預(yù)定時(shí)序上輸出多個(gè)內(nèi)部指令之一。
文檔編號(hào)G06F1/10GK1629980SQ20041007023
公開(kāi)日2005年6月22日 申請(qǐng)日期2004年7月30日 優(yōu)先權(quán)日2003年12月17日
發(fā)明者宋鎬旭 申請(qǐng)人:海力士半導(dǎo)體有限公司