專利名稱：提高fpga可靠性的局部復(fù)位裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種提高FPGA可靠性的局部復(fù)位裝置。
背景技術(shù)：
現(xiàn)代互聯(lián)網(wǎng)的建立大多數(shù)基于7層OSI模型，如

圖1所示。它包括七個相互獨立但又互相關(guān)聯(lián)的層次，每一層都定義了一部分用于穿過網(wǎng)絡(luò)傳遞信息的協(xié)議。每一層的輸出都是下一層的輸入，每一層對上一層的輸出數(shù)據(jù)進行本層協(xié)議封裝(或拆封)之后，再發(fā)送到下一層去。圖2說明了利用網(wǎng)絡(luò)在不同系統(tǒng)中進行數(shù)據(jù)傳遞的方法。當系統(tǒng)A要把數(shù)據(jù)送往遠方的系統(tǒng)B時，必須借助于路由器1和路由器2來轉(zhuǎn)發(fā)。系統(tǒng)A與系統(tǒng)B的局域網(wǎng)系統(tǒng)可能不一樣，比方說它們分別屬于以太網(wǎng)與權(quán)標環(huán)網(wǎng)，但是只要連接系統(tǒng)A的路由器1認識以太網(wǎng)、連接系統(tǒng)B的路由器2認識標權(quán)網(wǎng)，并且2個路由器使用相同的第三層網(wǎng)絡(luò)協(xié)議，彼此能夠相互轉(zhuǎn)發(fā)數(shù)據(jù)，就可以將數(shù)據(jù)由系統(tǒng)A送到系統(tǒng)B。路由器收到幀后，會去掉幀的報頭，檢查IP報頭中目的地的IP地址。然后路由器會到路由表中搜尋該目的地IP地址，并且在數(shù)據(jù)鏈路層幀封裝數(shù)據(jù)，再將它送到適當?shù)慕涌凇?br> 網(wǎng)絡(luò)數(shù)據(jù)的傳遞和處理總是要穿越OSI模型的若干層，如圖2所示，長距離數(shù)據(jù)傳遞總是通過第一層物理媒介進行，當需要對數(shù)據(jù)進行處理時，在一臺機器上首先進行層次間的協(xié)議轉(zhuǎn)換，串并轉(zhuǎn)化等，再在相應(yīng)的處理層完成數(shù)據(jù)的處理，最后將處理完成的數(shù)據(jù)還原為第一層的格式，繼續(xù)傳遞下去直到抵達目的地。因而針對網(wǎng)絡(luò)的應(yīng)用發(fā)展出的形形色色的器件、系統(tǒng)、裝置等常常都具有如圖4所示的基本結(jié)構(gòu)。第一層的串行數(shù)據(jù)在接入系統(tǒng)后首先在串并轉(zhuǎn)換中進行串并轉(zhuǎn)換，并送入接收緩沖區(qū)，后續(xù)的處理模塊接收側(cè)處理器提取緩沖區(qū)中數(shù)據(jù)做進一步處理(包括數(shù)據(jù)格式轉(zhuǎn)換，總線寬度轉(zhuǎn)換，電平類型轉(zhuǎn)化等)后依照OSI相應(yīng)層數(shù)據(jù)格式及時序的要求將數(shù)據(jù)送入核心處理邏輯單元。這個過程及其相關(guān)模塊常被稱為接收通道，它的定義為數(shù)據(jù)接收通路。與之對應(yīng)的逆過程稱之為發(fā)送通道，定義為數(shù)據(jù)發(fā)送通路，如圖4所示。核心處理邏輯完成用戶自定義的數(shù)據(jù)處理功能。這種結(jié)構(gòu)是根據(jù)OSI七層模型自然而然應(yīng)運而生的。它的好處是模塊之間彼此獨立，前級的輸出就是后級的輸入，彼此之間不發(fā)生太多關(guān)聯(lián)，有時最多會加上一級數(shù)據(jù)緩存做緩沖。由于模塊之間的相對獨立性，每個模塊只要正確接收從數(shù)據(jù)源輸出總線來的數(shù)據(jù)，經(jīng)過自身的處理后發(fā)送到后端輸入總線即可，那么一旦發(fā)生錯誤也只是在該模塊內(nèi)部造成混亂，并不會影響其他模塊的正常工作。此外，由于OSI模型定義了七層，完成一次數(shù)據(jù)包解析還原的完整過程要來回穿越十四層，實現(xiàn)它的模塊往往不止十四層，這樣在整個數(shù)據(jù)處理鏈路上就有很多的模塊存在，進而可能出現(xiàn)問題的地方也就很多了。因此需要一種處理方法和裝置，能夠在某個處理單元出問題時自動修正錯誤但不影響數(shù)據(jù)鏈路上其他單元的正常工作，并把數(shù)據(jù)丟失的損失降到最低。
FPGA是網(wǎng)絡(luò)通訊中常用的一種可編程器件。在微電子工業(yè)和設(shè)計手段迅猛發(fā)展的今天，硬件工程師有很多可選擇的目標器件用于不同的實現(xiàn)方案。目的只有一個就是在成本、效益、開發(fā)時間、系統(tǒng)可靠性、系統(tǒng)先進性之間尋求綜合最優(yōu)值。隨著技術(shù)知識的普及和設(shè)計操作手段的日益簡便化，以往只有少數(shù)高級工程師才掌握的艱深技術(shù)，現(xiàn)在即使普通的工程師也能夠運用自如，從而導(dǎo)致市場進入的技術(shù)門檻大大降低，公司之間技術(shù)上的競爭也日益激烈，這對開發(fā)時間的要求越來越低，更早地將產(chǎn)品投放市場往往也就意味著競爭中的巨大優(yōu)勢。FPGA、CPLD、ASIC等目標器件是網(wǎng)絡(luò)處理中常有的選擇，運用FPGA來實現(xiàn)系統(tǒng)功能不是最節(jié)省成本和最佳性能的方法，但是FPGA以其設(shè)計實現(xiàn)的簡便性，兼容性，穩(wěn)定性，可靠性，尤其是短的開發(fā)周期和豐富的內(nèi)部資源仍然牢牢的占據(jù)了市場的一壁江山。
狀態(tài)機在數(shù)字邏輯設(shè)計中作為邏輯功能塊的控制器，它通過讀取相關(guān)狀態(tài)寄存器或判斷是否滿足某種切換條件來控制邏輯功能塊工作在某種工作狀態(tài)下。在確定的工作狀態(tài)下對確定的數(shù)據(jù)完成確定的操作，實現(xiàn)系統(tǒng)的邏輯功能。
復(fù)位(RESET)是硬件電路設(shè)計中常用的操作。一旦系統(tǒng)復(fù)位，那么相關(guān)的寄存器恢復(fù)到初始值，相關(guān)的狀態(tài)機恢復(fù)到初始狀態(tài)，相關(guān)的存儲區(qū)恢復(fù)到預(yù)設(shè)值，所有的操作被停止而且無法恢復(fù)，當復(fù)位完成后，系統(tǒng)在狀態(tài)機控制下或根據(jù)狀態(tài)寄存器狀內(nèi)容重新啟動當前操作。
實用新型內(nèi)容針對上述現(xiàn)有網(wǎng)絡(luò)處理過程中修復(fù)所存在的問題和不足，本實用新型的目的是提供一種提高FPGA可靠性的局部復(fù)位裝置。
本實用新型是這樣實現(xiàn)的一種提高FPGA可靠性的局部復(fù)位裝置，包括，錯誤狀態(tài)寄存器，用于對從接收通道數(shù)據(jù)接收到發(fā)送通道數(shù)據(jù)發(fā)送整個鏈路上所有功能模塊的工作狀態(tài)進行監(jiān)測，對必須通過復(fù)位進行解決的問題進行統(tǒng)計；復(fù)位信號產(chǎn)生模塊，用于根據(jù)錯誤狀態(tài)寄存器統(tǒng)計的結(jié)果劃定需要復(fù)位的具體單元，以產(chǎn)生相應(yīng)的復(fù)位請求信號；復(fù)位實施控制模塊，用于控制復(fù)位操作的實施，決定是否以及何時進行具體的復(fù)位操作；復(fù)位保持/取消模塊，用于保持復(fù)位電平一定的周期，確保每個需要被復(fù)位的寄存器都完成復(fù)位，并在復(fù)位完成后使復(fù)位信號無效。
進一步地，所述錯誤狀態(tài)寄存器還可以是某幾個具體的狀態(tài)寄存器的組合或獨立設(shè)置的判斷邏輯模塊。
進一步地，所述劃定復(fù)位單元是局部單元，可以是一個模塊或幾個相關(guān)模塊。
進一步地，所述復(fù)位單元可以是寄存器，狀態(tài)機，存儲空間或其相關(guān)單元組合。
本實用新型通過對FPGA中的通信鏈路上所有功能模塊的工作狀態(tài)進行監(jiān)測，對出現(xiàn)問題的模塊進行判斷，若必須通過復(fù)位進行解決，則依據(jù)合理的局部復(fù)位原則，按照3個功能模塊劃分的方法，在不中斷整個系統(tǒng)正常工作的原則下，提供了一種局部錯誤自動復(fù)位的處理方法。一方面通過局部復(fù)位保證異常單元恢復(fù)正常工作，一方面將對整個系統(tǒng)的損害降到最低，一方面有力的保證了復(fù)位實施的可控性。提高了FPGA工作的可靠性。
以下結(jié)合附圖，對本實用新型作出詳細描述。
圖1是OSI模型數(shù)據(jù)處理結(jié)構(gòu)示意圖；圖2是網(wǎng)絡(luò)通信模型結(jié)構(gòu)示意圖；圖3是本實用新型的結(jié)構(gòu)示意圖；圖4是本實用新型的網(wǎng)絡(luò)處理系統(tǒng)結(jié)構(gòu)示意圖；圖5是本實用新型的接收通道鏈路復(fù)位實現(xiàn)結(jié)構(gòu)示意圖。
具體實施方式
本實用新型首先對從接收通道數(shù)據(jù)接收到發(fā)送通道數(shù)據(jù)發(fā)送整個鏈路上所有功能單元進行分析，確定可能發(fā)生錯誤的種類，并分析哪些錯誤必須要通過復(fù)位才能夠加以解決。一般來講，這些錯誤包括狀態(tài)機死鎖、緩沖區(qū)非正常溢出以及大量數(shù)據(jù)處理錯誤等等。對歸納出的每一種錯誤劃定局部復(fù)位的范圍，這個范圍可能是單獨一個單元，可能是相鄰的某幾個單元。復(fù)位范圍的劃定須保證復(fù)位后出現(xiàn)問題的相關(guān)單元都能恢復(fù)正常工作，還要盡量避免復(fù)位對其他正常工作單元的影響。由獨立的判定邏輯或錯誤狀態(tài)寄存器產(chǎn)生復(fù)位信號，其中，錯誤狀態(tài)寄存器可以是相應(yīng)功能單元自帶的單獨的狀態(tài)寄存器，也可以是某幾個狀態(tài)寄存器的某種組合。本實用新型只在功能單元一輪循環(huán)操作完成后的間歇時間對其進行復(fù)位操作，或是相關(guān)模塊一輪循環(huán)操作完成后的間歇時間進行復(fù)位操作，即盡量選取空閑時間完成。這是因為在數(shù)據(jù)通路中上級的輸出就是下級的輸入，相鄰單元之間雖然彼此功能獨立，但是通過數(shù)據(jù)總線發(fā)生聯(lián)系，如果不等一輪操作循環(huán)完成就隨時啟動局部復(fù)位，可能會造成本應(yīng)正常輸出的數(shù)據(jù)產(chǎn)生錯誤，進而導(dǎo)致下級單元發(fā)生不應(yīng)發(fā)生的錯誤。
本實用新型的復(fù)位可以是單元自動完成，也可以是用戶許可下地半自動方式完成，也可以是手動方式完成。自動方式指用戶不參與局部復(fù)位操作的發(fā)起和實施，一旦系統(tǒng)設(shè)計完成，局部復(fù)位操作就確定下來該在何時觸發(fā)，何時實施，用戶沒有自決權(quán)；半自動方式是指用戶可以打開或禁用局部復(fù)位功能，當打開時，具體的實現(xiàn)與自動方式相同，當禁止時，系統(tǒng)不具備局部復(fù)位能力；手動方式指每當觸發(fā)局部復(fù)位信號時，都將提示用戶是否進行局部復(fù)位，用戶可以通過相關(guān)的狀態(tài)提示選擇是否進行局部復(fù)位，這種措施保證了復(fù)位的可控性，因為一切都在用戶掌握之中。但一個系統(tǒng)如果局部復(fù)位頻繁的話，可能會給用戶帶來其他的困擾。
本實用新型復(fù)位且僅復(fù)位發(fā)生問題的單元或復(fù)位必須覆蓋的單元，而不對鏈路上其他正常運行的模塊進行復(fù)位，并力求對系統(tǒng)的影響最小，保證系統(tǒng)整體的穩(wěn)定性。
如圖3所示，本實用新型包括復(fù)位信號產(chǎn)生模塊，用于根據(jù)某個錯誤狀態(tài)寄存器、某幾個狀態(tài)寄存器的組合或獨立的判斷邏輯產(chǎn)生復(fù)位請求信號；復(fù)位信號產(chǎn)生模塊的輸出是復(fù)位請求信號，該信號有效表示現(xiàn)在滿足復(fù)位的條件，請求系統(tǒng)根據(jù)復(fù)位實施控制模塊自動/人工決定是否進行真實的復(fù)位操作。復(fù)位信號產(chǎn)生模塊一般由組合邏輯來實現(xiàn)。復(fù)位實施控制模塊，用于控制復(fù)位操作的實施，決定是否以及何時進行具體的復(fù)位操作；本實用新型根據(jù)局部復(fù)位處理的原則，滿足復(fù)位的條件并不意味著一定要發(fā)生復(fù)位操作或立即進行復(fù)位操作，復(fù)位實施控制模塊保證了復(fù)位過程的可控性及靈活性。復(fù)位實施控制模塊一般由MUX單元來實現(xiàn)。復(fù)位保持/取消模塊，用于保持復(fù)位電平一定的周期，確保每個需要被復(fù)位的寄存器都完成復(fù)位，并在復(fù)位完成后使復(fù)位信號無效。復(fù)位請求信號產(chǎn)生后何時進行真實的復(fù)位操作并不確定，這由復(fù)位實施控制模塊決定。而在復(fù)位實施控制模塊切實實施了復(fù)位后一般總是需要保持復(fù)位信號一段時間來確保每個需要復(fù)位的邏輯單元都能完成復(fù)位操作。從復(fù)位實施有效到復(fù)位結(jié)束這段時間的起始，復(fù)位信號產(chǎn)生模塊并不知道，而在這期間復(fù)位請求信號必須持續(xù)有效，保證復(fù)位操作過程的正確執(zhí)行。所以，復(fù)位請求信號不具備自動置無效的能力，需要外部邏輯告知復(fù)位信號產(chǎn)生模塊復(fù)位已完成，再由復(fù)位信號產(chǎn)生模塊使無效復(fù)位請求信號，完成一次復(fù)位操作的完整實施過程，這個外部邏輯就是復(fù)位保持/取消模塊。復(fù)位保持/取消模塊一般是由復(fù)位信號觸發(fā)的計數(shù)器或n級寄存器緩沖來實現(xiàn)。
如圖4所示，在接收通道鏈路上共用3個單元串并轉(zhuǎn)換、接收緩沖區(qū)、接收側(cè)處理器。串并轉(zhuǎn)換是串并轉(zhuǎn)換單元，其功能是將高速的串行(電)信號轉(zhuǎn)換成并行的電信號。接收緩沖區(qū)是緩沖單元，將并行數(shù)據(jù)按照并行總線的時序存入緩沖區(qū)供后級調(diào)用處理。接收側(cè)處理器是處理單元，從緩沖區(qū)中的數(shù)據(jù)中分離出數(shù)據(jù)包，以包為單元或以后端要求的格式發(fā)送給下級的處理單元，進行進一步的數(shù)據(jù)處理。核心處理邏輯是進一步數(shù)據(jù)處理單元，其內(nèi)部也有與接收通道/發(fā)送通道鏈路類似的結(jié)構(gòu)。
本實用新型以接收通道鏈路的三個單元為例進行具體實施過程進行詳細描述。首先，分析三個單元發(fā)生錯誤的可能性。串并轉(zhuǎn)換在進行串并轉(zhuǎn)換過程中有時會發(fā)生串并轉(zhuǎn)換錯誤，但是由于串并轉(zhuǎn)換單元從結(jié)構(gòu)上來說是流水線式的處理結(jié)構(gòu)，偶爾的錯誤并不會影響到后面輸入數(shù)據(jù)的處理，只要后續(xù)數(shù)據(jù)格式正確，串并轉(zhuǎn)換單元總是能在錯誤發(fā)生后自動恢復(fù)正常操作，因而串并轉(zhuǎn)換單元不由自身觸發(fā)復(fù)位操作。接收緩沖區(qū)是數(shù)據(jù)緩沖區(qū)，當后端單元進行數(shù)據(jù)處理發(fā)生大規(guī)模錯誤或異常時，往往是緩沖區(qū)由于某種原因造成存儲數(shù)據(jù)大規(guī)模錯誤導(dǎo)致，因而將緩沖區(qū)作復(fù)位處理，清除鏈路上錯誤的數(shù)據(jù)，這也是業(yè)界慣常的方法。接收側(cè)處理器是處理單元，因為是處理單元往往是工作在狀態(tài)機控制之下，一些設(shè)計上考慮不周的缺陷就可能導(dǎo)致系統(tǒng)死鎖或異常，因而接收側(cè)處理器單元有必要進行復(fù)位操作。
其次，本實用新型針對不同錯誤導(dǎo)致復(fù)位操作的覆蓋范圍進行確定。針對接收緩沖區(qū)錯誤，其覆蓋范圍應(yīng)該是接收緩沖區(qū)自身以及給接收緩沖區(qū)提供輸入數(shù)據(jù)的單元，在本例中就是串并轉(zhuǎn)換單元，因為既然接收緩沖區(qū)的輸入數(shù)據(jù)有誤，那么當然是串并轉(zhuǎn)換單元的工作出了問題，因而在不得已復(fù)位接收緩沖區(qū)單元的同時也要一并復(fù)位串并轉(zhuǎn)換單元，來保證復(fù)位的有效性和完備性。針對接收側(cè)處理器單元的復(fù)位，由接收側(cè)處理器單元自己的錯誤控制狀態(tài)寄存器產(chǎn)生，也只覆蓋接收側(cè)處理器單元自己。因為，當接收側(cè)處理器的數(shù)據(jù)源接收緩沖區(qū)中數(shù)據(jù)錯誤時，接收側(cè)處理器往往會報警指示輸入數(shù)據(jù)錯誤，這是施行前級的復(fù)位操作；當接收緩沖區(qū)中數(shù)據(jù)正常時，接收側(cè)處理器單元產(chǎn)生的錯誤是由接收側(cè)處理器單元自身的原因造成的，因而只需要復(fù)位接收側(cè)處理器單元即可，通過接收側(cè)處理器單元的局部復(fù)位，使得接收側(cè)處理器單元能重新工作在正常的工作狀態(tài)下，從而使系統(tǒng)恢復(fù)正常。
如圖5所示，詳細描述了本實用新型前述實施例的實現(xiàn)方法。在FPGA中間的B復(fù)位信號復(fù)位信號設(shè)計中，觸發(fā)邏輯_B及D1、D2是復(fù)位信號產(chǎn)生模塊，在觸發(fā)邏輯_B中，當同時發(fā)生B1、B2錯誤或者發(fā)生B3錯誤時，觸發(fā)一個復(fù)位請求信號B請求信號＝1，該信號由觸發(fā)邏輯中的寄存器輸出，在收到復(fù)位保持模塊的高電平信號之前保持輸出1不變。
2選1單元1、2選1單元2是復(fù)位實施控制模塊，復(fù)位請求輸出在經(jīng)過兩級MUX單元判決之后決定是否觸發(fā)B復(fù)位信號。2選1單元1是用戶判決，即用戶決定是否實施復(fù)位操作，這樣的設(shè)計增加了本實用新型應(yīng)用的靈活性，當系統(tǒng)要求必須復(fù)位時，將用戶判決輸入固定為1即可。2選1單元2是系統(tǒng)判決，即在用戶判決生效的基礎(chǔ)上由系統(tǒng)決定何時進行復(fù)位。這樣主要是為了在合理的時間實施具體的復(fù)位操作，保證復(fù)位實施對系統(tǒng)的影響最小，以及避免不必要的錯誤。系統(tǒng)判決條件的生成由單獨的邏輯產(chǎn)生。
局部復(fù)位B復(fù)位信號產(chǎn)生后，一方面觸發(fā)串并轉(zhuǎn)換和接收緩沖區(qū)的復(fù)位操作，一方面觸發(fā)復(fù)位保持/取消模塊的工作。
復(fù)位保持/取消模塊往往通過計數(shù)器來實現(xiàn)，在本例中就是B計數(shù)器和D3。在具體復(fù)位實施開始后開始計時，計時的依據(jù)是保證足夠的復(fù)位時間使得復(fù)位操作被充分執(zhí)行。具體可依靠詳細的時序設(shè)計來完成。在本例中，B計數(shù)器的初始值是0，在被B復(fù)位信號觸發(fā)后，每個時鐘周期自加1直到輸出為3(二進制的11)時，生成一個復(fù)位取消信號給觸發(fā)邏輯B，觸發(fā)邏輯B根據(jù)這個信號在下一個時鐘周期將寄存器輸出的B請求信號使無效。而B計數(shù)器則繼續(xù)自加到0時，停止自加，并等待下次觸發(fā)。B請求信號無效信號經(jīng)過兩級MUX傳遞到B復(fù)位信號，完成一次完整的局部復(fù)位過程。
P復(fù)位信號局部復(fù)位信號的產(chǎn)生與B復(fù)位信號類似，不作過多論述，P復(fù)位信號導(dǎo)致的局部復(fù)位只覆蓋接收側(cè)處理器單元。
此外，本實用新型為了更好地實現(xiàn)系統(tǒng)可控性及修復(fù)嚴重錯誤，往往增加單側(cè)數(shù)據(jù)鏈路的整體復(fù)位，因為有時并不清楚錯誤究竟發(fā)生在鏈路的哪個部分或錯誤太嚴重導(dǎo)致整個鏈路無法正常工作。這樣的信號常命名為TX復(fù)位信號和RX側(cè)復(fù)位信號。RX側(cè)復(fù)位信號局部復(fù)位發(fā)生時，串并轉(zhuǎn)換、接收緩沖區(qū)、接收側(cè)處理器單元全部復(fù)位，但并串轉(zhuǎn)換、發(fā)送緩沖區(qū)、發(fā)送側(cè)處理器單元并不復(fù)位，因為這樣可以保證了出問題的一側(cè)通路能夠恢復(fù)正常。同樣地，本發(fā)明的TX復(fù)位信號和RX側(cè)復(fù)位信號也屬于局部復(fù)位，可按前述方式實現(xiàn)即可。不過往往這兩個信號由用戶強制產(chǎn)生而非自動觸發(fā)，因為這兩個信號的破壞力很大，會造成一側(cè)通路的所有數(shù)據(jù)丟失。D6、D8、D9三個或門將系統(tǒng)復(fù)位信號，RX側(cè)復(fù)位信號，B復(fù)位信號，P復(fù)位信號組合輸出。
本實用新型FPGA中的復(fù)位是對寄存器、狀態(tài)機、存儲空間等的復(fù)位，根據(jù)FPGA結(jié)構(gòu)的特點，這些復(fù)位歸根結(jié)底都是對寄存器的復(fù)位。因此，本實用新型的局部復(fù)位信號的優(yōu)先級要低于系統(tǒng)復(fù)位信號的優(yōu)先級，反映在代碼中就是局部復(fù)位信號應(yīng)該嵌套在系統(tǒng)復(fù)位信號的下級，而一定不能設(shè)計在同一級中，并且局部復(fù)位信號自身也受系統(tǒng)復(fù)位信號的影響，當系統(tǒng)復(fù)位時，局部復(fù)位信號線也恢復(fù)初值(無效)，反之，系統(tǒng)復(fù)位信號的產(chǎn)生與局部復(fù)位沒有關(guān)系，前者不受后者的影響。
這樣，本實用新型實現(xiàn)了針對個別單元的局部復(fù)位，在不中斷整個系統(tǒng)正常工作的原則下，提供了一種局部錯誤自恢復(fù)的處理方法及裝置，提高了系統(tǒng)的可靠性和穩(wěn)定性。
權(quán)利要求1.一種提高FPGA可靠性的局部復(fù)位裝置，包括，錯誤狀態(tài)寄存器，用于對從接收通道數(shù)據(jù)接收到發(fā)送通道數(shù)據(jù)發(fā)送整個鏈路上所有功能模塊的工作狀態(tài)進行監(jiān)測，對必須通過復(fù)位進行解決的問題進行統(tǒng)計；復(fù)位信號產(chǎn)生模塊，用于根據(jù)錯誤狀態(tài)寄存器統(tǒng)計的結(jié)果劃定需要復(fù)位的具體單元，以產(chǎn)生相應(yīng)的復(fù)位請求信號；復(fù)位實施控制模塊，用于控制復(fù)位操作的實施，決定是否以及何時進行具體的復(fù)位操作；復(fù)位保持/取消模塊，用于保持復(fù)位電平一定的周期，確保每個需要被復(fù)位的寄存器都完成復(fù)位，并在復(fù)位完成后使復(fù)位信號無效。
2.如權(quán)利要求1所述的提高FPGA可靠性的局部復(fù)位裝置，其特征在于，所述錯誤狀態(tài)寄存器還可以是某幾個具體的狀態(tài)寄存器的組合或獨立設(shè)置的判斷邏輯模塊。
3.如權(quán)利要求1所述的提高FPGA可靠性的局部復(fù)位裝置，其特征在于，所述劃定復(fù)位單元是局部單元，可以是一個模塊或幾個相關(guān)模塊。
4.如權(quán)利要求1所述的提高FPGA可靠性的局部復(fù)位裝置，其特征在于，所述復(fù)位單元可以是寄存器，狀態(tài)機，存儲空間或其相關(guān)單元組合。
專利摘要本實用新型公開了一種提高FPGA可靠性的局部復(fù)位裝置，包括錯誤狀態(tài)寄存器、復(fù)位信號產(chǎn)生模塊、復(fù)位實施控制模塊和復(fù)位保持/取消模塊；分析從RECEIVER數(shù)據(jù)接收到TRANSMITTER數(shù)據(jù)發(fā)送整個鏈路上所有功能模塊的工作狀態(tài)，若處于非正常狀態(tài)，則判斷該非正常狀態(tài)是否必須通過復(fù)位進行解決，若是，則針對非正常狀態(tài)劃定局部復(fù)位的范圍，并生成對劃定復(fù)位單元的復(fù)位指令；復(fù)位指令發(fā)出后，在劃定復(fù)位單元的一輪循環(huán)操作完成后的間歇時間進行復(fù)位。本實用新型一方面通過局部復(fù)位保證異常單元恢復(fù)正常工作，一方面將對整個系統(tǒng)的損害降到最低，一方面有力地保證了復(fù)位實施的可控性。提高了FPGA工作的可靠性。
文檔編號G06F1/24GK2779739SQ20042000987
公開日2006年5月10日 申請日期2004年11月18日 優(yōu)先權(quán)日2004年11月18日
發(fā)明者何喆 申請人:北京銳安科技有限公司