專利名稱：再生時鐘中繼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在存儲器集成電路中的時鐘信號分配，更具體地涉及沿時鐘線設(shè)置以恢復(fù)時鐘信號邏輯電平的時鐘中繼器。
背景技術(shù)：
在數(shù)字同步系統(tǒng)中，有效的時鐘分配對系統(tǒng)正常工作是很必需的。時鐘信號的不適當?shù)穆賯鞑拗葡到y(tǒng)元件彼此保持充分同步的能力。另外，降級的時鐘信號會完全地造成系統(tǒng)的故障，即使其它部分為無瑕疵的設(shè)計和元件也好。參閱圖1，代表性的時鐘分配線路100包括具有低邏輯電平VL和高邏輯電平VH的基準時鐘信號102、時鐘輸入緩沖器或驅(qū)動器104。分配線路100在接收端具有固有電阻(R)和電容(C)106以及負載電容108。時鐘信號102被完全由周期性地高和低電壓電平(VH和VL)指定，理想地具有方波波形。
當線路的電阻R相當于或大于驅(qū)動器的開啟(ON)電阻時，傳播時延td與RC時間常數(shù)成正比。由于電阻R和電容C都隨長度呈線性關(guān)系地增加，因此傳播時延td與線路長度的平方成正比。
時鐘信號102的降級是由將輸入緩沖器104聯(lián)接于具有負載電容CL108的門電路的時鐘分配線路100的RC時間常數(shù)而造成的。時鐘信號102遭受降級以至于其初始的高VH和低VL值失真而偏離它們原來的值。這可以從輸出時鐘信號110中看出。分配線路100中的RC元件起到低通濾波器的作用以使時鐘信號102具有和時間常數(shù)RC成正比的上升時間和下降時間。結(jié)果，時鐘信號102不保持初始的時鐘信號波形。因此，需要能使時鐘信號的傳播時延和信號降級最小的時鐘分配網(wǎng)絡(luò)。
現(xiàn)存多種試圖解決上述問題的方法，每種方法都依賴于時鐘分配線路106的不同的固有電阻和電容值。在一種方法中，線路被分成較小的段以使時延td與長度呈近似線性關(guān)系，而不是與長度的平方呈線性關(guān)系。參閱圖2A，時鐘分配線路200A被分成k個段。該現(xiàn)有技術(shù)方法的目的是找到使傳播時延td最小的最優(yōu)段數(shù)k。
假設(shè)總的線路電阻為R而總的線路電容為C。線路的每段都由一個最小尺寸反相緩沖器或驅(qū)動器204界定，具有特征輸入電容Ci、202A以及特征輸出阻抗Ro、206A。每段都具有所分布的RC特征208A。假設(shè)所有段都具有相同長度，則每段的分布電阻Rs、208A等于R/k，而每段的分布電容Cs等于C/K。50％的傳播時延(圖3中Vout/Vin＝0.5的時刻)可表達成T_50％＝k
其中因子0.7是指由集總的電阻和電容(這里指R0和Ci)構(gòu)成的RC項，因子0.4是指由分布電阻和電容(這里指Rs和Cs)構(gòu)成的RC項。T_50％的最小值給出最佳k值，K_opt＝sqrt{0.4RC/0.7R0Ci}。
對于該最佳k值，連接兩個反相器的單獨一段的時延等于一個反相器的時延，0.4RsCs＝0.7R0Ci。
參閱圖2B，在另一種方法中，可使中繼器204B的大小以因數(shù)h增加而進一步改善傳播時延td。輸入電容202B現(xiàn)在為hCi，輸出阻抗201B現(xiàn)在是Ro/h，而分布的RC元件208B保持不變。在這種情況下，k和h的最佳值則變成K_opt＝sqrt{0.4RC/0.7R0Ci}，H_opt＝sqrt{R0C/RCi}。
圖3示出時鐘信號300上的時鐘分配線路的集總的和分布的RC特性的效果。在圖3中，在時鐘信號300上，集總RC的效果比分布RC的效果差。使所接收的時鐘信號的輸出電壓達到其集總RC線路302的高邏輯值的0.5需要0.7RC的時間，而輸出電壓僅用0.4RC就達到分布RC線路304的相同電壓電平。通過圖2B所采用的以因數(shù)h增加中繼器的方法，集總RC線路302對時鐘信號的嚴重后果得以改善。
參閱圖4，代替單個反相器的中繼器，另一種方法使用由多對串聯(lián)的反相器402和404組成的中繼器驅(qū)動器。這樣，沿分配線路段406傳播的時鐘信號的極性在時鐘分配線路400上的任何點都保持相同。
在上述所有方法中，中繼器結(jié)構(gòu)要求在中繼器輸入端接收的時鐘信號超過反相器的門限而得以工作。如果分配線路的RC值非常高，k_opt值將很大并且在該最佳值處的最小傳播時延可能仍然很大。
本發(fā)明的一個目的是為時鐘分配線路提供一種中繼器結(jié)構(gòu)，其相對于現(xiàn)有的中繼器結(jié)構(gòu)能減少總傳播時延。

發(fā)明內(nèi)容
本發(fā)明的目是通過使用輸出驅(qū)動器裝置的再生時鐘中繼器而實現(xiàn)的，該輸出驅(qū)動器裝置接收有關(guān)上升沿和下降沿的信息以恢復(fù)時鐘信號的高邏輯電平(VH)和低邏輯電平(VL)。為了實現(xiàn)上述目的，再生時鐘中繼器包括邊沿檢測器，每當檢測出上升沿時，它產(chǎn)生拉高控制信號，每當檢測出下降沿時，它產(chǎn)生拉低控制信號。在本發(fā)明的較佳實施例的邊沿檢測器中，使用高門限電平反相器和低門限電平反相器來產(chǎn)生拉高和拉低控制信號。這些控制信號相對于時鐘信號邊沿的相對時序可由多個邏輯門和一個鎖存器來保持固定。輸出驅(qū)動器被拉高控制信號和拉低控制信號觸發(fā)以恢復(fù)時鐘信號的高邏輯電平(VH)和低邏輯電平(VL)。


圖1示出耦合于現(xiàn)有技術(shù)的具有固有RC特性的代表性分配線路的時鐘信號的示意圖。
圖2A示出現(xiàn)有技術(shù)多級電路的示意圖，其用以減少由時鐘分配線路中的固有電阻和電容造成的傳播時延td。
圖2B示出現(xiàn)有技術(shù)的另一方法的示意圖，其用以通過增加中繼器的h因數(shù)而進一步減少由時鐘分配線路中的固有電阻和電容造成的傳播時延。
圖3示出時鐘信號上的時鐘分配線路的集總的和分布的RC特征的效果圖。
圖4示出又一現(xiàn)有技術(shù)的方法的示意圖，其中使用由在時鐘分配線路中串聯(lián)的反相器對組成的中繼器以便使時鐘信號的極性在線路中的任何點上都保持相同。
圖5是示出根據(jù)本發(fā)明的再生時鐘重復(fù)電路的一般特征的示意性框圖。
圖6是用于圖5的中繼器電路中的邊沿檢測器的較佳實施例的示意性電路圖。
圖7A和圖7B是示出用于圖6的邊沿檢測器中的高觸發(fā)點反相器和低觸發(fā)點反相器的操作圖表。
圖8示出根據(jù)本發(fā)明的表示圖5和圖6的再生時鐘發(fā)生器的諸部分電路的操作的信號時序圖。
圖9示出使用如圖5所示的再生時鐘中繼器的存儲裝置。
具體實施例方式
參閱圖5，根據(jù)本發(fā)明的用于恢復(fù)降級時鐘信號的低邏輯電平(VL)和高邏輯電平(VH)的再生時鐘發(fā)生器700包括邊沿檢測電路500和輸出驅(qū)動器電路706。邊沿檢測電路500從由固有RC阻抗704表征的時鐘分配線路702的一段中接收時鐘信號CKIN，并基于時鐘信號702的邏輯電平而產(chǎn)生拉高控制信號(PULL-UP#)或拉低控制信號(PULL-DOWN)。拉高控制信號(PULL-UP#)是通過檢測到時鐘信號的上升沿超過低門限電壓電平而產(chǎn)生的，拉低控制信號(PULL-DOWN)是通過檢測到時鐘信號的下降沿低于高門限電壓電平而產(chǎn)生的。輸出驅(qū)動器706具有在高邏輯電平(VH)連接于電源的拉高晶體管706A(通常為P型)以及在低邏輯電平(VL)(一般為接地)連接于電源的拉低晶體管706A(通常為n型)。拉高和拉低晶體管706A和706B各自接收拉高控制信號和拉低控制信號以恢復(fù)所接收的降級時鐘信號的高邏輯電平(VH)和低邏輯電平(VL)，并將所恢復(fù)的時鐘置于時鐘分配線路的另一段上，該另一段同樣由固有RC阻抗709表征且其輸出為節(jié)點710處的Ckout。
參閱圖6，邊沿檢測器500包括高門限電平反相器(IVH)540和低門限電平反相器(IVL)550，它們均耦合于時鐘輸入502。高門限電平反相器540產(chǎn)生第一信號(HIGH#)并通過反相器546產(chǎn)生該信號的反轉(zhuǎn)(HIGH)。低門限電平反相器(IVL)產(chǎn)生第二信號(LOW#)并通過反相器556產(chǎn)生該信號的反轉(zhuǎn)(LOW)。這四個信號被輸入到或非(NOR)邏輯門562和564，或非邏輯門562和564的輸出被輸入到置位/復(fù)位鎖存器566。鎖存器566的輸出和四路信號(HIGH、HIGH#、LOW、LOW#)一起被輸入到與非(NAND)和或非(NOR)邏輯門568和570以生成拉高控制信號(PULL-UP#)和拉低控制信號(PULL-DOWN)。
高門限電平反相器(IVH)540由低門限的p溝道晶體管542和高門限的n溝道晶體管544組成。低門限電平PMOS晶體管542被用作拉高晶體管，其源極連接于電源。高門限電平NMOS晶體管544被用作拉低晶體管，其源極連接于電位地。低門限PMOS晶體管542和高門限電平拉低NMOS晶體管544的柵極均連接于時鐘輸入Ck。最后，低門限PMOS晶體管542的漏極和NMOS晶體管544的漏極一起形成產(chǎn)生信號HIGH#的反相器輸出。
圖7A示出用于本發(fā)明的高門限電平反相器(IVH)540的傳遞函數(shù)特征曲線圖。高門限電平反相器(IVH)540中的低門限PMOS晶體管542和高門限NMOS晶體管544使得門限電壓Vth非常高并使Vth和VH之間的距離非常窄。這可從曲線540A中看出來。
返回圖6，低門限電平反相器(IVL)550包括用作拉高晶體管的高門限PMOS晶體管552，該拉高晶體管552耦合于用作拉低晶體管的低門限電平NMOS 554。低門限電平反相器(IVL)550通過檢測到輸入時鐘信號502上升到高于預(yù)設(shè)低邏輯電平(VL)而產(chǎn)生第二信號(LOW#)。第二信號(LOW#)被輸入到反相器556以產(chǎn)生反相信號(LOW)。在低門限電平反相器(IVL)550中，低門限電平NMOS晶體管554被用作拉低晶體管，其源極連接于電位地547。高門限電平PMOS晶體管552被用作拉高晶體管，其源極連接于電源543。高門限電平PMOS晶體管552和低門限電平NMOS晶體管554的柵極均連接于時鐘信號輸入502。最后，高門限電平PMOS晶體管552的漏極和低門限電平NMOS晶體管554的漏極一起形成產(chǎn)生信號LOW的反相器輸出。
在圖7B中，可以看出低門限電平反相器(IVL)550的傳遞函數(shù)與高門限電平反相器(IVH)540的相反。不象高門限電平反相器(IVH)540，低門限電平反相器(IVL)550具有低門限電壓(Vth)以檢測時鐘信號502的瞬變。Vth和VH之間的距離很大。
高門限電平檢測器(IVL)540的輸出HIGH#和低門限電平檢測器(IVH)550的輸出LOW#均被輸入到第一或非(NOR)門562。第一或非(NOR)門562的輸出被輸入到置位/復(fù)位鎖存器566的復(fù)位端。反相輸出HIGH和LOW被輸入到第二邏輯或非(NOR)門564中。第二或非(NOR)門564的輸出被輸入到置位/復(fù)位鎖存器566的置位端。置位/復(fù)位鎖存器566的輸出被稱為RISE信號。該信號RISE表示時鐘信號502的邊沿是上升還是下降。一般來說，置位/復(fù)位鎖存器566僅當置位端為高(HIGH)時變高(HIGH)而當復(fù)位端為高(HIGH)時變LOW。當置位端和復(fù)位端均為低(LOW)或零時，鎖存器566保持其先前值，Qn+1＝Qn。
RISE信號和反相器信號HIGH#和LOW一起被輸入到第一與非(NAND)門568以提供拉高控制信號(PULL_UP#)。信號HIGH、LOW#和RISE均被輸入到第三或非(NOR)邏輯門570以產(chǎn)生拉低控制信號(PULL_DOWN)。
參閱圖8，曲線800A示出了圖5中輸入處的時鐘信號502。該接收的時鐘信號由其低(VL)和高(VH)邏輯電平所定義，但由于它所傳播經(jīng)過的時鐘分配線路上的RC特征而降級并因此具有斜波形，與定義明確的邊沿瞬變相比，它具有相對較長的上升和下降時間。高門限電平反相器(IVH)540檢測跨過高邏輯電平VH附近的高門限電平(VTH)的時鐘瞬變，而低門限電平反相器(IVL)檢測跨低邏輯電平VL附近的低門限電平(VTL)的時鐘瞬變。在時鐘的上升期間，跨過低門限電平(VTL)的瞬變發(fā)生在時刻t0并稍后再次發(fā)生于t4。跨過高門限電平(VTH)的瞬變發(fā)生在t1(并稍后再次發(fā)生于t5)。t0和t1之間的周期由一個拉高控制信號脈沖(PULL-UP#)所表征，如曲線800E所示。在時鐘的下降期間，跨過高門限電平(VTH)的瞬變發(fā)生在時刻t2(和t5之后后未圖示的時刻)?？邕^低門限電平(VTL)的瞬變發(fā)生在t3(和稍后未圖示的時刻)。t2和t3之間的時間周期由一個拉低控制信號脈沖(PULL-DOWN)所表征，如曲線800F所示。
參閱曲線800B，當輸入時鐘信號CK、800A跨過低邏輯電平VL時，低觸發(fā)點反相器550將其輸出LOW#拉至接地電位，而其互補值LOW變高，參見信號800B。LOW信號的邊沿處于時刻t0和t3。
參閱曲線800C，當時鐘信號Ck增加時，低門限電平PMOS 542開始導(dǎo)通并因此輸出HIGH#為VH。此時，高門限電平NMOS 544不導(dǎo)通。僅當時鐘信號502到達VTH時，低門限PMOS 544才能防止電流流經(jīng)溝道并變得不導(dǎo)通。同時，高門限NMOS導(dǎo)通。結(jié)果，高門限電平NMOS接管并將輸出(HIGH#)拉低。在圖中的800C，HIGH的曲線表示HIGH#輸出的反轉(zhuǎn)。HIGH信號的邊沿分別處于t1和t2。
通過參照曲線800D，置位/復(fù)位鎖存器566的輸出響應(yīng)RISE被示出。當或非(NOR)門564的HIGH、LOW端均為低(LOW)時，鎖存器566的置位端為高(HIGH)。另一方面，僅當HIGH#、LOW#為邏輯低(LOW)或零時，復(fù)位端才為高(HIGH)。RISE信號的下降沿在t1，表示時鐘上升已經(jīng)結(jié)束。RISE信號的上升沿在t3，表示時鐘的下降沿已結(jié)束。
圖表800E示出拉高控制信號(PULL_UP#)以及它檢測如圖表800A所示的時鐘信號的上升沿的方法。同樣，拉高控制信號的脈沖持續(xù)時間表示t0和t1之間的時間間隔。
圖表800F示出拉低控制信號(PULL_DOWN)以及它檢測如圖表800A所示的時鐘信號的下降沿的方法。下降控制信號的脈沖持續(xù)時間表示t2和t3之間的時間間隔。
參閱圖9，同步存儲裝置1000包括如上所述的再生時鐘中繼器500以便在時鐘線路上在存儲裝置1000的不同位置再生時鐘信號。這表示將時鐘中繼器于集成電路的典型應(yīng)用。典型的存儲裝置1000包括存儲陣列1002、控制電路1004、行解碼器1006、列解碼器1010、檢測和寫入電路1008和1012、時鐘電路1014。再生時鐘中繼器500沿時鐘分配線路貫穿分布在裝置1000中，其中時鐘分配線路被分成若干段。
權(quán)利要求
1.一種用于在時鐘分配線路上再生時鐘信號的時鐘中繼器，包括邊沿檢測器裝置，用于檢測所述時鐘信號的上升沿和下降沿，并響應(yīng)于此分別產(chǎn)生拉高和拉低控制信號；以及輸出驅(qū)動器裝置，連接于所述邊沿檢測器裝置以接收在那里形成的所述控制信號，用于恢復(fù)所述時鐘信號的高和低邏輯電平。
2.如權(quán)利要求1所述的時鐘中繼器，其特征在于，所述邊沿檢測器裝置還包括電平檢測器裝置，通過檢測來自所述時鐘信號低邏輯電平的上升沿和來自所述時鐘信號高邏輯電平的下降沿而產(chǎn)生第一信號和第二信號；第一邏輯或非門，適于接收第一信號的反轉(zhuǎn)和第二信號的反轉(zhuǎn)；第二邏輯或非門，適于接收第一信號和第二信號；置位/復(fù)位鎖存器，在置位輸入端耦合于第一邏輯或非門的輸出并在復(fù)位輸入端耦合于第二邏輯或非門的輸出以產(chǎn)生第三信號；第一邏輯與非門，適于接收第一信號、第二信號的反轉(zhuǎn)以產(chǎn)生拉高控制信號；以及第三邏輯或非門，適于接收第一信號的反轉(zhuǎn)、第二信號和第三脈沖信號以生成拉低控制信號。
3.如權(quán)利要求2所述的時鐘中繼器，其特征在于，所述電平檢測器裝置還包括用于檢測所述時鐘信號的所述高邏輯電平的第一電平檢測器裝置和用于檢測所述時鐘信號的所述低邏輯電平的第二電平檢測器裝置。
4.如權(quán)利要求3所述的時鐘中繼器，其特征在于，所述第一電平檢測器裝置還包括低門限PMOS晶體管和高門限NMOS晶體管，用于檢測所述時鐘信號的所述高邏輯電平，其中，所述低門限PMOS晶體管的柵極和所述高門限NMOS晶體管的柵極彼此耦合并耦合于所述時鐘信號，所述低門限PMOS晶體管的漏極耦合于高門限NMOS晶體管的漏極，所述低門限PMOS的源極耦合于源電壓，而所述高門限NMOS晶體管的源極耦合于電位地；以及第一反相器，所述第一反相器具有耦合于所述低門限PMOS晶體管和所述高門限NMOS晶體管的共漏極以產(chǎn)生所述第一信號的輸入端，其中，所述第一反相器的輸出端是所述第一信號的反轉(zhuǎn)。
5.如權(quán)利要求3所述的時鐘中繼器，其特征在于，所述第二電平檢測器裝置還包括用于檢測所述時鐘信號的所述低邏輯電平的高門限PMOS晶體管和低門限NMOS晶體管，其中，所述高門限PMOS晶體管的柵極和所述低門限NMOS晶體管的柵極被彼此耦合，所述高門限PMOS晶體管的漏極耦合于低門限NMOS晶體管的漏極，所述高門限PMOS晶體管的源極耦合于所述源電壓，而所述低門限NMOS晶體管的源極耦合于所述電位地；以及第二反相器，所述第二反相器具有耦合于所述高門限NMOS晶體管和所述低門限PMOS晶體管的共漏極以產(chǎn)生所述第二信號的輸入端，其中，所述第二反相器的輸出端是所述第二信號的反轉(zhuǎn)。
6.如權(quán)利要求1所述的再生時鐘中繼器，其特征在于，所述輸出驅(qū)動器裝置還包括拉高PMOS晶體管；耦合于所述拉高PMOS晶體管的NMOS拉低晶體管，其中，所述PMOS拉高晶體管的柵極耦合于所述拉高控制信號，所述拉高PMOS晶體管的漏極耦合于所述NMOS拉低晶體管的漏極并耦合于所述時鐘信號，PMOS拉高晶體管的源極耦合于所述源電壓，NMOS拉低晶體管的柵極耦合于所述拉低控制信號，而所述拉低NMOS晶體管的源極耦合于所述電位地。
7.如權(quán)利要求1所述的時鐘中繼器，其特征在于，沿同步存儲裝置內(nèi)時鐘電路的時鐘線路上分布有多個所述時鐘中繼器，所述存儲裝置包括包括多個按列或按行排列的存儲單元在內(nèi)的存儲單元陣列；數(shù)據(jù)輸入/輸出端；檢測和寫入電路；用于選擇所述存儲單元陣列的行和列的行/列地址解碼器；控制電路，響應(yīng)于來自時鐘電路的時鐘信號，用來控制所述同步半導(dǎo)體存儲裝置的操作；以及用于同步所述同步半導(dǎo)體存儲裝置的操作的時鐘電路。
8.一種在同步半導(dǎo)體存儲器中再生時鐘信號的方法，所述方法包括下列步驟從所述時鐘信號的低邏輯電平中檢測上升沿和從所述時鐘信號的高邏輯電平中檢測下降沿；響應(yīng)于檢測到時鐘信號的上升沿而生成拉高控制信號；響應(yīng)于檢測到時鐘信號的下降沿而生成拉低控制信號；使用拉高控制信號恢復(fù)所述高邏輯電平；以及使用拉低控制信號恢復(fù)所述低邏輯電平。
9.如權(quán)利要求8所述的方法，其特征在于，產(chǎn)生拉高控制信號的步驟還包括下列步驟基于高邏輯電平產(chǎn)生第一信號；基于低邏輯電平產(chǎn)生第二信號；以及使用第一和第二信號以及它們的互補信號而產(chǎn)生第三信號。
全文摘要
一種再生時鐘中繼器(圖5700)包括邊沿檢測器(圖6，500)和輸出驅(qū)動器裝置(706)以通過恢復(fù)其高邏輯電平和低邏輯電平而產(chǎn)生時鐘信號(CK)。輸出驅(qū)動器裝置還包括拉高(706A)和拉低(706B)電路，它們適于接收一對控制信號(PULL－UP#、PULL－DOWN#)。通過邊沿檢測器生成這些控制信號以檢測時鐘信號的上升沿和下降沿。在邊沿檢測器中，一對門限電平檢測器(540、550)檢測時鐘信號的高和低邏輯電平并將結(jié)果輸入到邏輯門組合(562、564、568、570)和鎖存器(566)以便使信號標記的位置保持固定。這些控制信號的固定位置觸發(fā)輸出驅(qū)動器裝置以恢復(fù)所述時鐘信號的高邏輯電平和低邏輯電平。
文檔編號G06F1/10GK1809959SQ200480016980
公開日2006年7月26日 申請日期2004年5月18日 優(yōu)先權(quán)日2003年6月17日
發(fā)明者S·西韋羅, M·弗盧里歐 申請人:愛特梅爾股份有限公司