專利名稱：電壓源的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于集成電路的電壓源結(jié)構(gòu)，具體來(lái)說(shuō)，本發(fā)明涉及一種電壓源結(jié)構(gòu)，它是可以分割的，以使邏輯樹的邏輯路徑可以按照邏輯路徑的延遲在預(yù)定電壓下操作。
背景技術(shù)：
一直存在改進(jìn)集成電路性能的需求。這種需求是要求減小功耗，尤其是在用電池供電的便攜式設(shè)備中。降低功耗，例如通過降低操作電壓，可以使設(shè)備的操作能夠延長(zhǎng)一時(shí)間周期。這種技術(shù)由于電源電壓對(duì)于能量消耗是二次關(guān)系而變得特別有效。然而，降低操作電壓產(chǎn)生性能下降的效果，即減慢了信號(hào)在集成電路上的傳播，這與較高操作速度的總體要求是背道而馳的。
使用稱之為“電壓伸縮(voltage scaling)”技術(shù)來(lái)降低集成電路上的能量消耗是公知的。電壓掃描的一種方法基于如下的假設(shè)在標(biāo)稱電源電壓上，電路延遲的環(huán)境規(guī)定大于這個(gè)電路的實(shí)際最壞情況的延遲。在這種情況下，電路可以在小于標(biāo)稱電壓的固定電源電壓上操作，由此可以在不降低所需性能的條件下降低能量消耗。雖然這種技術(shù)具有只在兩個(gè)電源電壓之間的接口需要一個(gè)電平轉(zhuǎn)換器的優(yōu)點(diǎn)，但它只提供節(jié)省功率的一種有限的形式。
另一種降低電路電壓的公知技術(shù)基于如下的假設(shè)由于環(huán)境提供給電路的工作負(fù)載是容易改變的，所以電路延遲的環(huán)境規(guī)定是隨時(shí)間變化的。這就意味著，電路有時(shí)的工作比其它時(shí)間更難和更快。這種變化根據(jù)需要允許電路在不同的電源電壓上操作。例如，當(dāng)電路不必全速地操作時(shí)，電源電壓和相應(yīng)的時(shí)鐘頻率可以降低。然而，這種類型的安排遭遇如下的缺點(diǎn)需要相當(dāng)大量的時(shí)間來(lái)改變電路的電源電壓(即，取決于實(shí)際的電壓差和電路的電容)。
此外，以上所述的技術(shù)還遭受的缺點(diǎn)是由于循環(huán)時(shí)間還應(yīng)該動(dòng)態(tài)地跟隨最壞情況下的延遲，所以必須動(dòng)態(tài)地改變電路的時(shí)鐘頻率。于是，電路的任何調(diào)節(jié)在一般情況下都要涉及引入用于動(dòng)態(tài)地改變電源電壓的一個(gè)控制器，在朝向環(huán)境的接口處的一個(gè)電平轉(zhuǎn)換器，
用于動(dòng)態(tài)地改變時(shí)鐘頻率的一個(gè)控制器，在朝向環(huán)境的接口處的一個(gè)所謂的時(shí)鐘域橋(允許電路的時(shí)鐘域與環(huán)境的可能不同的時(shí)鐘域通信)。
電壓伸縮的另一種方法基于如下的假設(shè)在設(shè)計(jì)一個(gè)電路時(shí)，有時(shí)以附加區(qū)域換取降低能量消耗。附加區(qū)域用于復(fù)制電路中的邏輯樹和對(duì)應(yīng)的輸入寄存器。這將允許所述電路在一個(gè)固定的電源電壓上操作，該固定的電源電壓可以使這些邏輯樹的最壞情況下的延遲加倍。通過交替地定時(shí)這些邏輯樹的輸入寄存器，可以使單個(gè)輸入寄存器的時(shí)鐘頻率減半。最后，使用一個(gè)附加的多路復(fù)用器來(lái)重新組合兩個(gè)邏輯樹的結(jié)果。雖然這種方法對(duì)于設(shè)計(jì)的通過量沒有產(chǎn)生很大的影響，但是還有如下的缺點(diǎn)對(duì)于可能需要再次面向環(huán)境的多路復(fù)用器和任選的電平轉(zhuǎn)換器，將會(huì)引入額外的延遲。此外，這種安排還具有使邏輯樹的執(zhí)行時(shí)間降低二分之一的缺點(diǎn)。
本發(fā)明的目的是提供一種不會(huì)遭受上述缺點(diǎn)的電壓源結(jié)構(gòu)以及為集成電路設(shè)計(jì)電壓源結(jié)構(gòu)的方法。

發(fā)明內(nèi)容
按照本發(fā)明的第一方面，提供一種用于集成電路的電壓源結(jié)構(gòu)，集成電路包括具有多個(gè)邏輯路徑的一個(gè)或多個(gè)邏輯樹，每個(gè)邏輯路徑在特定的電壓電平上都有一個(gè)相關(guān)的延遲，其特征在于對(duì)于所述電壓源結(jié)構(gòu)進(jìn)行分割，以便按照這個(gè)邏輯路徑的延遲預(yù)先確定提供給特定邏輯路徑的電壓電平。
本發(fā)明的優(yōu)點(diǎn)是允許每個(gè)邏輯路徑都在最低可接受的電壓電平上操作，由此可節(jié)省功耗。
按照本發(fā)明的另一方面，提供一種為包括具有多個(gè)邏輯路徑的一個(gè)或多個(gè)邏輯樹的集成電路設(shè)計(jì)電壓源結(jié)構(gòu)的方法，每個(gè)邏輯路徑在特定的電壓電平都具有相關(guān)的延遲，所述的方法包括如下步驟選擇具有兩個(gè)或多個(gè)邏輯路徑的并且具有不等的延遲的一個(gè)邏輯樹；在所選邏輯樹內(nèi)并且在特定電壓電平上確定每個(gè)邏輯路徑的延遲；分割所述電壓源，以使提供給邏輯樹內(nèi)每個(gè)邏輯路徑的電壓電平都基于邏輯路徑的延遲。


為了更好地理解本發(fā)明，并且為了更加清楚地表示本發(fā)明是如何付諸實(shí)施的，現(xiàn)在借助于實(shí)例參照附圖，其中圖1a、1b、1c示出了具有多個(gè)邏輯路徑的并且具有不同的延遲的典型邏輯樹；圖2a、2b、2c示出了按照本發(fā)明是如何分割圖1的邏輯樹以便在不同的電源電上操作的；圖3a、3b、3c示出了按照本發(fā)明的不同實(shí)施例分割電源電壓的可替換方式；圖4a、4b比較了傳統(tǒng)的電壓結(jié)構(gòu)與本發(fā)明的電壓結(jié)構(gòu)。
具體實(shí)施例方式
圖1a-1c示出了一組示例性的邏輯樹10a-10c的示意圖。每個(gè)結(jié)點(diǎn)11a-11c代表對(duì)應(yīng)的邏輯樹10a-10c的根。每個(gè)線長(zhǎng)度的垂直部分表示在特定的電壓電平上(例如電源電壓或標(biāo)稱電壓上)的部分邏輯樹10的延遲。圖1a示出包括第一邏輯路徑13和第二邏輯路徑15的一個(gè)邏輯樹10a。邏輯路徑13具有一個(gè)非重疊部分13a和一個(gè)重疊部分17，重疊部分17是與邏輯路徑15共享的。類似地，邏輯路徑15具有一個(gè)非重疊部分15a和一個(gè)重疊部分17，重疊部分17是與邏輯路徑13共享的。換言之，邏輯路徑13和15共享重疊部分17。
圖1b示出了包括邏輯路徑19、21、23的邏輯樹10b，由此，邏輯樹21和23共享一個(gè)重疊部分25。邏輯路徑21、23分別包括非重疊部分21a和23a。
圖1c示出了包括邏輯路徑27、29、31、33的邏輯樹10c。邏輯路徑27、29、31、33沒有任何重疊部分。
要說(shuō)明的是，每個(gè)邏輯樹10a-10c中的最壞情況下的延遲得到了相當(dāng)好的平衡。這就是說(shuō)，按照現(xiàn)有技術(shù)，可以配置所有的邏輯樹10a-10c，以使它們?cè)谙嗤碾娫措妷荷喜僮鳌?br> 然而，按照本發(fā)明，要對(duì)邏輯樹10a-10c中的邏輯路徑進(jìn)行分割，以使它們能在不同的電源電壓上操作，正如下面參照附圖2a-2c對(duì)此進(jìn)行說(shuō)明的。參照附圖2c(圖2c與圖1c對(duì)應(yīng)，其中的邏輯路徑?jīng)]有任何重疊部分)，按照特定路徑的最壞情況下的延遲來(lái)確定每個(gè)邏輯路徑27、29、31、33的電壓。例如，可以給具有最長(zhǎng)延遲的邏輯路徑29(見圖1c)分配一個(gè)高的電源電壓V1，例如標(biāo)稱電源電壓。然而，可以給具有最短延遲的邏輯路徑27(見圖1c)分配一個(gè)較低的電源電壓V2。類似地，可以給延遲與邏輯路徑27的延遲類似的邏輯路徑31分配一個(gè)電源電壓V2。可以給延遲甚至于更短的邏輯路徑33分配一個(gè)較低的電源電壓V3。
從以上所述可以看出，本發(fā)明將邏輯樹10c分割成多個(gè)分開的邏輯路徑，并且根據(jù)特定邏輯路徑的最壞情況下的延遲將一個(gè)電源電壓分配給每個(gè)邏輯路徑。這就可以降低功耗，因?yàn)樘峁┙o邏輯樹內(nèi)各個(gè)邏輯路徑的電源電壓能夠降低，從而可以降低總的功耗。此外，向每個(gè)邏輯路徑施加不同的電源電壓可以抵消對(duì)應(yīng)的邏輯路徑的延遲。
當(dāng)邏輯樹包括具有重疊部分的邏輯路徑時(shí)，如圖1a和1b所示，本發(fā)明提供分割邏輯路徑的重疊部分的替換方式。例如，按照第一實(shí)施例，重疊部分可以共享，如以下圖2a所描述的?？商鎿Q地，按照另一個(gè)實(shí)施例，可以復(fù)制重疊部分，如以下圖2b所描述的。
現(xiàn)在參照附圖2a，圖2a示出了圖1a中的重疊部分17是如何共享的。給邏輯路徑15的非重疊部分15a(即具有最長(zhǎng)的延遲)分配第一電壓電平V1，例如標(biāo)稱電源電壓。還要給在邏輯路徑13和15之間共享的重疊部分17分配第一電壓電平V1。然而，由于邏輯路徑13具有較短的延遲，所以給非重疊部分13a提供一個(gè)較低的電源電壓V2。虛線表示在電壓電平V2上操作的邏輯路徑13的非重疊部分13a應(yīng)該穩(wěn)定以便使電壓電平V1的共享部分隨時(shí)間穩(wěn)定。
這種安排的優(yōu)點(diǎn)是可以保持邏輯路徑13和15之間的物理依賴性。然而，這種安排的缺點(diǎn)是至少一個(gè)邏輯路徑(即，在所示的實(shí)施例中是邏輯路徑13)具有多個(gè)部分17、13a，它們分別在它們自已的電源電壓電平V1、V2上操作。換言之，為邏輯路徑13的重疊部分17提供較高的電壓電平V1，為非重疊部分13a提供較低的電壓電平V2。于是，雖然這種安排具有在集成電路上不需要任何附加區(qū)域的優(yōu)點(diǎn)，但這種安排不能實(shí)現(xiàn)最大可能的能量降低。
參照附圖2b，圖2b示出了第二實(shí)施例，其中復(fù)制了一個(gè)重疊部分。把具有最長(zhǎng)延遲的邏輯路徑19和21配置成可以在最高電壓電平V1上操作。然而，由于已經(jīng)復(fù)制了圖1b的重疊部分25，這將使邏輯路徑23的整體(即包括非重疊部分23a和重疊部分25)可以在最低的電源電壓V3上進(jìn)行操作。這種安排完全排除了物理依賴性，為邏輯樹10b中分開的邏輯路徑19、21、23提供它們自已的固定電源電壓。雖然這種安排具有引入了額外區(qū)域的缺點(diǎn)，但是它的確具有可以分割電壓源結(jié)構(gòu)以使分開的電源電壓電平可以提供給每個(gè)邏輯路徑19、21、23的優(yōu)點(diǎn)，由此可以實(shí)現(xiàn)最大可能的能量降低。
優(yōu)選地，按照這個(gè)實(shí)施例，還要復(fù)制在這個(gè)電路中提供的任何輸入寄存器，這是因?yàn)橐坏┹斎胱兓?，引入的邏輯就很可能是紋波(因此消耗了一些額外的能量)。優(yōu)選地，輸入寄存器是按照條件進(jìn)行定時(shí)的，只在將要選擇對(duì)應(yīng)的邏輯路徑之后的時(shí)鐘事件上進(jìn)行定時(shí)。當(dāng)這種結(jié)果有用時(shí)，這將使新的硬件只通過邏輯路徑傳播變化。當(dāng)然，選擇這個(gè)路徑結(jié)果的信號(hào)(即多路復(fù)用器選擇信號(hào)或任何類似的信號(hào))可用于確定實(shí)際應(yīng)該定時(shí)輸入寄存器的哪個(gè)拷貝。
既然已經(jīng)正確地分割并且安排了路徑從而可以接收如圖2a-2c所示的對(duì)應(yīng)電源電壓，就必須重新組合邏輯路徑以保持在功能上與初始的邏輯樹等價(jià)。圖3a-3c示出了如圖2a-2c所示的例子中的邏輯路徑是如何重新組合成邏輯樹的。
圖3a示出了部分共享的(即具有重疊部分的)邏輯路徑在共享開始的位置相互重新連接。如果不同的邏輯路徑使用不同的電源電壓電平，例如在本示例中邏輯路徑13使用電壓V2，邏輯路徑15使用電壓V1，則使用電平轉(zhuǎn)換器可以允許不同的電源電壓域V1、V2通信。電平轉(zhuǎn)換器(未示出)定位在圖2a中由虛線先前表示的位置，即定位在重疊開始的位置。
完全沒有共享的邏輯路徑應(yīng)該連接到邏輯樹的根部，例如借助于多路復(fù)用器(未示出)進(jìn)行這樣的連接。如以上所述，如果在不同電壓域上操作邏輯路徑，則可以使用電平轉(zhuǎn)換器允許不同的電源電壓域進(jìn)行通信。多路復(fù)用器可以在任何電源電壓上操作，條件就是這些多路復(fù)用器不得違反規(guī)定的延遲預(yù)算。優(yōu)選地，使用包含具有開始時(shí)最壞情況下的延遲的路徑的分割部分作為多路復(fù)用器的電源電壓，因?yàn)檫@種分割部分必須具有最高的電源電壓并因此引入最短的多路復(fù)用器延遲。
圖3b涉及復(fù)制重疊部分的實(shí)施例，使用一個(gè)多路復(fù)用器(未示出)在根部11b進(jìn)行重新連接。為邏輯路徑19和21提供電源電壓V1，例如標(biāo)稱電源電壓，為邏輯路徑23提供較低的電源電壓V3。如以上所述，在根部11b的多路復(fù)用器優(yōu)選地在最高電源電壓V1上操作。
圖3c示出了如何使用一個(gè)多路復(fù)用器(未示出)在根部11c簡(jiǎn)單地重新連接沒有重疊部分的邏輯路徑。于是，如圖2c所描述的，邏輯路徑29在電源電壓V1上操作，邏輯路徑27和31在電源電壓V2上操作，邏輯路徑33在電源電壓V3上操作。再一次地，在根部11c的多路復(fù)用器優(yōu)選地在最高的電源電壓V1上進(jìn)行操作。
圖4a和4b分別示出了常規(guī)的邏輯電路和具有按照本發(fā)明的電壓源結(jié)構(gòu)的邏輯電路。圖4a和4b示出了對(duì)上述的圖1b-3b所示的邏輯樹進(jìn)行的調(diào)節(jié)。按照常規(guī)，所示的云代表某些形式的邏輯。
圖4a示出了常規(guī)情況的示意圖。根部分支成兩個(gè)部分，在這里稱之為C和D，它們由信號(hào)S1選擇。應(yīng)該注意的是，分支C對(duì)應(yīng)于圖1b-3b中的邏輯路徑21、23的重疊部分25，分支D對(duì)應(yīng)于邏輯路徑19。分支C分支成兩個(gè)路徑A和B，它們由信號(hào)S0選擇。路徑A和B分別對(duì)應(yīng)于圖1b-3b中的邏輯路徑23、21的非重疊部分23a、21a。所有的路徑取決于由時(shí)鐘信號(hào)Clk驅(qū)動(dòng)的同一組輸入寄存器35(即沒有輸入寄存器的復(fù)制)。
圖4b示出了相同電路的示意圖，所述的電路已經(jīng)修改成具有按照本發(fā)明的電壓源結(jié)構(gòu)。復(fù)制共享的路徑C(即，對(duì)應(yīng)于部分25)，并且該共享的路徑C與路徑A(即邏輯路徑23的非重疊部分23a)一起在較低的電壓源V3上進(jìn)行操作。邏輯路徑BC(即，對(duì)應(yīng)于圖3b中邏輯路徑21的非重疊部分21a和重疊部分25)在較高的電壓電平V1上操作，邏輯路徑D同樣在較高的電壓電平V1上操作(對(duì)應(yīng)于圖3b中的邏輯路徑19)。
優(yōu)選地，按照復(fù)制輸入寄存器37的形式復(fù)制輸入寄存器35，以使路徑AC能夠接收它自已的輸入寄存器的拷貝。如果路徑AC只用于下一個(gè)時(shí)鐘循環(huán)，則只定時(shí)輸入寄存器37(按照常規(guī)，省略符號(hào)代表隨后的一個(gè)時(shí)鐘循環(huán)它對(duì)應(yīng)信號(hào)的值)。否則，定時(shí)初始組的輸入寄存器35。要注意的是，如果期望的話，可以為路徑D引入輸入寄存器35的一個(gè)附加的拷貝。圖中沒有示出電平轉(zhuǎn)換器，但是在不同電源電壓之間可能需要電平轉(zhuǎn)換器。
由于邏輯樹通常由僅僅通過在根部的多路復(fù)用器連接的獨(dú)立路徑組成，例如如圖1c、2c、3c所示的，這就意味著，通常根本不需要處理共享的問題，并且，更加重要的是，不需要增加額外的多路復(fù)用器來(lái)組合分割部分，這是因?yàn)檫@樣的多路復(fù)用器已經(jīng)存在。還有，要注意的是，在邏輯樹分成邏輯路徑期間，設(shè)計(jì)者們不必將他們自己只局限在多路復(fù)用器的使用上。例如，可以使用邏輯門電路(例如與門，可以使用所述與門對(duì)信號(hào)進(jìn)行可能的屏蔽)，在這里較快的輸入確定了輸出，而不必等待較慢的輸入。
以上所述的本發(fā)明有可能減小能量消耗，即使對(duì)于電路延遲的環(huán)境規(guī)定等于在標(biāo)稱電源電壓上電路的實(shí)際最壞情況下的延遲亦是如此，這是因?yàn)楸景l(fā)明集中在邏輯路徑上而不是最壞情況下的延遲路徑上的緣故。因此，本發(fā)明可以平衡特定邏輯路徑的電源電壓與這個(gè)邏輯路徑的最壞情況下的延遲。
即使不存在任何可變的工作負(fù)載，本發(fā)明也能提供降低能量消耗的可能性，它不需要?jiǎng)討B(tài)改變的時(shí)鐘頻率，也不需要?jiǎng)討B(tài)變化的任何電源電壓。
此外，在沒有降低電路的執(zhí)行時(shí)間顯著因子的情況下，本發(fā)明還有可能降低能量消耗，這時(shí)不需要整體地復(fù)制邏輯樹。
對(duì)于已經(jīng)描述的用于處理邏輯樹的重疊部分的這些可替換的方式，要注意的是，所選的方法依賴于特定的應(yīng)用，例如，如果在設(shè)計(jì)中區(qū)域是一個(gè)問題，則可以使用“共享的”方法。此外，還要注意的是，在單個(gè)應(yīng)用中可以組合各種不同的實(shí)施例，由此，某些邏輯樹利用“共享的”安排來(lái)處理重疊部分，而另外一些邏輯樹則利用“復(fù)制的”安排來(lái)處理重疊部分。例如，如果在某些邏輯樹附近可以得到額外的區(qū)域，則可以使用“復(fù)制的”安排，而在集成電路的另外的部分中，其中缺乏空間的問題更加嚴(yán)重，則可以使用“共享的”安排。使用組合方案的另一個(gè)理由是這里的重疊部分的大小相對(duì)于重疊部分的延遲是一個(gè)問題的。例如，復(fù)制一個(gè)相對(duì)來(lái)說(shuō)幾乎沒有延遲的相當(dāng)大的路徑可能是不太合理的，反之亦然。
從以上所述可以看出，本發(fā)明將邏輯樹的邏輯路徑分成多個(gè)分割部分，借此，這些分割部分的每一部分都在分開的(并且還是固定的)電源電壓上操作。對(duì)這些電源電壓進(jìn)行設(shè)定，以使對(duì)應(yīng)的分割部分的最壞情況下的延遲與時(shí)鐘循環(huán)時(shí)間匹配。
雖然使用兩個(gè)和三個(gè)分割的電源電壓描述了優(yōu)選實(shí)施例，但是要說(shuō)明的是，分割部分的數(shù)目完全是可以變化的。例如，電路的設(shè)計(jì)人員可以確定應(yīng)該建立多少分割部分，但要記住在下述的事情之間做出折衷選擇較多的分割部分將要導(dǎo)致更多的功耗降低(即，由于如下的事實(shí)具有不同延遲的路徑可以更加緊密地?cái)M合特定延遲的電源電壓)，但較多的分割部分還要引入更多的電源管腳。
權(quán)利要求
1.一種用于集成電路的電壓源結(jié)構(gòu)，集成電路包括具有多個(gè)邏輯路徑的一個(gè)或多個(gè)邏輯樹，每個(gè)邏輯路徑在特定的電壓電平上都有一個(gè)相關(guān)的延遲，其特征在于對(duì)所述電壓源結(jié)構(gòu)進(jìn)行分割，以便按照這個(gè)邏輯路徑的延遲預(yù)先確定提供給特定邏輯路徑的電壓電平。
2.根據(jù)權(quán)利要求1所述的電壓源結(jié)構(gòu)，其中對(duì)每個(gè)邏輯路徑的電壓電平進(jìn)行選擇，以使邏輯樹中的每個(gè)邏輯路徑基本上具有相同的最壞情況下的延遲。
3.根據(jù)權(quán)利要求1或2所述的電壓源結(jié)構(gòu)，其中預(yù)先確定提供給特定邏輯路徑的電壓電平，以使在所提供的電壓電平的最壞情況下的延遲匹配集成電路的時(shí)鐘循環(huán)時(shí)間。
4.根據(jù)前述權(quán)利要求中任何一個(gè)所述的電壓源結(jié)構(gòu)，其中與集成電路中的標(biāo)稱電壓電平相比，與在標(biāo)稱電壓電平下的邏輯路徑的延遲成比例地降低提供給特定邏輯路徑的電壓電平。
5.根據(jù)前述權(quán)利要求中任何一個(gè)所述的電壓源結(jié)構(gòu)，其中在非關(guān)鍵邏輯路徑中，降低了電壓電平。
6.根據(jù)前述權(quán)利要求中任何一個(gè)所述的電壓源結(jié)構(gòu)，其中一個(gè)邏輯樹包括第一和第二邏輯路徑，第一和第二邏輯路徑共享一個(gè)重疊部分，由此，可以復(fù)制這個(gè)邏輯路徑的重疊部分，并且，對(duì)所述的電壓源結(jié)構(gòu)進(jìn)行分割，以便為第一邏輯路徑和對(duì)應(yīng)的復(fù)制部分的非重疊部分提供第一電壓電平，并且為第二邏輯路徑和對(duì)應(yīng)的復(fù)制部分的非重疊部分提供第二電壓電平。
7.根據(jù)權(quán)利要求6所述的電壓源結(jié)構(gòu)，借此，復(fù)制到邏輯路徑的重疊部分的輸入寄存器，以使復(fù)制的邏輯路徑可以接收來(lái)自復(fù)制的輸入寄存器的數(shù)據(jù)。
8.根據(jù)權(quán)利要求7所述的電壓源結(jié)構(gòu)，其中有條件地定時(shí)輸入寄存器和復(fù)制的輸入寄存器，以使特定路徑的輸入寄存器只在將要選擇對(duì)應(yīng)的路徑之后的事件上定時(shí)。
9.根據(jù)前述權(quán)利要求6-8中任何一個(gè)所述的電壓源結(jié)構(gòu)，其中多個(gè)邏輯路徑連接到邏輯樹的根部。
10.根據(jù)權(quán)利要求9所述的電壓源結(jié)構(gòu)，其中使用一個(gè)多路復(fù)用器將多個(gè)邏輯路徑連接到邏輯樹的根部。
11.根據(jù)權(quán)利要求10所述的電壓源結(jié)構(gòu)，其中提供給多路復(fù)用器的電壓電平對(duì)應(yīng)于提供給具有最壞情況下的延遲的邏輯路徑的電壓電平。
12.根據(jù)前述權(quán)利要求1-5中任何一個(gè)所述的電壓源結(jié)構(gòu)，其中一個(gè)邏輯樹包括第一和第二邏輯路徑，第一和第二邏輯路徑共享一個(gè)重疊部分，由此，對(duì)所述的電壓源結(jié)構(gòu)進(jìn)行分割，以便為第一邏輯路徑的非重疊部分提供第一電壓電平，并且為第二邏輯路徑的非重疊部分提供第二電壓電平，并且其中提供給重疊部分的電壓電平對(duì)應(yīng)于第一和第二電壓電平中的較大者。
13.根據(jù)權(quán)利要求12所述的電壓源結(jié)構(gòu)，其中使用一個(gè)電平轉(zhuǎn)換器在重疊部分開始處的位置連接第一和第二邏輯路徑。
14.根據(jù)前述權(quán)利要求中任何一個(gè)所述的電壓源結(jié)構(gòu)，進(jìn)一步還包括電平轉(zhuǎn)換器，用于在具有不同電壓電平的邏輯路徑之間進(jìn)行連接。
15.一種為包括具有多個(gè)邏輯路徑的一個(gè)或多個(gè)邏輯樹的集成電路設(shè)計(jì)電壓源結(jié)構(gòu)的方法，每個(gè)邏輯路徑在特定的電壓電平上都具有相關(guān)的延遲，所述的方法包括如下步驟選擇具有兩個(gè)或多個(gè)邏輯路徑的并且具有不等延遲的一個(gè)邏輯樹；在所選的邏輯樹內(nèi)并且在特定電壓電平上確定每個(gè)邏輯路徑的延遲；分割所述電壓源，以使提供給邏輯樹內(nèi)每個(gè)邏輯路徑的電壓電平都基于邏輯路徑的延遲。
16.根據(jù)權(quán)利要求15所述的方法，其中對(duì)每個(gè)邏輯路徑的電壓電平進(jìn)行選擇，以使邏輯樹中的每個(gè)邏輯路徑基本上都有相同的最壞情況下的延遲。
17.根據(jù)權(quán)利要求15或16所述的方法，其中預(yù)先確定提供給特定邏輯路徑的電壓電平，以使在所提供的電壓電平的最壞情況下的延遲匹配集成電路的時(shí)鐘循環(huán)時(shí)間。
18.根據(jù)權(quán)利要求15-17中任何一個(gè)所述的方法，其中與集成電路中的標(biāo)稱電壓電平相比，與在標(biāo)稱電壓電平上的邏輯路徑的延遲成比例地降低提供給特定邏輯路徑的電壓電平。
19.根據(jù)權(quán)利要求15-18中任何一個(gè)所述的方法，其中在非關(guān)鍵邏輯路徑中，降低了電壓電平。
20.根據(jù)權(quán)利要求15-19中任何一個(gè)所述的方法，其中一個(gè)邏輯樹包括第一和第二邏輯路徑，第一和第二邏輯路徑共享一個(gè)重疊部分，并且進(jìn)一步還包括如下步驟復(fù)制這個(gè)邏輯路徑的重疊部分，并且，對(duì)所述的電壓源結(jié)構(gòu)進(jìn)行分割，以便為第一邏輯路徑和對(duì)應(yīng)的復(fù)制部分的非重疊部分提供第一電壓電平，并且為第二邏輯路徑和對(duì)應(yīng)的復(fù)制部分的非重疊部分提供第二電壓電平。
21.根據(jù)權(quán)利要求20所述的方法，進(jìn)一步還包括如下步驟復(fù)制到邏輯路徑的重疊部分的輸入寄存器，以使復(fù)制的邏輯路徑可以接收來(lái)自復(fù)制的輸入寄存器的數(shù)據(jù)。
22.根據(jù)權(quán)利要求21所述的方法，其中有條件地定時(shí)輸入寄存器和復(fù)制的輸入寄存器，以使特定路徑的輸入寄存器只在將要選擇對(duì)應(yīng)的路徑之后的事件上定時(shí)。
23.根據(jù)前述權(quán)利要求20-22中任何一個(gè)所述的方法，其中多個(gè)邏輯路徑連接到邏輯樹的根部。
24.根據(jù)權(quán)利要求23所述的方法，其中使用一個(gè)多路復(fù)用器將多個(gè)邏輯路徑連接到邏輯樹的根部。
25.根據(jù)權(quán)利要求24所述的方法，其中提供給多路復(fù)用器的電壓電平對(duì)應(yīng)于提供給具有最壞情況下的延遲的邏輯路徑的電壓電平。
26.根據(jù)權(quán)利要求15-25中任何一個(gè)所述的方法，其中一個(gè)邏輯樹包括第一和第二邏輯路徑，第一和第二邏輯路徑共享一個(gè)重疊部分，所述方法還包括如下步驟對(duì)所述的電壓源結(jié)構(gòu)進(jìn)行分割，以便為第一邏輯路徑的非重疊部分提供第一電壓電平，并且為第二邏輯路徑的非重疊部分提供第二電壓電平，并且其中提供給重疊部分的電壓電平對(duì)應(yīng)于第一和第二電壓電平中的較高者。
27.根據(jù)權(quán)利要求26所述的方法，進(jìn)一步還包括如下步驟提供一個(gè)電平轉(zhuǎn)換器，在重疊部分開始處的位置連接第一和第二邏輯路徑。
28.根據(jù)權(quán)利要求15-27中任何一個(gè)所述的方法，進(jìn)一步還包括如下步驟在具有不同電壓電平的邏輯路徑之間接口處提供電平轉(zhuǎn)換器。
全文摘要
圖1c示出了一個(gè)邏輯樹10c，邏輯樹10c包括在根部11c連接的多個(gè)邏輯路徑(27、29、31、33)。每個(gè)路徑的長(zhǎng)度代表在標(biāo)稱電源電壓上這個(gè)路徑的延遲。如圖3c所示按照每個(gè)邏輯路徑的延遲對(duì)邏輯樹10c的電壓源結(jié)構(gòu)進(jìn)行分割。例如，為具有最壞情況下的延遲的邏輯路徑(29)提供電壓電平V1，例如標(biāo)稱電源電壓。為具有較短延遲的邏輯路徑(27)和(31)提供第二電壓電平V2，第二電壓電平V2小于第一電壓電平V1。為具有更短延遲的邏輯路徑(33)提供第三電壓電平V3，第三電壓電平V3小于V2和V1。所述的電壓源結(jié)構(gòu)可以減小電壓電平，因而可以減小功耗，但又不會(huì)增加邏輯樹10c的總的最壞情況下的延遲。
文檔編號(hào)G06F17/50GK1894651SQ200480022434
公開日2007年1月10日 申請(qǐng)日期2004年7月27日 優(yōu)先權(quán)日2003年8月4日
發(fā)明者D·蒂默曼斯 申請(qǐng)人:皇家飛利浦電子股份有限公司