專利名稱：備有可重構(gòu)電路的處理裝置、集成電路裝置和利用它們的處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)，特別是涉及備有可重構(gòu)電路的處理裝置、集成電路裝置和利用它們的處理方法的技術(shù)。
背景技術(shù)：
例如，在衛(wèi)星廣播中，要根據(jù)季節(jié)等，切換廣播模式而調(diào)整圖像質(zhì)量等。在接收機中，對每個廣播模式預(yù)先在硬件上作入多個電路，用選擇器與廣播模式一致地切換電路而進行接收。所以，在這期間接收機的其它廣播模式用的電路閑置著。如模式切換那樣，切換多個專用電路進行使用，當(dāng)它的切換間隔比較長時，代替作入多個專用電路，如果在切換時瞬時再構(gòu)成LSI，則能夠通過簡單地形成電路構(gòu)造提高通用性，同時能夠抑制安裝費用。制造業(yè)界對應(yīng)該與這種需要相應(yīng)的，可以動態(tài)地再構(gòu)成的LSI的關(guān)心正在提高中。特別是，搭載在便攜式電話和PDA(Personal DataAssistant(個人數(shù)據(jù)助理))等的移動終端中的LSI必須小型化，如果能夠動態(tài)地再構(gòu)成LSI，與用途一致地適當(dāng)切換功能，則能夠抑低LSI的安裝面積。
與這點相關(guān)聯(lián)，F(xiàn)PGA(Field Programmable Gate Array(現(xiàn)場可編程門陣列))可以通過在LSI制造后寫入電路數(shù)據(jù)，比較自由地設(shè)計電路構(gòu)成，用于專用硬件的設(shè)計。FPGA包含由用于存儲邏輯電路的真值表的檢查表(LUT)和輸出用的雙穩(wěn)態(tài)多諧振蕩器構(gòu)成的基本部、和連接該基本部之間的可編程的配線資源。用FPGA，能夠?qū)崿F(xiàn)以寫入存儲在LUT中的數(shù)據(jù)和配線數(shù)據(jù)為目的的邏輯計算。但是，當(dāng)用FPGA設(shè)計LSI時，與根據(jù)ASIC(Application Specific IC(應(yīng)用專用IC))的設(shè)計比較，安裝面積變得非常大，成本上升。因此，提出了通過動態(tài)地再構(gòu)成FPGA實現(xiàn)電路構(gòu)成的再利用的方法(例如，參照專利文獻1)。
專利文獻1日本特開平10-256383號專利公報(全文，第1-4圖)發(fā)明內(nèi)容FPGA，電路構(gòu)成的設(shè)計自由度高，具有通用性，與此相對為了可以進行全部基本部之間的連接，需要包含許多開關(guān)和用于控制開關(guān)的ON/OFF(接通/斷開)的控制電路，必然使控制電路的安裝面積增大。此外，因為基本部之間的連接需要復(fù)雜的配線圖案，所以存在著配線變長的傾向。進一步，根據(jù)FPGA的LSI，只用于試作和實驗的情形很多，當(dāng)考慮安裝效率、性能、成本等時，對大量生產(chǎn)是不合適的。進一步，在FPGA中，因為需要將設(shè)定數(shù)據(jù)傳送給許多LUT方式的基本部，所以為了構(gòu)造電路需要相當(dāng)長的時間。因此，F(xiàn)PGA不適合于需要瞬時切換電路構(gòu)成的用途。
本發(fā)明就是鑒于上述狀況提出的，本發(fā)明的目的是提供備有對縮小電路規(guī)模有貢獻的可重構(gòu)電路的處理裝置、集成電路裝置和利用它們的處理方法。
進一步，本發(fā)明的另一目的是提供備有實現(xiàn)期望電路的高速映射的可重構(gòu)電路的處理裝置。
為了解決上述課題，本發(fā)明的某個方式提供備有可以變更功能的可重構(gòu)電路、將可重構(gòu)電路的輸出與可重構(gòu)電路的輸入連接起來的路徑部、將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)供給到可重構(gòu)電路的設(shè)定部和以將多個設(shè)定數(shù)據(jù)順次供給到可重構(gòu)電路的方式控制設(shè)定部，通過第1路徑部將根據(jù)某個設(shè)定數(shù)據(jù)在可重構(gòu)電路上構(gòu)成的電路的輸出，供給到根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入的控制部的處理裝置。第1路徑部作為可重構(gòu)電路的輸出和輸入的反饋路徑起作用。
如果根據(jù)該方式的處理裝置，則即便當(dāng)應(yīng)該構(gòu)成的電路的規(guī)模大時，因為能夠分割該電路而順次構(gòu)成可重構(gòu)電路，所以不需要與應(yīng)該構(gòu)成的電路一致地設(shè)定大的可重構(gòu)電路的電路規(guī)模，能夠縮小可重構(gòu)電路的電路規(guī)模。此外，因為使可重構(gòu)電路的電路規(guī)模變小，所以能夠減少消耗功率。
在根據(jù)該方式的處理裝置中，設(shè)定部，通過將多個設(shè)定數(shù)據(jù)順次供給到可重構(gòu)電路，作為整體構(gòu)成1個電路。多個設(shè)定數(shù)據(jù)分別表示分割1個電路的多個分割電路。
可重構(gòu)電路是組合電路或時序邏輯電路等的邏輯電路。特別是，在組合電路的情形中，如果一次設(shè)定輸入數(shù)據(jù)，則能夠高速地，例如在1個時鐘內(nèi)取出輸出。處理裝置還備有接受可重構(gòu)電路的輸出的內(nèi)部狀態(tài)保持電路，該內(nèi)部狀態(tài)保持電路與第1路徑部連接。此外，處理裝置還備有接受可重構(gòu)電路的輸出的輸出電路，該輸出電路，當(dāng)由設(shè)定部多次構(gòu)成可重構(gòu)電路時，也可以輸出可重構(gòu)電路的輸出。在將全部分割電路映射在可重構(gòu)電路中后，通過取出最后的分割電路的輸出，能夠得到期望的輸出。此外，處理裝置還備有存儲部和第2路徑部，第2路徑部將存儲在存儲部中的在可重構(gòu)電路上構(gòu)成的電路的輸出傳送給根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入。控制部，因為按照需要能夠從存儲部將輸入數(shù)據(jù)輸入到可重構(gòu)電路，所以可以實施并列的處理。此外，處理裝置還備有切換來自第2路徑部的輸入和來自外部的輸入的切換電路。
可重構(gòu)電路，各個包含可以選擇地實施多個計算功能的多個邏輯電路和可以設(shè)定邏輯電路間的連接關(guān)系的連接部，設(shè)定部也可以設(shè)定邏輯電路的功能和連接關(guān)系。可重構(gòu)電路也可以包含邏輯電路的多段配列、和可以設(shè)定前段邏輯電路的輸出與后段邏輯電路的輸入的連接關(guān)系的連接部。邏輯電路的多段配列的構(gòu)造也可以是與橫方向并列的邏輯電路的列取在縱方向多段組合的配列，在橫方向即列內(nèi)的邏輯電路之間沒有連接用的接線，在各段的邏輯電路列的輸出和之后的段的邏輯電路列的輸入之間設(shè)置連接用的接線的構(gòu)造。
各邏輯電路，也可以是可以進行較高性能的計算的電路，例如，也可以是可以選擇地實施多種多位計算的算術(shù)邏輯電路(ALU(ArithmeticLogic Unit))。邏輯電路具有用于選擇多個計算功能的選擇器，選擇器根據(jù)從外部加載的設(shè)定數(shù)據(jù)選擇計算功能。通過可以用選擇器選擇邏輯電路的計算功能，能夠瞬時地切換邏輯電路的功能，因而可以瞬時地設(shè)定可重構(gòu)電路的功能。
本發(fā)明的其他方式提供以在可重構(gòu)電路上順次構(gòu)成分割1個電路的多個分割電路，將某個分割電路的輸出反饋到下一個分割電路的輸入并實施分割電路中的計算處理，從最后構(gòu)成的分割電路取出輸出為特征的處理方法。當(dāng)根據(jù)該方式的處理方法時，即便當(dāng)應(yīng)該構(gòu)成的電路的規(guī)模大時，因為能夠分割該電路而在可重構(gòu)電路上順次構(gòu)成，所以不需要與應(yīng)該構(gòu)成的電路一致地增大可重構(gòu)電路的電路規(guī)模的設(shè)定，能夠縮小可重構(gòu)電路的電路規(guī)模。
本發(fā)明的另一個方式提供備有可以變更功能的可重構(gòu)電路、將可重構(gòu)電路的輸出與可重構(gòu)電路的輸入連接起來的路徑部、和將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)供給到可重構(gòu)電路的設(shè)定部的集成電路裝置。當(dāng)根據(jù)該方式的集成電路裝置時，因為在1塊芯片上形成可重構(gòu)電路、路徑部和設(shè)定部，所以可以進行高速處理。
本發(fā)明的又一個另外的方式提供一種處理裝置，備有可以變更功能和連接關(guān)系的可重構(gòu)電路、存儲用于表示構(gòu)成期望電路的一部分的分割單元的設(shè)定數(shù)據(jù)，并供給到可重構(gòu)電路的設(shè)定部、和以為了構(gòu)成期望電路而順次將多個設(shè)定數(shù)據(jù)供給到可重構(gòu)電路的方式控制設(shè)定部的控制部，可重構(gòu)電路至少具有1個保持內(nèi)部狀態(tài)的狀態(tài)保持電路，通過配置狀態(tài)保持電路，將可重構(gòu)電路分割成多段的可重構(gòu)單元，控制部，當(dāng)構(gòu)成多個期望電路時，以按照處理的流程依次供給用于對多段可重構(gòu)單元中的每一個構(gòu)成的設(shè)定數(shù)據(jù)的方式，控制設(shè)定部。當(dāng)根據(jù)該方式的處理裝置，構(gòu)成多個期望電路時，為了分別將用于構(gòu)成分割單元的設(shè)定數(shù)據(jù)供給到多段可重構(gòu)單元，在各段中構(gòu)成各個電路的分割單元由可重構(gòu)單元構(gòu)成，該分割單元構(gòu)成各電路的一部分。所以，能夠?qū)崿F(xiàn)并列的處理，實現(xiàn)高速的期望電路的構(gòu)成即邏輯動作。
此外，將以上的構(gòu)成要素的任意組合，本發(fā)明的表現(xiàn)作為方法、裝置、系統(tǒng)、計算機程序表現(xiàn)出來，作為本發(fā)明的方式也是有效的。
發(fā)明效果如果根據(jù)本發(fā)明，則能夠提供備有對縮小電路規(guī)模有貢獻的可重構(gòu)電路的處理裝置、集成電路裝置和利用它們的處理方法。
此外，如果根據(jù)本發(fā)明，則能夠提供備有實現(xiàn)期望電路的高速映射的可重構(gòu)電路的處理裝置。


圖1是與實施方式有關(guān)的處理裝置10的構(gòu)成圖。
圖2是用于說明能夠分割1個電路42的多個電路的設(shè)定數(shù)據(jù)40的圖。
圖3是可重構(gòu)電路12的構(gòu)成圖。
圖4是其它可重構(gòu)電路12#的構(gòu)成圖。
圖5是表示數(shù)據(jù)流向圖38的例子的圖。
圖6是表示本實施方式中的信號處理的流程圖的圖。
圖7是表示由利用前后7點的7個抽頭構(gòu)成的FIR濾波器電路的圖。
圖8是表示變換圖7所示的FIR濾波器電路的電路的圖。
圖9是表示進一步變換圖8所示的FIR濾波器電路的電路的圖。
圖10是表示通過編譯圖9所示的FIR濾波器電路而作成的數(shù)據(jù)流向圖38a的圖。
圖11是表示在實施例中使用的可重構(gòu)電路12的圖。
圖12是表示用圖11的可重構(gòu)電路12實現(xiàn)圖10所示的數(shù)據(jù)流向圖38a的例子的圖。
圖13是表示通過編譯圖8所示的FIR濾波器電路作成的數(shù)據(jù)流向圖38b的圖。
圖14是表示用圖11的可重構(gòu)電路12實現(xiàn)圖13所示的數(shù)據(jù)流向圖38b的例子的圖。
圖15是按照本發(fā)明的實施方式3的處理裝置10a的構(gòu)成圖。
圖16是采用按照本發(fā)明的實施方式3的可重構(gòu)電路構(gòu)成的數(shù)字解調(diào)電路群的構(gòu)成圖。
圖17是說明解調(diào)處理電路54的構(gòu)成的概念圖。
圖18是表示環(huán)路濾波器56的圖。
圖19是表示通過編譯圖17所示的解調(diào)處理電路54而作成的數(shù)據(jù)流向圖38c的圖。
圖20是說明將按照本發(fā)明的實施方式3的數(shù)字解調(diào)電路群映射在可重構(gòu)電路中時的處理流程的圖。
圖21是表示用圖11的可重構(gòu)電路12實現(xiàn)圖19所示的數(shù)據(jù)流向圖38c的例子的圖。
圖22是說明用多個分割單元構(gòu)成分割電路A#～分割電路D#的概念圖。
圖23是說明通過選擇器16根據(jù)設(shè)定數(shù)據(jù)輸入到可重構(gòu)電路12，構(gòu)成分割電路A#的情形的圖。
圖24是說明由可重構(gòu)電路12構(gòu)成的分割電路A#中的處理流程的圖。
圖25是與本發(fā)明的實施方式4有關(guān)的處理裝置10#的構(gòu)成圖。
圖26是可重構(gòu)電路12#a的構(gòu)成圖。
圖27是可以與圖26所示的可重構(gòu)電路12#a置換的可重構(gòu)電路12#b的構(gòu)成圖。
圖28是作為一個例子映射在按照本實施方式4的可重構(gòu)電路12#a中的電路群的一個例子圖。
圖29A是說明為了將電路FA映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。
圖29B是說明為了將電路FB映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。
圖29C是說明為了將電路FC映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。
圖30是說明將電路FA～FC映射在按照本發(fā)明的實施方式的可重構(gòu)電路12#a中的方式的概念圖。
圖31是說明保存有在存儲部34中存儲著的分割單元的多個設(shè)定數(shù)據(jù)的存儲區(qū)域的概念圖。
圖32是說明控制部18，通過從存儲部34的設(shè)定數(shù)據(jù)40指定地址，將設(shè)定數(shù)據(jù)傳送給第1電路設(shè)定部15a、第2電路設(shè)定部15b和第3電路設(shè)定部15c的方式的概念圖。
圖33是映射在按照本實施方式的可重構(gòu)電路12#a中的其他的電路群的一個例子圖。
圖34A是說明為了將電路FA映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。
圖34B是說明為了將電路FB映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。
圖34C是說明為了將電路FD映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。
圖34D是說明為了將電路FE映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。
圖35是說明將電路FA、FB、FD、FE映射在按照本發(fā)明的實施方式4的可重構(gòu)電路12#a中的方式的概念圖。
圖36A是說明分割FIR濾波器50的分割單元的圖。
圖36B是說明分割FIR濾波器52的分割單元的圖。
圖36C是說明分割解調(diào)處理電路54的分割單元的圖。
圖37是說明按照與圖30所示的相同的方式將數(shù)字解調(diào)電路群映射在可重構(gòu)電路12#a中的情形的概念圖。
標(biāo)號說明10、10a、10#-處理裝置，12、12#、12#a、12#b-可重構(gòu)電路，14、14#-設(shè)定部，14a-第1設(shè)定部，14b-第2設(shè)定部，14c-第3設(shè)定部，14d-第4設(shè)定部，15a-第1電路設(shè)定部，15b-第2電路設(shè)定部，15c-第3電路設(shè)定部，16-選擇器，16#-電路處理控制部，18-控制部，20-內(nèi)部狀態(tài)保持電路，22-輸出電路，24、29-路徑部，26、26a、26#-集成電路裝置、27-存儲部，28-切換電路，30-編譯部，32-設(shè)定數(shù)據(jù)生成部，34-存儲部，36-程序，38、38a、38b、38c-數(shù)據(jù)流向圖，40-設(shè)定數(shù)據(jù)，50-邏輯電路，52、52#-連接部，52#a、52#b-連接部+FF電路。
具體實施例方式
下面，一面參照附圖一面詳細說明本發(fā)明的實施方式。此外圖中的相同標(biāo)號表示相同或相當(dāng)?shù)牟糠帧?br> (實施方式1)圖1是與實施方式有關(guān)的處理裝置10的構(gòu)成圖。處理裝置10備有集成電路裝置26。集成電路裝置26具有可以再構(gòu)成電路構(gòu)成的功能。集成電路裝置26作為1塊芯片構(gòu)成，備有可重構(gòu)電路12、設(shè)定部14、控制部18、內(nèi)部狀態(tài)保持電路20、輸出電路22和路徑部24?？芍貥?gòu)電路12，通過變更設(shè)定，可以變更功能。
設(shè)定部14具有第1設(shè)定部14a、第2設(shè)定部14b、第3設(shè)定部14c、第4設(shè)定部14d和選擇器16，將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)40供給到可重構(gòu)電路12。
路徑部24，作為反饋路徑起作用，將可重構(gòu)電路12的輸出與可重構(gòu)電路12的輸入連接起來。內(nèi)部狀態(tài)保持電路20和輸出電路22，例如作為數(shù)據(jù)雙穩(wěn)態(tài)多諧振蕩器(D-FF)等的時序邏輯電路構(gòu)成，接受可重構(gòu)電路12的輸出。內(nèi)部狀態(tài)保持電路20與路徑部24連接?？芍貥?gòu)電路12作為組合電路或時序邏輯電路等的邏輯電路進行構(gòu)成。
可重構(gòu)電路12具有可以變更功能的邏輯電路進行構(gòu)成。具體地說，具有將可以選擇地實施多個計算功能的邏輯電路配列成多段的構(gòu)成，包含可以設(shè)定前段邏輯電路列的輸出與后段邏輯電路列的輸入的連接關(guān)系的連接部。將多個邏輯電路配置成矩陣狀。根據(jù)由設(shè)定部14供給的設(shè)定數(shù)據(jù)40，設(shè)定各邏輯電路的功能和邏輯電路間的連接關(guān)系。以下列順序生成設(shè)定數(shù)據(jù)40。
將應(yīng)該由集成電路裝置26實現(xiàn)的程序36保持在存儲部34中。程序36是用C語言等的高級語言記述信號處理電路或信號處理算法等的程序。編譯部30編譯存儲在存儲部34中的程序36，變換到數(shù)據(jù)流向圖38并存儲在存儲部34中。數(shù)據(jù)流向圖38以圖形構(gòu)造表示輸入變數(shù)和常數(shù)的計算流程。
設(shè)定數(shù)據(jù)生成部32從數(shù)據(jù)流向圖38生成設(shè)定數(shù)據(jù)40。設(shè)定數(shù)據(jù)40是用于將數(shù)據(jù)流向圖38映射到可重構(gòu)電路12中的數(shù)據(jù)，決定可重構(gòu)電路12中的邏輯電路的功能和邏輯電路間的連接關(guān)系。在本實施方式中，設(shè)定數(shù)據(jù)生成部32生成能夠分割1個電路的多個電路的設(shè)定數(shù)據(jù)40。
圖2是用于說明能夠分割1個電路42的多個電路的設(shè)定數(shù)據(jù)40的圖。將分割1個電路42生成的電路稱為“分割電路”。在本例中，將1個電路42分割成4個分割電路，即分割電路A、分割電路B、分割電路C、分割電路D。按照數(shù)據(jù)流向圖38中的計算流程分割電路42。在數(shù)據(jù)流向圖38中，當(dāng)沿從上向下的方向表示計算流程時，從上以規(guī)定間隔切取該數(shù)據(jù)流向圖38，將該切取的部分設(shè)定為分割電路。將按照流程切取的間隔設(shè)定在可重構(gòu)電路12中的邏輯電路的段數(shù)以下。也可以沿數(shù)據(jù)流向圖38的橫方向分割電路42。將沿橫方向分割的寬度設(shè)定在可重構(gòu)電路12中的邏輯電路的每1段的個數(shù)以下。
特別是，當(dāng)應(yīng)該生成的電路比可重構(gòu)電路12大時，設(shè)定數(shù)據(jù)生成部32，優(yōu)選以成為能夠映射在可重構(gòu)電路12中的大小的方式，分割電路42。設(shè)定數(shù)據(jù)生成部32，根據(jù)可重構(gòu)電路12中的邏輯電路的配列構(gòu)造和數(shù)據(jù)流向圖38，決定電路42的分割方法。也可以將可重構(gòu)電路12的配列構(gòu)造從控制部18傳送到設(shè)定數(shù)據(jù)生成部32，此外也可以預(yù)先記錄在存儲部34中。另外，控制部18也可以向設(shè)定數(shù)據(jù)生成部32指示電路42的分割方法。
通過實施以上的步驟，存儲部34存儲用于構(gòu)成可重構(gòu)電路12作為期望電路的多個設(shè)定數(shù)據(jù)40。多個設(shè)定數(shù)據(jù)40是用于構(gòu)成分割電路A的設(shè)定數(shù)據(jù)40a、用于構(gòu)成分割電路B的設(shè)定數(shù)據(jù)40b、用于構(gòu)成分割電路C的設(shè)定數(shù)據(jù)40c、和用于構(gòu)成分割電路D的設(shè)定數(shù)據(jù)40d。如已經(jīng)述說的那樣，多個設(shè)定數(shù)據(jù)40分別表示分割了1個電路42的多個分割電路。這樣，通過與可重構(gòu)電路12的電路規(guī)模相應(yīng)地，生成應(yīng)該生成的電路42的設(shè)定數(shù)據(jù)40，可以實現(xiàn)通用性高的處理裝置10。當(dāng)從不同的視點看時，如果根據(jù)本實施方式的處理裝置10，則可以用電路規(guī)模小的可重構(gòu)電路12，再構(gòu)成期望的電路。
圖3是可重構(gòu)電路12的構(gòu)成圖。因為可重構(gòu)電路12，將多個邏輯電路50的列配列在多個段中，所以形成通過設(shè)定在前段的邏輯電路列的輸出和后段邏輯電路列的輸入，可以由設(shè)置在各段中的連接部52任意進行連接的構(gòu)造。這里，表示ALU作為邏輯電路50的例子。能夠通過設(shè)定邏輯和、邏輯積、位移等的多種多位計算選擇地實施各ALU。各ALU具有用于選擇多個計算功能的選擇器。
如圖所示，可重構(gòu)電路12作為橫方向配置Y個、縱方向配置X個的ALU的ALU陣列進行構(gòu)成。將輸入變數(shù)和常數(shù)輸入到第1段的ALU11、ALU12、.......、ALU1Y中，進行設(shè)定的規(guī)定計算。將計算結(jié)果的輸出，按照在第1段的連接部52中設(shè)定的連接，輸入到第2段的ALU21、ALU22、.......、ALU2Y中。在第1段的連接部52中，在第1段的ALU列的輸出和第2段的ALU列的輸入之間，以能夠?qū)崿F(xiàn)任意的連接關(guān)系，或者，從決定了的組合中選出的連接關(guān)系的方式構(gòu)成接線，通過設(shè)定，期望的接線成為有效的。下面，直到第(X-1)段的連接部52，都具有同樣的構(gòu)成，作為最終段的第X段的ALU列輸出計算的最終結(jié)果。
圖4是其它可重構(gòu)電路12#的構(gòu)成圖。
參照圖4，可重構(gòu)電路12#，與可重構(gòu)電路12比較，將連接部52置換成連接部52#這點是不同的。連接部52#，除了連接部52的功能外，還具有可以從外部直接輸入輸入變數(shù)和常數(shù)的構(gòu)成，同時可以從連接部52#直接將前段的ALU的計算結(jié)果輸出到外部的構(gòu)成。
根據(jù)該構(gòu)成可以構(gòu)成比圖3所示的可重構(gòu)電路12的構(gòu)成多樣的組合電路，提高了設(shè)計的自由度。因為關(guān)于其它部分和構(gòu)成與圖3所示的可重構(gòu)電路12的構(gòu)成同樣，所以不再重復(fù)對它們的詳細說明。
圖5是表示數(shù)據(jù)流向圖38的例子的圖。在數(shù)據(jù)流向圖38中，以圖形構(gòu)造階段地表示輸入的變數(shù)和常數(shù)的計算流程。在圖中，用圓圈表示算符。設(shè)定數(shù)據(jù)生成部32，用該數(shù)據(jù)流向圖38生成用于映射在可重構(gòu)電路12中的設(shè)定數(shù)據(jù)40。在本實施方式中，特別是當(dāng)不將數(shù)據(jù)流向圖38映射在可重構(gòu)電路12中時，將數(shù)據(jù)流向圖38分割成多個區(qū)域，生成分割電路的設(shè)定數(shù)據(jù)40。應(yīng)該在電路上實現(xiàn)根據(jù)數(shù)據(jù)流向圖38的計算流程，設(shè)定數(shù)據(jù)40特定分配計算功能的邏輯電路，而且決定邏輯電路之間的連接關(guān)系，進一步成為定義輸入變數(shù)和輸入常數(shù)等的數(shù)據(jù)。所以，設(shè)定數(shù)據(jù)40具有包含供給到選擇各邏輯電路50的功能的選擇器的選擇信息、設(shè)定連接部52的接線的連接信息、必要的變數(shù)數(shù)據(jù)和常數(shù)數(shù)據(jù)等的構(gòu)成。
返回到圖1，當(dāng)構(gòu)成電路時，控制部18，選擇用于構(gòu)成1個電路的多個設(shè)定數(shù)據(jù)40。這里，控制部18選擇用于構(gòu)成圖2所示的電路42的設(shè)定數(shù)據(jù)40，即分割電路A的設(shè)定數(shù)據(jù)40a、分割電路B的設(shè)定數(shù)據(jù)40b、分割電路C的設(shè)定數(shù)據(jù)40c和分割電路D的設(shè)定數(shù)據(jù)40d。控制部18將選出的設(shè)定數(shù)據(jù)40供給到設(shè)定部14。設(shè)定部14具有高速緩沖存儲器和其它種類的存儲器，分別保持所供給的設(shè)定數(shù)據(jù)40。具體地說，控制部18將設(shè)定數(shù)據(jù)40a供給到第1設(shè)定部14a，將設(shè)定數(shù)據(jù)40b供給到第2設(shè)定部14b，將設(shè)定數(shù)據(jù)40c供給到第3設(shè)定部14c，將設(shè)定數(shù)據(jù)40d供給到第4設(shè)定部14d。此外，在本例中，說明了控制部18從存儲部34接受設(shè)定數(shù)據(jù)40而供給到設(shè)定部14的構(gòu)成，但是也可以形成備有不設(shè)置控制部18，預(yù)先將設(shè)定數(shù)據(jù)和用于控制各電路的控制數(shù)據(jù)存儲在設(shè)定部14中的RAM(Random Access Memory(隨機存取存儲器))和ROM(Read Only memory(只讀存儲器))等的存儲器的構(gòu)成。
設(shè)定部14，將選出的設(shè)定數(shù)據(jù)40設(shè)定在可重構(gòu)電路12中，再構(gòu)成可重構(gòu)電路12的電路。因此，可重構(gòu)電路12能夠?qū)嵤┢谕挠嬎?。可重?gòu)電路12，因為用具有高性能的計算能力的ALU作為基本單元，而且在1塊芯片上構(gòu)成(映射)可重構(gòu)電路12和設(shè)定部14，所以能夠高速地、例如在1塊芯片上實現(xiàn)配置(configuration)?？刂撇?8具有時鐘功能，將時鐘信號供給到內(nèi)部狀態(tài)保持電路20和輸出電路22。此外，控制部18可以包含計數(shù)器電路，將計數(shù)信號供給到選擇器16。這時，計數(shù)器電路是4進制計數(shù)器。
圖6表示本實施方式中的信號處理的流程圖?？刂撇?8，以與來自計數(shù)器電路的計數(shù)信號一致地，順次地將多個設(shè)定數(shù)據(jù)40，即設(shè)定數(shù)據(jù)40a、設(shè)定數(shù)據(jù)40b、設(shè)定數(shù)據(jù)40c和設(shè)定數(shù)據(jù)40d供給到可重構(gòu)電路12的方式控制設(shè)定部14。設(shè)定部14，通過順次地將多個設(shè)定數(shù)據(jù)40供給到可重構(gòu)電路12，作為整體構(gòu)成1個電路。輸出電路22，當(dāng)由設(shè)定部14多次構(gòu)成可重構(gòu)電路12，這里4次構(gòu)成時，輸出可重構(gòu)電路12的輸出。該次數(shù)成為所使用的設(shè)定數(shù)據(jù)40的個數(shù)。下面，表示具體的步驟。
首先，控制部18，控制選擇器16而選擇第1設(shè)定部14a。選擇器16也可以由計數(shù)器電路來控制。第1設(shè)定部14a將分割電路A的設(shè)定數(shù)據(jù)40a供給到可重構(gòu)電路12，在可重構(gòu)電路12上構(gòu)成分割電路A(步驟S 10)。與構(gòu)成分割電路A同時，將輸入數(shù)據(jù)供給到分割電路A。作為組合電路的分割電路A，在直到下一個時鐘信號的期間，實施計算處理。
當(dāng)控制部18將時鐘信號供給到內(nèi)部狀態(tài)保持電路20時，內(nèi)部狀態(tài)保持電路20保持分割電路A的處理結(jié)果(步驟S12)。將步驟S10和步驟S12的步驟稱為第1循環(huán)。同時，控制部18控制選擇器16而選擇第2設(shè)定部14b。第2設(shè)定部14b將分割電路B的設(shè)定數(shù)據(jù)40b供給到可重構(gòu)電路12，在可重構(gòu)電路12上構(gòu)成分割電路B。這時，將保持在內(nèi)部狀態(tài)保持電路20中的分割電路A的處理結(jié)果，通過路徑部24供給到分割電路B的輸入(步驟S14)。分割電路B，在直到下一個時鐘信號的期間，實施計算處理。
當(dāng)控制部18將下一個時鐘信號供給到內(nèi)部狀態(tài)保持電路20時，內(nèi)部狀態(tài)保持電路20保持分割電路B的處理結(jié)果(步驟S16)。將步驟S14和步驟S16的步驟稱為第2循環(huán)。同時，控制部18控制選擇器16并選擇第3設(shè)定部14c。第3設(shè)定部14c將分割電路C的設(shè)定數(shù)據(jù)40c供給到可重構(gòu)電路12，在可重構(gòu)電路12上構(gòu)成分割電路C。這時，將保持在內(nèi)部狀態(tài)保持電路20中的分割電路B的處理結(jié)果，通過路徑部24供給到分割電路C的輸入(步驟S18)。分割電路C，在直到下一個時鐘信號的期間，實施計算處理。
當(dāng)控制部18將下一個時鐘信號供給到內(nèi)部狀態(tài)保持電路20時，內(nèi)部狀態(tài)保持電路20保持分割電路C的處理結(jié)果(步驟S20)。將步驟S 18和步驟S20的步驟稱為第3循環(huán)。同時，控制部18控制選擇器16并選擇第4設(shè)定部14d。第4設(shè)定部14d將分割電路D的設(shè)定數(shù)據(jù)40d供給到可重構(gòu)電路12，在可重構(gòu)電路12上構(gòu)成分割電路D。這時，將保持在內(nèi)部狀態(tài)保持電路20中的分割電路C的處理結(jié)果，通過路徑部24供給到分割電路D的輸入(步驟S22)。分割電路D，在直到下一個時鐘信號的期間，實施計算處理。
當(dāng)控制部18將下一個時鐘信號供給到輸出電路22時，輸出電路22輸出分割電路D的處理結(jié)果(步驟S24)。將步驟S22和步驟S24的步驟稱為第4循環(huán)。當(dāng)重復(fù)進行從第1循環(huán)到第4循環(huán)的處理時，再次，控制部18控制選擇器16并選擇第1設(shè)定部14a，在可重構(gòu)電路12上構(gòu)成分割電路A，供給輸入數(shù)據(jù)。
如上所述，在可重構(gòu)電路12上順次構(gòu)成分割1個電路42的多個分割電路A～D，將各分割電路的輸出反饋到下一個分割電路的輸入并實施各分割電路中的計算處理，從最后構(gòu)成的分割電路D取出電路42的輸出。從步驟S10到步驟24所需的時間為4個循環(huán)份數(shù)，當(dāng)根據(jù)本實施方式的處理裝置10時，在有限的可重構(gòu)電路12的電路規(guī)模中，能夠?qū)嵤└咝实挠嬎闾幚怼４送猓驗榭芍貥?gòu)電路12的規(guī)模小，所以也能夠減少消耗功率。
控制部18也可以將同一個時鐘信號供給到內(nèi)部狀態(tài)保持電路20和輸出電路22，但是也可以設(shè)定供給到輸出電路22的時鐘信號的周期為供給到內(nèi)部狀態(tài)保持電路20的時鐘信號的周期的4倍。當(dāng)將同一個時鐘信號供給到內(nèi)部狀態(tài)保持電路20和輸出電路22時，使內(nèi)部狀態(tài)保持電路20具有輸出電路22的作用，也能夠?qū)⑺鼈兘y(tǒng)一成1個電路。這時，在輸出目的地的電路以后需要用于取出必要信號的電路。在圖6所示的例子中，為了用4個循環(huán)的分割電路表示1個電路42，使輸出電路22的工作周期為內(nèi)部狀態(tài)保持電路20的工作周期的4倍，但是周期比與電路42的分割數(shù)相應(yīng)地變化。另外，在該例中利用了第1設(shè)定部14a～第4設(shè)定部14d的4個設(shè)定部，但是該數(shù)目也與電路42的分割數(shù)相應(yīng)地變動，對于從業(yè)者來說這是容易理解的。
圖7表示由利用前后7點的7抽頭(tap)構(gòu)成的FIR濾波器電路。下面，表示用本實施方式中的處理裝置10實現(xiàn)該FIR(Finite Impulse Response(有限脈響應(yīng)))濾波器電路的具體例。如圖所示，對稱地設(shè)定該FIR濾波器電路的系數(shù)。
圖8表示變換圖7所示的FIR濾波器電路的電路。電路的變換利用了濾波器系數(shù)的對稱性。
圖9表示進一步變換圖8所示的FIR濾波器電路的電路。這里，進行著眼于濾波器系數(shù)的變換。具體地說，將系數(shù)1/16變換成1/2×1/2×1/2×1/2×1/2，將系數(shù)2/16變換成1/2×1/2×1/2，將系數(shù)8/16變換成1/2。通過使數(shù)據(jù)向右移動1位能夠?qū)崿F(xiàn)系數(shù)1/2的計算。1位移位器與多位移位器比較，能夠在ALU內(nèi)在非常小的空間中形成。
圖10表示通過編譯圖9所示的FIR濾波器電路作成的數(shù)據(jù)流向圖38a。圖中，“+”表示加法，“＞＞1”表示1位移位，“MOV”表示通過用的路徑。如圖所示，數(shù)據(jù)流向圖38a由7段算符構(gòu)成。
圖11表示在實施例中使用的可重構(gòu)電路12。在本例中，可重構(gòu)電路12形成包含4列2段的ALU的構(gòu)成。
圖12表示用圖11的可重構(gòu)電路12實現(xiàn)圖10所示的數(shù)據(jù)流向圖38a的例子。因為數(shù)據(jù)流向圖38a由7段構(gòu)成，可重構(gòu)電路12由2段構(gòu)成，所以將數(shù)據(jù)流向圖38a分割成4部分。
在第1循環(huán)中，第1設(shè)定部14a，根據(jù)設(shè)定數(shù)據(jù)40a在可重構(gòu)電路12上構(gòu)成數(shù)據(jù)流向圖38a的第1段和第2段的內(nèi)容。在第2循環(huán)中，第2設(shè)定部14b，根據(jù)設(shè)定數(shù)據(jù)40b在可重構(gòu)電路12上構(gòu)成(映射)數(shù)據(jù)流向圖38a的第3段和第4段的內(nèi)容。在第3循環(huán)中，第3設(shè)定部14c，根據(jù)設(shè)定數(shù)據(jù)40c在可重構(gòu)電路12上構(gòu)成(映射)數(shù)據(jù)流向圖38a的第5段和第6段的內(nèi)容。在第4循環(huán)中，第4設(shè)定部14d，根據(jù)設(shè)定數(shù)據(jù)40d在可重構(gòu)電路12上構(gòu)成(映射)數(shù)據(jù)流向圖38a的第7段的內(nèi)容。反饋各循環(huán)中的輸出結(jié)果，作為下一個循環(huán)的輸入。
在實施方式1中，ALU只能夠?qū)崿F(xiàn)“+”、“＞＞1”、“MOV”這樣3類。因為通過多次利用1位移位器表示多位移位，所以能夠使必要的ALU功能減少。因此，能夠減小可重構(gòu)電路12的電路規(guī)模。此外，因為供給4類設(shè)定數(shù)據(jù)40，所以控制部18中的計數(shù)器電路成為4進制計數(shù)器。
(實施方式2)圖13表示通過編譯圖8所示的FIR濾波器電路作成的數(shù)據(jù)流向圖38b。圖中，“+”表示加法，“MOV”表示通過用的路徑，“＞＞4”表示4位移位，“＞＞3”表示3位移位，“＞＞1”表示1位移位。在圖9的例子中，將多位移位減少到1位移位，作成數(shù)據(jù)流向圖38a，但是在圖13的例子中，使多位移位原封不動地作成數(shù)據(jù)流向圖38b。如圖所示，數(shù)據(jù)流向圖38b由4段算符構(gòu)成。
圖14表示用圖11的可重構(gòu)電路12實現(xiàn)圖13所示的數(shù)據(jù)流向圖38b的例子。因為數(shù)據(jù)流向圖38b由4段構(gòu)成，可重構(gòu)電路12由2段構(gòu)成，所以將數(shù)據(jù)流向圖38b分割成2部分。
在第1循環(huán)中，第1設(shè)定部14a，根據(jù)設(shè)定數(shù)據(jù)40a在可重構(gòu)電路12上構(gòu)成(映射)數(shù)據(jù)流向圖38b的第1段和第2段的內(nèi)容。在第2循環(huán)中，第2設(shè)定部14b，根據(jù)設(shè)定數(shù)據(jù)40b在可重構(gòu)電路12上構(gòu)成(映射)數(shù)據(jù)流向圖38b的第3段和第4段的內(nèi)容。反饋第1循環(huán)中的輸出結(jié)果，作為下一個第2循環(huán)的輸入。
在實施方式2中，ALU能夠?qū)崿F(xiàn)“+”、“＞＞4”、“＞＞3”、“＞＞1”、“MOV”這樣5類。與實施例1比較，增加了必要的ALU功能，但是使用的設(shè)定部數(shù)減少到2個。此外，因為供給兩類的設(shè)定數(shù)據(jù)40，所以控制部18中的計數(shù)器電路成為2進制計數(shù)器。還有，輸出電路22的工作周期為內(nèi)部狀態(tài)保持電路20的工作周期的2倍。
(實施方式3)在上述實施方式1和2的構(gòu)成中，作為具體例說明了關(guān)于是單一電路的FIR濾波器電路，用可重構(gòu)電路實現(xiàn)的構(gòu)成，但是在本發(fā)明的實施方式3中說明用可重構(gòu)電路實現(xiàn)多個電路的方式。
圖15是按照本發(fā)明的實施方式3的處理裝置10a的構(gòu)成圖。
參照圖15，按照本發(fā)明的實施方式3的處理裝置10a，與按照實施方式1的處理裝置10比較，將集成電路裝置26置換成集成電路裝置26a這點是不同的。集成電路裝置26a，與圖1所示的集成電路裝置26比較，進一步備有存儲部27、切換電路28和路徑部29這點是不同的。
存儲部27是用于根據(jù)來自控制部18的指示，存儲從可重構(gòu)電路12輸出的數(shù)據(jù)信號的存儲區(qū)域。此外，通過路徑部29傳送根據(jù)來自控制部18的指示存儲的數(shù)據(jù)信號，作為可重構(gòu)電路12的輸入。到可重構(gòu)電路12的輸入存在路徑部24、29這樣2個系統(tǒng)，但是路徑部24，因為不經(jīng)過存儲部27所以可以高速地進行反饋處理。特別是，當(dāng)存儲部27低速地進行工作處理時，路徑部24能夠比路徑部29更高速地進行處理。
切換電路28，根據(jù)從選擇器16輸出的切換指示選擇地將輸入數(shù)據(jù)和經(jīng)過路徑部24、29反饋的輸入數(shù)據(jù)輸入到可重構(gòu)電路12。具體地說，伴隨著第1設(shè)定部14a～第4設(shè)定部14d的控制部18的選擇，在根據(jù)設(shè)定的設(shè)定數(shù)據(jù)以規(guī)定定時從選擇器16發(fā)出切換指示。因為其它方面與圖1所示的集成電路裝置26的構(gòu)成相同，所以不再重復(fù)對它們的詳細說明。
下面，說明作為具體例在可重構(gòu)電路上構(gòu)成(映射)作為多個電路的數(shù)字解調(diào)電路群的方式。
圖16是用按照本發(fā)明的實施方式3的可重構(gòu)電路構(gòu)成的數(shù)字解調(diào)電路群的構(gòu)成圖。
參照圖16，數(shù)字解調(diào)電路群包含F(xiàn)IR濾波器電路50、FIR濾波器電路52和解調(diào)處理電路54。FIR濾波器電路50接受輸入信號I的輸入，輸出中間輸出信號MI。FIR濾波器電路52接受輸入信號Q，輸出中間輸出信號MQ。解調(diào)處理電路54接受中間輸出信號MI、MQ的輸入進行解調(diào)處理，輸出反饋控制輸出信號Y2和輸出信號Y1。
圖17是說明解調(diào)處理電路54的構(gòu)成的概念圖。
參照圖17，解調(diào)處理電路54由環(huán)路濾波器56、乘法器58、正負判定電路60(SGN)構(gòu)成。正負判定電路60，接受中間輸出信號MI的輸入，根據(jù)判定結(jié)果輸出解調(diào)輸出信號Y1。乘法器58，接受中間輸出信號MI、MQ的輸入，將乘法結(jié)果輸出到環(huán)路濾波器56。環(huán)路濾波器56，接受來自乘法器58的輸出信號，輸出反饋控制輸出信號Y2。此外，反饋控制輸出信號Y2，雖然未圖示，但為反饋輸入到用于其它數(shù)字解調(diào)處理的電路的控制信號。
圖18表示環(huán)路濾波器56。
參照圖18，將來自乘法器58的輸出信號輸入到環(huán)路濾波器56。而且，與反饋的信號MY#相加(“+”)輸出信號MY。而且，經(jīng)過1位移位器從環(huán)路濾波器56輸出信號MY作為反饋控制輸出信號Y2。
圖19表示通過編譯圖17所示的解調(diào)處理電路54作成的數(shù)據(jù)流向圖38c。圖中，“×”表示乘法，“SGN”表示正負判定。其它算符具有與上述同樣的構(gòu)成。如圖所示，數(shù)據(jù)流向圖38c由3段算符構(gòu)成。
圖20是說明將按照本發(fā)明的實施方式3的數(shù)字解調(diào)電路群映射在可重構(gòu)電路中時的處理流程的圖。
參照圖20，最初映射FIR濾波器電路50，根據(jù)輸入信號I生成輸出信號MI。具體地說，按照與圖12中說明的同樣方式，將數(shù)據(jù)流向圖38a分割成4個部分，按照分別從第1設(shè)定部14a～第4設(shè)定部14d輸出的設(shè)定數(shù)據(jù)40a～40d在可重構(gòu)電路12上構(gòu)成(映射)FIR濾波器電路50。如上所述反饋各循環(huán)中的輸出結(jié)果作為下一個循環(huán)的輸入，但是將最后的第4循環(huán)的輸出結(jié)果即輸出信號MI存儲在存儲部27的規(guī)定區(qū)域中。
接著，映射FIR濾波器電路52，根據(jù)輸入信號Q生成輸出信號MQ。具體地說，按照與FIR濾波器電路50同樣的方式，將數(shù)據(jù)流向圖38c分割成4個部分，雖然沒有圖示，但是按照分別從第1設(shè)定部14a～第4設(shè)定部14d輸出的設(shè)定數(shù)據(jù)40e～40h在第5循環(huán)～第8循環(huán)中在可重構(gòu)電路12上映射FIR濾波器電路52。這時，將最后的第8循環(huán)的輸出結(jié)果即輸出信號MQ存儲在存儲部27的規(guī)定區(qū)域中。
下面，映射解調(diào)處理電路54，根據(jù)中間輸出信號MI、MQ(輸入信號)生成輸出信號Y1、Y2。
圖21表示用圖11的可重構(gòu)電路12實現(xiàn)圖19所示的數(shù)據(jù)流向圖38c的例子。因為數(shù)據(jù)流向圖38c由4段構(gòu)成，可重構(gòu)電路12由2段構(gòu)成，所以將數(shù)據(jù)流向圖38c分割成2個部分在第9循環(huán)中，第1設(shè)定部14a，根據(jù)設(shè)定數(shù)據(jù)40i在可重構(gòu)電路12上構(gòu)成數(shù)據(jù)流向圖38c的第1段和第2段的內(nèi)容。在第10循環(huán)中，第2設(shè)定部14b，根據(jù)設(shè)定數(shù)據(jù)40j在可重構(gòu)電路12上構(gòu)成(映射)數(shù)據(jù)流向圖38c的第3段和第4段的內(nèi)容。反饋各循環(huán)中的輸出結(jié)果，作為下一個循環(huán)的輸入。與此相伴，能夠映射解調(diào)處理電路54。
這里，在第9循環(huán)中，經(jīng)過路徑部29將存儲在存儲部27的規(guī)定區(qū)域中的中間輸出信號MI、MQ和信號MY#輸入到可重構(gòu)電路12。此外，如本例那樣，通過設(shè)置存儲部27的存儲區(qū)域，采用可重構(gòu)電路12來保持所映射的電路的輸出數(shù)據(jù)等，即便在實施并列處理的電路群中，也能夠用1個可重構(gòu)電路12進行構(gòu)成。此外，信號MY#是當(dāng)上次映射解調(diào)處理電路54時的第10循環(huán)后輸出的輸出信號，存儲在存儲部27的存儲區(qū)域中。在上述中，說明了在映射FIR濾波器電路50后映射FIR濾波器電路52的情形，但是即便改換這個順序也是同樣的。
即，通過設(shè)置存儲部27而存儲輸出數(shù)據(jù)等，能夠以任意順序用可重構(gòu)電路12映射任意的電路。
此外，在本實施方式3中，ALU只能夠?qū)崿F(xiàn)“+”、“＞＞1”、“MOV”、“×”、“SGN”這樣5類。
此外，即便在上述實施方式1～3中說明了的圖3和圖4的構(gòu)成中，形成在后述的ALU段之間設(shè)置雙穩(wěn)態(tài)多諧振蕩器的所謂的流水線構(gòu)成，當(dāng)然也是可以適用的。
(實施方式4)
在上述實施方式中，說明了可重構(gòu)電路12是2段ALU的構(gòu)成的情況，但是例如除此以外也可以考慮多段例如是3段的情況。
這時，將圖2中說明了的期望電路42分割成4個分割電路A#～分割電路D#。各分割電路具有特定與ALU的段數(shù)相應(yīng)的邏輯電路的計算功能的信息和連接信息。即，可以考慮各個分割電路由用于設(shè)定每1段的ALU的多個分割單元構(gòu)成的情況。
圖22是說明用多個分割單元構(gòu)成分割電路A#～分割電路D#的概念圖。這里，作為一個例子，表示分割電路A#～D#分別具有3個分割單元的情況即具有分割單元A1#～D3#的情況。
圖23是說明例如通過選擇器16根據(jù)設(shè)定數(shù)據(jù)輸入到可重構(gòu)電路12，構(gòu)成(映射)分割電路A#的情況的圖。
在本例中，可重構(gòu)電路12由3段ALU構(gòu)成，對每1段的ALU分配1個分割單元。
當(dāng)在可重構(gòu)電路12中映射期望電路42時，具體地說，當(dāng)構(gòu)成分割電路時，1個分割電路由多個分割單元構(gòu)成，依次在分割單元中實施期望的邏輯動作。
圖24是說明由可重構(gòu)電路12構(gòu)成的分割電路A#中的處理流程的圖。例如，在各分割單元中的邏輯動作需要1個步驟循環(huán)時，為了構(gòu)成1個分割單元，需要3個步驟循環(huán)。
在這種構(gòu)成中，例如，在最初的步驟循環(huán)中，在分割單元A1#中進行邏輯動作，在下一個步驟循環(huán)中，在分割單元A2#中依次地進行邏輯動作，但是在該下一個步驟循環(huán)中，不進行分割單元A1#的邏輯動作。所以，在電路中存在著什么都不用的空區(qū)域。特別是，構(gòu)成可重構(gòu)電路的ALU的段數(shù)越多，則在電路中越是存在著空區(qū)域。因此，在這種情形中最好將該區(qū)域有效地用于其它用途。即，希望能夠?qū)嵤┰贏LU的各段中獨立地進行工作的所謂的流水線處理。
在本實施方式4中，說明最適合于在構(gòu)成可重構(gòu)電路的多個ALU的各段間的連接部中不包含雙穩(wěn)態(tài)多諧振蕩器電路的所謂的流水線構(gòu)成的情況的方式。下面，主要說明最適合于流水線構(gòu)成的可重構(gòu)電路。
圖25是與本發(fā)明的實施方式4有關(guān)的處理裝置10#的構(gòu)成圖。
按照本發(fā)明的實施方式4的處理裝置10#，與圖15所示的處理裝置10a比較，將集成電路裝置26a置換成集成電路裝置26#這點是不同的。因為其它方面與圖1和圖15中說明過的處理裝置10和10a相同，所以不重復(fù)對它們的詳細說明。
按照本發(fā)明的實施方式4的集成電路裝置26#，與圖15所示的集成電路裝置26a比較，將可重構(gòu)電路12置換成可重構(gòu)電路12#a，并且將設(shè)定部14置換成設(shè)定部14#這點是不同的。因為其它方面具有同樣的構(gòu)成，所以不重復(fù)對它們的詳細說明?？芍貥?gòu)電路12#a，形成所謂的流水線構(gòu)成，通過變更設(shè)定可以變更功能。設(shè)定部14#具有第1電路設(shè)定部15a、第2電路設(shè)定部15b、第3電路設(shè)定部15c和電路處理控制部16，將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)40供給到可重構(gòu)電路12#a。此外，電路處理控制部16，將來自第1電路設(shè)定部15a～第3電路設(shè)定部15c的輸出以規(guī)定順序供給到作為可重構(gòu)電路12#a的流水線的各段的后述的可重構(gòu)單元。進一步，分別與后述的可重構(gòu)單元對應(yīng)地設(shè)置該第1電路設(shè)定部15a～第3電路設(shè)定部15c。此外，在上述中說明了的設(shè)定部14和14#也可以由存儲設(shè)定數(shù)據(jù)等的存儲器、和指定作為存儲器地址的存儲地址的所謂的程序計數(shù)器構(gòu)成。
圖26是可重構(gòu)電路12#a的構(gòu)成圖。
參照圖26，可重構(gòu)電路12#a，與可重構(gòu)電路12比較，進一步設(shè)置雙穩(wěn)態(tài)多諧振蕩器電路這點是不同的，并進行流水線動作。
具體地說，可重構(gòu)電路12#a將連接部52置換成連接部+FF電路52#a這點是不同的。該連接部+FF電路52#a具有可以設(shè)定前段邏輯電路列的輸出與后段邏輯電路列的輸入的連接關(guān)系的連接部、和保持前段邏輯電路列的輸出即內(nèi)部狀態(tài)的狀態(tài)保持電路(也簡稱為FF電路(FT))。
可重構(gòu)電路12#a，將多個邏輯電路50的列配置在多個段中，可以由設(shè)置在各段中的連接部+FF電路52#a，構(gòu)成為根據(jù)設(shè)定將前段邏輯電路列的輸出和后段邏輯電路列的輸入任意地連接，或者，從決定的組合中選出的連接。此外，能夠保持前段邏輯電路列的輸出信號。
如圖所示的那樣，可重構(gòu)電路12#a作為橫方向配置Y個、縱方向配置X個的ALU的ALU陣列構(gòu)成。將輸入變數(shù)和常數(shù)輸入到第1段的ALU11、ALU12、......、ALU1Y中，進行設(shè)定的規(guī)定計算。將計算結(jié)果的輸出，按照在第1段的連接部+FF電路52中設(shè)定的連接，輸入到第2段的ALU21、ALU22、.......、ALU2Y中。在第1段的連接部+FF電路52中，在第1段的ALU列的輸出和第2段的ALU列的輸入之間，以能夠?qū)崿F(xiàn)任意的連接關(guān)系，或者，從決定了的組合中選出的連接關(guān)系的方式構(gòu)成接線，根據(jù)設(shè)定使期望的接線成為有效。下面，直到第(X-1)段的連接部+FF電路52#a，都具有同樣的構(gòu)成，作為最終段的第X段的ALU列輸出計算的最終結(jié)果。
此外，在本構(gòu)成中，表示與ALU交互地每1段設(shè)置連接部+FF電路52#a的構(gòu)成。通過配置該連接部+FF電路52#a，將可重構(gòu)電路12#a分割成由每1段的ALU構(gòu)成的X段的可重構(gòu)單元。具體地說，1段的可重構(gòu)單元由1段的ALU列和1段的連接部+FF電路52#a構(gòu)成。此外，最終段的可重構(gòu)單元也可以只有1段的ALU列，也可以與圖1的內(nèi)部狀態(tài)保持電路20組合起來。該分割是按照FF電路進行的，例如，在每2段的ALU中，設(shè)置連接部+FF電路52#a，除此以外，如果只是沒有FF電路的連接部，則分割成由每2段的ALU構(gòu)成的X/2段的可重構(gòu)單元。此外，通過在給定段的每個ALU中設(shè)置FF電路，也可以構(gòu)成期望段的可重構(gòu)單元。
圖27是可以與圖26所示的可重構(gòu)電路12#a置換的可重構(gòu)電路12#b的構(gòu)成圖。
參照圖27，可重構(gòu)電路12#b，與可重構(gòu)電路12#a比較，將連接部+FF電路52#a置換成連接部+FF電路52#b這點是不同的。連接部+FF電路52#b除了連接部+FF電路52#a的功能外，還具有可以從外部直接輸入輸入變數(shù)和常數(shù)的構(gòu)成，并且也可以從連接部+FF電路52#b將前段ALU的計算結(jié)果直接輸出到外部。通過該構(gòu)成可以構(gòu)成比圖26所示的可重構(gòu)電路12#a的構(gòu)成多樣化的組合電路，提高設(shè)計的自由度。關(guān)于其它部分和構(gòu)成，因為與圖26所示的可重構(gòu)電路12#a的構(gòu)成相同，所以不再重復(fù)對它們的詳細說明。
圖28是作為一個例子映射在按照本實施方式4的可重構(gòu)電路12#a中的電路群的一個例子圖。
參照圖28，這里表示3個電路，電路FA～FC。電路FA接受輸入信號IP的輸入，輸出輸出信號MIP。電路FB接受輸入信號QP的輸入，輸出輸出信號MQP。電路FC接受輸入信號MIP和MQP的輸入，輸出輸出信號YP。將這些電路FA～FC的設(shè)定數(shù)據(jù)存儲在第1電路設(shè)定部15a～第3電路設(shè)定部15c中。
圖29A～29C是說明為了將電路FA、FB和FC映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。在本例中，在具有每1段的ALU的3段可重構(gòu)單元的構(gòu)成中，設(shè)定可重構(gòu)電路12#a。
圖29A是電路FA的分割單元的概念圖。參照圖29A，這里，與可重構(gòu)電路12#a的構(gòu)成合在一起，將電路FA分割成2個分割電路，進一步分割成分割單元FA1～FA6。圖29B是分割電路FB時的分割單元的概念圖。同樣這里，將電路FB分割成2個分割電路，進一步分割成分割單元FB1～FB6。圖29C是分割電路FC時的分割單元的概念圖。同樣這里，將電路FC分割成2個分割電路，進一步分割成分割單元FC1～FC6。
圖30是說明將電路FA～FC映射在按照本發(fā)明的實施方式的可重構(gòu)電路12#a中的方式的概念圖。
參照圖30，在最初的步驟循環(huán)(第1步驟循環(huán))中，首先在第1段中映射分割單元FA1，輸入輸入信號IP。在實施該分割單元FA1中的邏輯動作后，將它的邏輯結(jié)果保持在上述連接部+FF電路52#a中。在下一個步驟循環(huán)(第2步驟循環(huán))中，在第2段中映射分割單元FA2，并且在第1段中映射接受輸入信號QP的分割單元FB1。與此相伴，在第1段中實施分割單元FB1中的邏輯動作，將它的邏輯結(jié)果保持在上述連接部+FF電路52中。此外，在第2段中，分割單元FA2接受前段中保持的邏輯結(jié)果的輸入，實施規(guī)定的邏輯動作，將該結(jié)果保持在連接部+FF電路52中。在它的下一個步驟循環(huán)(第3步驟循環(huán))中，將分割單元FA3映射在第3段中，將分割單元FB2映射在第2段中，將接受輸入信號MIP(-1)和輸入信號MQP(-1)的分割單元FC1映射在第1段中。與此相伴，在第3段中，實施分割單元FC1中的邏輯動作，從可重構(gòu)電路12#a輸出。將輸出結(jié)果保持在內(nèi)部狀態(tài)保持電路20中，通過路徑部24傳送到可重構(gòu)電路12#a的輸入側(cè)。具體地說，對來自電路處理控制部16的指示進行響應(yīng)，將通過路徑部24傳送到切換電路28的信號輸入到可重構(gòu)電路12#a。在下一個步驟循環(huán)(第4步驟循環(huán))中，將分割單元FA4映射在第1段中，將分割單元FC2映射在第2段中，將分割單元FB3映射在第3段中。以后，按照同樣的方式，按照各電路FA～FC的信號處理流程的順序，分別依次地將分割單元FA1～FA6、FB1～FB6、FC1～FC6映射在可重構(gòu)電路12#a的第1段～第3段的ALU中。
因此，通過第6步驟循環(huán)的映射，從在第3段的ALU中構(gòu)成的分割單元FA6輸出輸出信號MIP。此外，通過第7步驟循環(huán)的映射，從第3段的分割單元FB6輸出輸出信號MQP。此外，通過第8步驟循環(huán)的映射，從第3段的分割單元FA6輸出輸出信號YP(-1)。
這樣，在1次步驟循環(huán)中，可以分別將不同電路的分割單元分配給可重構(gòu)電路12#a的規(guī)定區(qū)域，當(dāng)作為整體構(gòu)成1個電路時可以實現(xiàn)高速的邏輯動作。例如，當(dāng)映射電路FA并根據(jù)輸入信號IP生成輸出信號MIP，其次，映射電路FB并根據(jù)輸入信號QP生成輸出信號MQP，而且最后，映射電路FC并根據(jù)輸入信號MIP和MQP生成輸出信號YP時，在18步驟循環(huán)后輸出輸出信號YP。與此相對，通過采用本方式，可以在14步驟循環(huán)后輸出輸出信號YP。
如本方式所示，通過在可重構(gòu)電路12#a的各段中，分別映射不同的電路，并列地實施多個計算處理，伴隨著高速的映射，可以實現(xiàn)高速的邏輯動作。
特別是，因為沒有浪費地使用可重構(gòu)單元，所以可以進行高速處理，結(jié)果能夠?qū)崿F(xiàn)電路小型化、低消耗功率化。
此外，因為當(dāng)對1個電路，進行映射時，不中途切斷地連續(xù)地進行處理流程，所以不需要用于逐次存儲數(shù)據(jù)的特別的存儲器等，在這方面也能夠?qū)崿F(xiàn)電路小型化、低消耗功率化。進一步，因為是可以同時映射多個電路的構(gòu)成，所以容易實施多任務(wù)。進一步，是適合于映射數(shù)據(jù)流向圖的構(gòu)成，容易開發(fā)映射軟件。
此外，在本例中的(-1)、(+1)標(biāo)記指示對現(xiàn)在，1個前和1個后的信號。將輸入信號MIP(-1)和輸入信號MQP(-1)存儲在存儲部27中。通過路徑部29將這些存儲在存儲部27中的信號給予切換電路28，對來自控制部18的指示作出響應(yīng)，輸入到可重構(gòu)電路12#a。
圖31是說明保存有存儲在存儲部34中的分割單元的多個設(shè)定數(shù)據(jù)的存儲區(qū)域的概念圖。
參照圖31，這里將列地址C0～C5對應(yīng)地賦予橫方向，將行地址R0～R2對應(yīng)地賦予縱方向。例如在本例中，地址(R0、C0)指示分割單元FA1的設(shè)定數(shù)據(jù)。此外，地址(R2、C5)指示分割單元FC6的設(shè)定數(shù)據(jù)。
圖32是說明控制部18，通過從存儲部34的設(shè)定數(shù)據(jù)40指定地址，將設(shè)定數(shù)據(jù)傳送給第1電路設(shè)定部15a、第2電路設(shè)定部15b和第3電路設(shè)定部15c的方式的概念圖。
參照圖32，控制部18，按行地址R0、列地址C0、C2、C4、C1、C3、C5的順序分別讀出，輸出到映射在第1段的可重構(gòu)單元中的第1電路設(shè)定部15a。此外，控制部18，在1步驟循環(huán)延遲后，按行地址R1、列地址C0、C2、C4、C1、C3、C5的順序輸出到映射在第2段的可重構(gòu)單元中的第2電路設(shè)定部15b。此外，控制部18，在2步驟循環(huán)延遲后，按行地址R2、列地址C0、C2、C4、C1、C3、C5的順序輸出到映射在第3段的可重構(gòu)單元中的第3電路設(shè)定部15c。此外，控制部18，基于所給予的控制數(shù)據(jù)，控制設(shè)定數(shù)據(jù)40的輸入、驅(qū)動輸出電路22的定時和向存儲部27的數(shù)據(jù)信號的存儲。
因此，以圖30所示的順序?qū)嵤┰诳芍貥?gòu)電路12#a中的映射工作，能夠與高速的映射動作一起實現(xiàn)高速的邏輯計算工作即高速的期望電路構(gòu)成。
圖33是映射在按照本實施方式的可重構(gòu)電路12#a中的其他電路群的一個例子圖。
參照圖33，這里表示了4個電路，電路FA、FB、FD、FE。電路FA接受輸入信號IP的輸入，輸出輸出信號MIP。電路FB接受輸入信號QP的輸入，輸出輸出信號MQP。電路FD接受輸入信號MIP的輸入，輸出輸出信號MYP。電路FE接受輸入信號MYP、MQP的輸入，輸出輸出信號Z。
圖34A～圖34D是說明為了將電路FA、FB、FD、FE映射在可重構(gòu)電路12#a的各可重構(gòu)單元中而分割了的分割單元的概念圖。在本例中，在具有每1段的ALU的3段可重構(gòu)單元的構(gòu)成中，設(shè)定可重構(gòu)電路12#a。
圖34A是當(dāng)分割電路FA時的分割單元的概念圖。參照圖34A，這里，與可重構(gòu)電路12#a的構(gòu)成合在一起，將電路FA分割成2個分割電路，進一步分割成分割單元FA1～FA6。圖34B是分割電路FB時的分割單元的概念圖。同樣這里，將電路FB分割成2個分割電路，進一步分割成分割單元FB1～FB6。圖34C是分割電路FD時的分割單元的概念圖。同樣這里，將電路FD分割成2個分割單元FD1～FD3。圖34D是分割電路FE時的分割單元的概念圖。同樣這里，將電路FE分割成分割單元FE1～FE3。
圖35是說明將電路FA、FB、FD、FE映射到按照本發(fā)明的實施方式4的可重構(gòu)電路12#a中的方式的概念圖。
參照圖35，在最初的步驟循環(huán)(第1步驟循環(huán))中，首先在第1段中映射分割單元FA1，輸入輸入信號IP。在下一個步驟循環(huán)(第2步驟循環(huán))中，在第2段中映射分割單元FA2，并且在第1段中映射接受輸入信號QP的分割單元FBI。在它的下一個步驟循環(huán)(第3步驟循環(huán))中，將分割單元FA3映射在第3段中，將分割單元FB2映射在第2段中，將接受輸入信號MIP(-1)的輸入的分割單元FD1映射在第1段中。在下一個步驟循環(huán)(第4步驟循環(huán))中，將分割單元FA4映射在第1段中，將分割單元FD2映射在第2段中，將分割單元FB3映射在第3段中。在下一個步驟循環(huán)(第5步驟循環(huán))中，將分割單元FB4映射在第1段中，將分割單元FA5映射在第2段中，將分割單元FD3映射在第3段中。在下一個步驟循環(huán)(第6步驟循環(huán))中，將分割單元FE1映射在第1段中，將分割單元FB5映射在第2段中，將分割單元FA6映射在第3段中。以后，按照同樣的方式，按照各電路FA、FB、FD、FE的信號處理流程的順序，分別依次地將分割單元映射在可重構(gòu)電路12#a的第1段～第3段的ALU中。
因此，通過第6步驟循環(huán)的映射，從在第3段的ALU中構(gòu)成的分割單元FA6輸出輸出信號MIP。此外，通過第7步驟循環(huán)的映射，從第3段的分割單元FB6輸出輸出信號MQP。此外，通過第8步驟循環(huán)的映射，從第3段的分割單元FE3輸出輸出信號Z(-1)。
這里，表示了通過將電路FD、電路FE看作相同的電路和1個電路，實施映射的情形。
這樣，在1次步驟循環(huán)中，可以分別將不同電路的分割單元分配給可重構(gòu)電路12#a的規(guī)定區(qū)域，當(dāng)作為整體構(gòu)成1個電路時可以實現(xiàn)高速的邏輯動作。
如本方式所示，通過在可重構(gòu)電路12#a的各段中，分別映射不同的電路，并列地實施多個計算處理，伴隨著高速的映射，可以實現(xiàn)高速的邏輯動作。此外，在本例中的(-1)、(+1)的標(biāo)記指示對現(xiàn)在，1個前和后的信號。將輸入信號MIP(-1)、MYP(-1)和輸入信號MQP(-1)存儲在存儲部27中。
現(xiàn)在對分割在圖16中說明的數(shù)字解調(diào)電路群的各電路的分割單元進行說明。
圖36A是說明分割FIR濾波器50的分割單元的圖。具體地說，關(guān)于由圖10所示的7段算符構(gòu)成的數(shù)據(jù)流向圖38a，表示每1段分割了的分割單元TA1～TA7。圖36B是說明分割了FIR濾波器52的分割單元的圖。這里，與圖36A同樣表示每1段分割了FIR濾波器52的分割單元TB1～TB7。圖36C是說明分割了解調(diào)處理電路54的分割單元的圖。具體地說，關(guān)于由圖19所示的3段算符構(gòu)成的數(shù)據(jù)流向圖38c，表示每1段分割了的分割單元TC1～TC3。此外，關(guān)于FIR濾波器50和52，說明了根據(jù)數(shù)據(jù)流向圖38a的7段算符構(gòu)成分割單元的情形，但是也可以用由圖13所示的4段算符構(gòu)成的數(shù)據(jù)流向圖38b而分割到每1段的分割單元。
圖37是說明按照與圖30所示的相同的方式將數(shù)字解調(diào)電路群映射在可重構(gòu)電路12#a中的情形的概念圖。在本例中，在具有每1段的ALU的3段可重構(gòu)單元的構(gòu)成中，設(shè)定可重構(gòu)電路12#a。
如圖37所示，在最初的步驟循環(huán)(第1步驟循環(huán))中，首先在第1段中映射分割單元TA1，輸入輸入信號IP。在下一個步驟循環(huán)(第2步驟循環(huán))中，在第2段中映射分割單元TA2，并且在第1段中映射接受輸入信號QP的分割單元TB1。在它的下一個步驟循環(huán)(第3步驟循環(huán))中，將分割單元TA3映射在第3段中，將分割單元TB2映射在第2段中，將接受輸入信號MIP和輸入信號MQP的分割單元TC1映射在第1段中。在下一個步驟循環(huán)(第4步驟循環(huán))中，將分割單元TA4映射在第1段中，將分割單元TC2映射在第2段中，將分割單元TB3映射在第3段中。以后，按照同樣的方式，按照信號處理流程的順序，用可重構(gòu)電路12#a的第1段～第3段的ALU，分別映射FIR電路50、52和解調(diào)處理電路54。
因此，在1次步驟循環(huán)中，可以分別將不同電路的分割單元分配給可重構(gòu)電路12#a的規(guī)定區(qū)域，當(dāng)作為整體構(gòu)成1個電路時可以實現(xiàn)高速的邏輯動作。
此外，當(dāng)然也可以將按照上述實施方式4的方式應(yīng)用于按照實施方式1～3的構(gòu)成。
此外，如上所述，上述說明說明了將FF電路插入每1段ALU中的構(gòu)成，但是當(dāng)然也可以應(yīng)用于每一個多段的ALU，例如將FF電路插入每2段中的情形。
以上，根據(jù)實施方式說明了本發(fā)明。實施方式是例示，在這些各構(gòu)成要素和各處理過程的組合中可以存在各種各樣的變形例，此外這種變形例也在本發(fā)明的范圍內(nèi)，這對于本行業(yè)技術(shù)人員來說是能夠理解的。
例如，在可重構(gòu)電路12#a中的ALU的配列不限于允許只在縱方向連接的多段配列，也可以是允許橫方向連接的網(wǎng)狀配列。此外，在上述說明中，不設(shè)置跳過段與邏輯電路連接的接線，但是也可以形成設(shè)置這種跳過段的連接接線的構(gòu)成。
應(yīng)該認為這次公開的實施方式在所有方面都只是例示，而沒有限制性。本發(fā)明的范圍不是在上述說明中而是由權(quán)利要求書的范圍表示，意味著與權(quán)利要求書的范圍均等的意義和包括范圍內(nèi)的所有變更。
根據(jù)本發(fā)明的處理裝置，能夠應(yīng)用于便攜式電話和PDA(Personal DataAssistant(個人數(shù)據(jù)助理))等的移動終端和廣播接收機中。
權(quán)利要求書(按照條約第19條的修改)1、(修正后)一種處理裝置，備有可重構(gòu)電路(12)，可以變更功能；第1路徑部(24)，用于將所述可重構(gòu)電路(12)的輸出作為所述可重構(gòu)電路(12)的輸入進行傳送；設(shè)定部(14)，將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)(40)供給到所述可重構(gòu)電路(12)；控制部(18)，以將多個設(shè)定數(shù)據(jù)順次供給到所述可重構(gòu)電路(12)的方式控制所述設(shè)定部(14)，通過所述第1路徑部(24)將根據(jù)某個設(shè)定數(shù)據(jù)在所述可重構(gòu)電路(12)上構(gòu)成的電路的輸出，供給到根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入；和內(nèi)部狀態(tài)保持電路(20)，接受所述可重構(gòu)電路(12)的輸出，所述內(nèi)部狀態(tài)保持電路(20)與所述第1路徑部(24)連接，還備有存儲部(27)，將根據(jù)所述某個設(shè)定數(shù)據(jù)在所述可重構(gòu)電路(12)上構(gòu)成的電路的輸出存儲在規(guī)定區(qū)域中；和第2路徑部(29)，用于傳送存儲在所述存儲部(27)的所述規(guī)定區(qū)域中的在所述可重構(gòu)電路(12)上構(gòu)成的電路的輸出，作為根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入。
2、(修正后)根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，所述內(nèi)部狀態(tài)保持電路(20)進行比所述存儲部(27)高速的運行。
3、(修正后)根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，通過所述設(shè)定部(14)將多個設(shè)定數(shù)據(jù)順次供給到所述可重構(gòu)電路(12)，作為整體構(gòu)成1個電路。
4、(修正后)根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，多個設(shè)定數(shù)據(jù)(40a～40d)分別表示分割1個電路(42)的多個分割電路(A～D)。
5、(修正后)根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，構(gòu)成所述可重構(gòu)電路(12)作為組合電路(50、52)。
6、(修正后)根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，還備有輸出電路(22)，其接受所述可重構(gòu)電路(12)的輸出；和所述輸出電路(22)，當(dāng)由所述設(shè)定部(14)多次構(gòu)成所述可重構(gòu)電路(12)時，輸出所述可重構(gòu)電路(12)的輸出。
7、(修正后)根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，還備有切換電路(28)，切換來自所述第2路徑部(29)的輸入和來自外部的輸入，作為所述可重構(gòu)電路(12)的輸入。
8、(修正后)根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，所述可重構(gòu)電路(12)，各個包括可以選擇地實施多個計算功能的多個邏輯電路(50)和可以設(shè)定邏輯電路間的連接關(guān)系的連接部(52)，所述設(shè)定部(14)設(shè)定所述邏輯電路(50)的功能和所述連接關(guān)系。
9、(修正后)根據(jù)權(quán)利要求8所述的處理裝置，其特征在于，所述邏輯電路(50)是可以選擇地實施多種多位計算的算術(shù)邏輯電路(ALU)。
10、(修正后)一種處理方法，在可重構(gòu)電路(12)上順次構(gòu)成分割1個電路(42)的多個分割電路(A～D)，將某個分割電路的輸出反饋到下一個分割電路的輸入并實施分割電路中的計算處理，從最后構(gòu)成的分割電路取出輸出。
11、(修正后)一種集成電路裝置，備有可重構(gòu)電路(12)，可以變更功能；路徑部(24)，用于將所述可重構(gòu)電路(12)的輸出與所述可重構(gòu)電路(12)的輸入連接起來；和設(shè)定部(14)，將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)供給到所述可重構(gòu)電路(12)。
12、(修正后)一種處理裝置，備有可重構(gòu)電路(12#a)，可以變更功能和連接關(guān)系；設(shè)定部(14#)，用于存儲用于表示構(gòu)成期望電路的一部分的分割單元的設(shè)定數(shù)據(jù)，并供給到所述可重構(gòu)電路(12#a)；和控制部(18)，以為了構(gòu)成所述期望電路而順次將多個設(shè)定數(shù)據(jù)供給到所述可重構(gòu)電路(12#a)的方式，控制所述設(shè)定部(14#)，
所述可重構(gòu)電路(12#a)至少具有1個保持內(nèi)部狀態(tài)的狀態(tài)保持電路(52#a)，通過配置所述狀態(tài)保持電路(FT)，將所述可重構(gòu)電路(12#a)分割成多段可重構(gòu)單元，所述控制部(18)，當(dāng)構(gòu)成多個期望電路時，以按照處理的流程依次供給用于對所述多段可重構(gòu)單元的每一個構(gòu)成分割單元的設(shè)定數(shù)據(jù)的方式，控制所述設(shè)定部(14#)，所述分割單元構(gòu)成各電路的一部分。
13、(修正后)根據(jù)權(quán)利要求12所述的處理裝置，其特征在于，通過配置N個狀態(tài)保持電路(FT)，將所述可重構(gòu)電路分割成(N+1)段可重構(gòu)單元，所述控制部(18)，以將構(gòu)成某個期望電路的分割單元的設(shè)定數(shù)據(jù)供給到在某個時刻的第i狀態(tài)保持電路和第(i+1)狀態(tài)保持電路之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以按照處理流程將構(gòu)成所述某個期望電路的下一個分割單元的設(shè)定數(shù)據(jù)供給到在下一個時刻的第(i+1)狀態(tài)保持電路和第(i+2)狀態(tài)保持電路之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以將構(gòu)成不同的期望電路的分割單元的設(shè)定數(shù)據(jù)供給到第i狀態(tài)保持電路和第(i+1)狀態(tài)保持電路(52#a)之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)。
14、(修正后)根據(jù)權(quán)利要求12所述的處理裝置，其特征在于，通過配置N個狀態(tài)保持電路(FT)將所述可重構(gòu)電路(12#a)分割成N段可重構(gòu)單元，所述控制部(18)，以將構(gòu)成某個期望電路的分割單元的設(shè)定數(shù)據(jù)供給到在某個時刻的第i狀態(tài)保持電路和第(i+1)狀態(tài)保持電路之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以按照處理流程將構(gòu)成所述某個期望電路的下一個分割單元的設(shè)定數(shù)據(jù)供給到在下一個時刻的第(i+1)狀態(tài)保持電路和第(i+2)狀態(tài)保持電路之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以將構(gòu)成不同的期望電路的分割單元的設(shè)定數(shù)據(jù)供給到第i狀態(tài)保持電路和第(i+1)狀態(tài)保持電路之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，還備有用于從第N狀態(tài)保持部輸入到初段的可重構(gòu)單元的路徑部(24)。
15、(修正后)根據(jù)權(quán)利要求12所述的處理裝置，其特征在于，構(gòu)成所述可重構(gòu)單元作為組合電路(50、52#a)。
16、(修正后)根據(jù)權(quán)利要求12所述的處理裝置，其特征在于，還備有接受所述可重構(gòu)電路(12#a)的輸出的輸出電路(22)，當(dāng)由所述設(shè)定部(14#)多次構(gòu)成所述可重構(gòu)電路(12#a)時，所述輸出電路(22)輸出所述可重構(gòu)電路(12#a)的輸出。
17、(修正后)根據(jù)權(quán)利要求12所述的處理裝置，其特征在于，還備有內(nèi)部狀態(tài)保持電路(20)，接受所述可重構(gòu)電路(12#a)的輸出；和第1路徑部(24)，用于將在所述內(nèi)部狀態(tài)保持電路(20)中保持的輸出信號輸入到初段的可重構(gòu)單元。
18、(修正后)根據(jù)權(quán)利要求17所述的處理裝置，其特征在于，還備有存儲部(27)，將根據(jù)某個設(shè)定數(shù)據(jù)來自所述可重構(gòu)電路(12#a)的輸出存儲在規(guī)定區(qū)域中；和第2路徑部(29)，用于傳送存儲在所述存儲部(27)的所述規(guī)定區(qū)域中的在所述可重構(gòu)電路(12#a)上構(gòu)成的電路的輸出，作為根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入。
19、(修正后)根據(jù)權(quán)利要求18所述的處理裝置，其特征在于，還備有切換電路(28)，切換來自所述第2路徑部(29)的輸入和來自外部的輸入，作為所述可重構(gòu)電路(12#a)的輸入。
20、(修正后)根據(jù)權(quán)利要求12所述的處理裝置，其特征在于，所述可重構(gòu)單元，各個包括可以選擇地實施多個計算功能的多個邏輯電路(50)和可以設(shè)定邏輯電路間的連接關(guān)系的連接部(52#a)，所述設(shè)定部(14#)設(shè)定所述邏輯電路(50)的功能和所述連接關(guān)系。
21、(修正后)根據(jù)權(quán)利要求20所述的處理裝置，其特征在于，
所述邏輯電路(50)是可以選擇地實施多種多位計算的算術(shù)邏輯電路(ALU)。
22、(刪除)
權(quán)利要求
1.一種處理裝置，備有可變更功能的可重構(gòu)電路(12)；第1路徑部(24)，用于將所述可重構(gòu)電路(12)的輸出作為所述可重構(gòu)電路(12)的輸入進行傳送；設(shè)定部(14)，將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)(40)供給到所述可重構(gòu)電路(12)；和控制部(18)，以將多個設(shè)定數(shù)據(jù)順次供給到所述可重構(gòu)電路(12)的方式控制所述設(shè)定部(14)，通過所述第1路徑部(24)將根據(jù)某個設(shè)定數(shù)據(jù)在所述可重構(gòu)電路(12)上構(gòu)成的電路的輸出，供給到根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入。
2.根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，通過所述設(shè)定部(14)將多個設(shè)定數(shù)據(jù)順次供給到所述可重構(gòu)電路(12)，作為整體構(gòu)成1個電路。
3.根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，多個設(shè)定數(shù)據(jù)(40a～40d)分別表示分割1個電路(42)的多個分割電路(A～D)。
4.根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，構(gòu)成所述可重構(gòu)電路(12)作為組合電路(50、52)。
5.根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，還備有接受所述可重構(gòu)電路(12)的輸出的輸出電路(22)，所述輸出電路(22)，當(dāng)由所述設(shè)定部(14)多次構(gòu)成所述可重構(gòu)電路(12)時，輸出所述可重構(gòu)電路(12)的輸出。
6.根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，還備有接受所述可重構(gòu)電路(12)的輸出的內(nèi)部狀態(tài)保持電路(20)，所述內(nèi)部狀態(tài)保持電路(20)與所述第1路徑部(24)連接。
7.根據(jù)權(quán)利要求6所述的處理裝置，其特征在于，還備有存儲部(27)，將根據(jù)所述某個數(shù)據(jù)在所述可重構(gòu)電路(12)上構(gòu)成的電路的輸出存儲在規(guī)定區(qū)域中；和第2路徑部(29)，用于傳送存儲在所述存儲部(27)的所述規(guī)定區(qū)域中的在所述可重構(gòu)電路(12)上構(gòu)成的電路的輸出，作為根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入。
8.根據(jù)權(quán)利要求7所述的處理裝置，其特征在于，還備有切換電路(28)，切換來自所述第2路徑部(29)的輸入和來自外部的輸入，作為所述可重構(gòu)電路(12)的輸入。
9.根據(jù)權(quán)利要求1所述的處理裝置，其特征在于，所述可重構(gòu)電路(12)，各個包括可以選擇地實施多個計算功能的邏輯電路(50)和可以設(shè)定邏輯電路間的連接關(guān)系的連接部(52)，所述設(shè)定部(14)設(shè)定所述邏輯電路(50)的功能和所述連接關(guān)系。
10.根據(jù)權(quán)利要求9所述的處理裝置，其特征在于，所述邏輯電路(50)是可選擇地實施多種多位計算的算術(shù)邏輯電路(ALU)。
11.一種處理方法，在可重構(gòu)電路(12)上順次構(gòu)成分割1個電路(42)的多個分割電路(A～D)，將某個分割電路的輸出反饋到下一個分割電路的輸入并實施分割電路中的計算處理，從最后構(gòu)成的分割電路取出輸出。
12.一種集成電路裝置，備有可以變更功能的可重構(gòu)電路(12)；路徑部(24)，用于將所述可重構(gòu)電路(12)的輸出與所述可重構(gòu)電路(12)的輸入連接起來；和設(shè)定部(14)，將用于構(gòu)成期望電路的設(shè)定數(shù)據(jù)供給到所述可重構(gòu)電路(12)。
13.一種處理裝置，備有可重構(gòu)電路(12#a)，可以變更功能和連接關(guān)系；設(shè)定部(14#)，用于存儲用于表示構(gòu)成期望電路的一部分的分割單元的設(shè)定數(shù)據(jù)，并供給到所述可重構(gòu)電路(12#a)；和控制部(18)，以為了構(gòu)成所述期望電路而順次將多個設(shè)定數(shù)據(jù)供給到所述可重構(gòu)電路(12#a)的方式，控制所述設(shè)定部(14#)，所述可重構(gòu)電路(12#a)至少具有1個保持內(nèi)部狀態(tài)的狀態(tài)保持電路(52#a)，通過配置所述狀態(tài)保持電路(FT)，將所述可重構(gòu)電路(12#a)分割成多段可重構(gòu)單元，所述控制部(18)，當(dāng)構(gòu)成多個期望電路時，以按照處理的流程依次供給用于對所述多段可重構(gòu)單元的每一個構(gòu)成分割單元的設(shè)定數(shù)據(jù)的方式，控制所述設(shè)定部(14#)，所述分割單元構(gòu)成各電路的一部分。
14.根據(jù)權(quán)利要求13所述的處理裝置，其特征在于，通過配置N個狀態(tài)保持電路(FT)，將所述可重構(gòu)電路分割成(N+1)段可重構(gòu)單元，所述控制部(18)，以將構(gòu)成某個期望電路的分割單元的設(shè)定數(shù)據(jù)供給到在某個時刻的第i狀態(tài)保持電路和第(i+1)狀態(tài)保持電路之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以按照處理流程將構(gòu)成所述某個期望電路的下一個分割單元的設(shè)定數(shù)據(jù)供給到在下一個時刻的第(i+1)狀態(tài)保持電路和第(i+2)狀態(tài)保持電路之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以將構(gòu)成不同的期望電路的分割單元的設(shè)定數(shù)據(jù)供給到第i狀態(tài)保持電路和第(i+1)狀態(tài)保持電路(52#a)之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)。
15.根據(jù)權(quán)利要求13所述的處理裝置，其特征在于，通過配置N個狀態(tài)保持電路(FT)，將所述可重構(gòu)電路(12#a)分割成N段可重構(gòu)單元；所述控制部(18)，以將構(gòu)成某個期望電路的分割單元的設(shè)定數(shù)據(jù)供給到在某個時刻的第i狀態(tài)保持部和第(i+1)狀態(tài)保持部之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以按照處理流程將構(gòu)成所述某個期望電路的下一個分割單元的設(shè)定數(shù)據(jù)供給到在下一個時刻的第(i+1)狀態(tài)保持部和第(i+2)狀態(tài)保持部之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，以將構(gòu)成不同的期望電路的分割單元的設(shè)定數(shù)據(jù)供給到第i狀態(tài)保持部和第(i+1)狀態(tài)保持部之間的所述可重構(gòu)單元的方式，控制所述設(shè)定部(14#)，還備有路徑部(24)，其用于從第N狀態(tài)保持部輸入到初段的可重構(gòu)單元。
16.根據(jù)權(quán)利要求13所述的處理裝置，其特征在于，構(gòu)成所述可重構(gòu)單元作為組合電路(50、52#a)。
17.根據(jù)權(quán)利要求13所述的處理裝置，其特征在于，還備有接受所述可重構(gòu)電路(12#a)的輸出的輸出電路(22)，當(dāng)由所述設(shè)定部(14#)多次構(gòu)成所述可重構(gòu)電路(12#a)時，所述輸出電路(22)輸出所述可重構(gòu)電路(12#a)的輸出。
18.根據(jù)權(quán)利要求13所述的處理裝置，其特征在于，還備有內(nèi)部狀態(tài)保持電路(20)，其接受所述可重構(gòu)電路(12#a)的輸出；和第1路徑部(24)，其用于將在所述內(nèi)部狀態(tài)保持電路(20)中保持的輸出信號輸入到初段的可重構(gòu)單元。
19.根據(jù)權(quán)利要求18所述的處理裝置，其特征在于，還備有存儲部(27)，將根據(jù)某個設(shè)定數(shù)據(jù)來自所述可重構(gòu)電路(12#a)的輸出存儲在規(guī)定區(qū)域中；和第2路徑部(29)，用于傳送存儲在所述存儲部(27)的所述規(guī)定區(qū)域中的在所述可重構(gòu)電路(12#a)上構(gòu)成的電路的輸出，作為根據(jù)下一個設(shè)定數(shù)據(jù)構(gòu)成的電路的輸入。
20.根據(jù)權(quán)利要求19所述的處理裝置，其特征在于，還備有切換電路(28)，其切換來自所述第2路徑部(29)的輸入和來自外部的輸入，作為所述可重構(gòu)電路(12#a)的輸入。
21.根據(jù)權(quán)利要求13所述的處理裝置，其特征在于，所述可重構(gòu)單元，各個包括可以選擇地實施多個計算功能的多個邏輯電路(50)和可以設(shè)定邏輯電路間的連接關(guān)系的連接部(52#a)；所述設(shè)定部(14#)設(shè)定所述邏輯電路(50)的功能和所述連接關(guān)系。
22.根據(jù)權(quán)利要求21所述的處理裝置，其特征在于，所述邏輯電路(50)是可以選擇地實施多種多位計算的算術(shù)邏輯電路(ALU)。
全文摘要
根據(jù)本發(fā)明的處理裝置(10)，在可重構(gòu)電路(12)上順次構(gòu)成分割1個電路的多個分割電路，或者將某個分割電路的輸出反饋到下一個分割電路的輸入并實施分割電路中的計算處理，從最后構(gòu)成的分割電路取出輸出。形成將可重構(gòu)電路(12)的輸出與它的輸入連接起來路徑部(24)作為反饋路徑。通過順次構(gòu)成分割電路，能夠作為整體實現(xiàn)一個電路。
文檔編號G06F9/40GK1860448SQ20048002855
公開日2006年11月8日 申請日期2004年7月9日 優(yōu)先權(quán)日2003年9月30日
發(fā)明者平松達夫, 中島洋, 岡田誠, 小曾根真 申請人:三洋電機株式會社