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用于多處理器系統(tǒng)中的處理器代用品以及使用該處理器代用品的多處理器系統(tǒng)的制作方法

文檔序號:6501732閱讀:205來源:國知局
專利名稱:用于多處理器系統(tǒng)中的處理器代用品以及使用該處理器代用品的多處理器系統(tǒng)的制作方法
技術(shù)領(lǐng)域
本發(fā)明系關(guān)于數(shù)據(jù)處理系統(tǒng),尤有關(guān)多處理器系統(tǒng)。
背景技術(shù)
在數(shù)字計算機(jī)的發(fā)展中,具有繼續(xù)朝向較高性能的傾向。最近在集成電路(IC)制造技術(shù)的發(fā)展已制造出較小與較快速的IC,而使得現(xiàn)在以微處理器為基礎(chǔ)的計算機(jī)系統(tǒng)具有較前世代的超級計算機(jī)更高的性能。微處理器性能由許多因素決定,包括時脈速度與數(shù)據(jù)總線寬度。
典型的IC制造商已經(jīng)能夠在特定微處理器的使用壽命期間提供其較高速的改版型式。微處理器速度的持續(xù)改進(jìn)已經(jīng)讓使用者能夠以較新、較高速微處理器升級其計算機(jī)系統(tǒng)。因此能夠?qū)⑤^舊、較慢的微處理器從其插槽(socket)拔除,而將新的、較高速微處理器插入其位置。此種可升級性之一個例子系為一種微處理器,其能夠與內(nèi)存裝置于某一速度溝通,但是其內(nèi)部時脈速度能夠提高成較高的頻率,如于美國專利No.5,828,869號由Johnson等人所揭示者。
此種型式的升級已允許于單一處理器系統(tǒng)顯著增進(jìn)其性能。然而新近的計算機(jī)架構(gòu)已較單一處理器系統(tǒng)變得更為復(fù)雜。例如一些計算機(jī)架構(gòu)現(xiàn)在使用多個處理器和非均勻的內(nèi)存訪問(NUMA)。于此種NUMA系統(tǒng)中,二個或多個微處理器系連接成環(huán)形或連接成網(wǎng)絡(luò),而各微處理器系具有關(guān)聯(lián)內(nèi)存和可能之一個或多個關(guān)聯(lián)輸入/輸出裝置。對使用者而言,較希望在一開始使用低成本NUMA系統(tǒng),而稍后再升級該系統(tǒng)以增進(jìn)性能。
因此,希望提供一種新手段(means),能夠提升多處理器計算機(jī)系統(tǒng)中的性能。從后續(xù)的詳細(xì)說明和所附的權(quán)利要求書,結(jié)合所附圖式和前述的技術(shù)領(lǐng)域和背景,本發(fā)明的此一及其它的期望特征和特性將變得很清礎(chǔ)。

發(fā)明內(nèi)容
一種處理器代用品(processor surrogate),系架構(gòu)成用于多處理器數(shù)據(jù)處理系統(tǒng)的處理節(jié)點(node),該多處理器數(shù)據(jù)處理系統(tǒng)具有用對應(yīng)的通信鏈路(link)耦接在一起并耦接至多個輸入/輸出裝置的多個處理節(jié)點。處理器代用品包括第一埠(port)、第二端口、以及互連電路。該第一埠含有第一組集成電路端子(terminal),使該第一組集成電路端子適于耦接至用于耦接至多個處理節(jié)點其中之一的第一外部通信鏈路。該第二埠含有第二組集成電路端子,使該第二組集成電路端子適于耦接至用于耦接至多個輸入/輸出裝置的其中一個的第二外部通信鏈路。該互連電路系耦接于該第一埠與該第二埠之間。
于另一形式中,多處理器數(shù)據(jù)處理系統(tǒng)包括第一和第二處理節(jié)點和輸入/輸出裝置。該第一處理節(jié)點包括實際處理器(actual processor)。該第二處理節(jié)點包括處理器代用品。該處理器代用品具有耦接至該第一處理節(jié)點的第一埠、第二埠、和耦接于該第一埠和該第二端口之間的互連電路。該輸入/輸出裝置系耦接至該第二處理節(jié)點的該第二埠,并可經(jīng)由該處理器代用品而訪問于實際處理器。


上文系結(jié)合下列圖式而詳細(xì)說明了本發(fā)明,其中相同的參考號碼系表示相同的組件。
圖1顯示可助于了解本發(fā)明的多處理器計算機(jī)系統(tǒng)的方塊圖;圖2顯示圖1的多處理器計算機(jī)系統(tǒng)之一部分的方塊圖,包括其中一個處理器和其關(guān)聯(lián)內(nèi)存;圖3顯示依照本發(fā)明的使用處理器代用品的多處理器計算機(jī)系統(tǒng)的方塊圖;圖4顯示圖3的處理器代用品的方塊圖;圖5顯示依照本發(fā)明的另一態(tài)樣使用處理器代用品的多處理器計算機(jī)系統(tǒng)的方塊圖;圖6顯示圖5的處理器代用品的方塊圖;
圖7顯示依照本發(fā)明的又一態(tài)樣使用圖6的處理器代用品的多處理器計算機(jī)系統(tǒng)的方塊圖;圖8顯示可用于圖2的實際處理器與圖4和圖6的處理器代用品的集成電路封裝件的上視圖;圖9顯示圖8的集成電路封裝件的側(cè)視圖;以及圖10顯示圖8的集成電路封裝件的下視圖。
具體實施例方式
下列詳細(xì)說明本質(zhì)上僅為范例,并不打算用來限制本發(fā)明或限制本發(fā)明的應(yīng)用和使用。再者,并不欲受上文的技術(shù)領(lǐng)域(technical field)、先前技術(shù)(background)、發(fā)明內(nèi)容(brief summary)、或下文的實施方式(detail description)中所出現(xiàn)的任何明示或暗示的理論的限制。
圖1顯示用來了解本發(fā)明的多處理器計算機(jī)系統(tǒng)100的方塊圖。計算機(jī)系統(tǒng)100包括二個由圓圈所代表的處理器節(jié)點,包括有標(biāo)記為“P0”的第一處理器節(jié)點和標(biāo)記為“P1”的第二處理器節(jié)點,二者經(jīng)由通信鏈路116連接在一起。分別使用微處理器110和120而執(zhí)行節(jié)點P0和P1。系統(tǒng)100亦包括標(biāo)記為“I/O A”的第一輸入/輸出(I/O)裝置130、標(biāo)記為“I/O B”的第二I/O裝置140、標(biāo)記為“I/O C”的第三I/O裝置150、標(biāo)記為“I/O D”的第四I/O裝置160、標(biāo)記為“DRAM 0”的第一動態(tài)隨機(jī)訪問內(nèi)存(DRAM)170、以及標(biāo)記為“DRAM 1”的第二DRAM 180。處理器110為單片微機(jī),分別經(jīng)由通信鏈路112和114而與I/O裝置130和140溝通,并經(jīng)由鏈路116而與處理器120溝通。處理器110亦具有用來與區(qū)域DRAM 170施行內(nèi)存訪問的專用總線。同樣地,處理器120經(jīng)由對應(yīng)的鏈路而與I/O裝置150和160溝通,并具有用來與區(qū)域DRAM 180連接的專用總線。I/O裝置130、140、150、和160可以是包括圖形處理器(graphics processor)、以太網(wǎng)控制器(Ethernet controller)、連接至另一總線的橋接器(譬如由個人計算機(jī)互連(Personal Computer Interconnect,簡稱PCI)小組(Special Interest Group)所訂定者等任何變化的I/O裝置。
處理器110和120使用鏈路控制器而與他們個別的I/O裝置溝通,該鏈路控制器遵從HyperTransportTMI/O鏈路規(guī)格,第1.05修訂版,2003高速傳輸技術(shù)企業(yè)聯(lián)盟(HyperTransport TechnologyConsortium),當(dāng)使用1600MHz資料率時能夠達(dá)成3.2GB/秒的通量(throughput)。HyperTransport技術(shù)為施行于二個獨立單方向線組并以封包為基礎(chǔ)的鏈路。如此例如鏈路112、114、和116包括輸出連接和輸入連接。各HyperTransport鏈路名義上為點對點(point-to-point),并且連接二個裝置。HyperTransport鏈路的鏈(chain)亦能夠用為I/O信道,連接I/O裝置與橋接器至主系統(tǒng)(host system)。HyperTransport鏈路系設(shè)計成用來傳輸中央處理單元(CPU)、內(nèi)存、和I/O裝置之間高性能和可擴(kuò)充(scalable)的互連。HyperTransport鏈路利用晶粒上差動端(on-diedifferential)使用低擺幅差動訊號傳輸(low swing differential signaling),以達(dá)成非常高的資料率。HyperTransport鏈路使用可調(diào)整頻率和數(shù)據(jù)寬度以達(dá)成可增減頻寬。
系統(tǒng)100包括關(guān)聯(lián)于各處理器節(jié)點以及分布于該等節(jié)點之間的內(nèi)存。該系統(tǒng)100系采用快取相關(guān)非均勻內(nèi)存訪問(cache coherentnon-uniform memory access;CC NUMA)架構(gòu)。CC NUMA架構(gòu)為非均勻的,其中于系統(tǒng)中的所有內(nèi)存系可被各處理器看到,但是訪問時間依據(jù)處理器與內(nèi)存之間的實體距離(physical distance)而定。因此處理器110能夠快速訪問DRAM 170,但是于該處理器110能夠訪問DRAM180的前,必須等待內(nèi)存訪問請求行經(jīng)整個鏈路116處理器110和120之間的鏈路116使用已知為相關(guān)HyperTransport(coherent HyperTransport)的特殊形式的HyperTransport。
圖2顯示圖1的多處理器計算機(jī)系統(tǒng)100之一部分200的方塊圖,包括處理器110和DRAM 170。處理器110為單晶微處理器,并大體上包括中央處理單元(CPU)202、內(nèi)存控制器206、標(biāo)記為“XBAR”的縱橫開關(guān)(crossbar switch)208、和用于HyperTransport而各自標(biāo)記為“HT”的三個鏈路控制器212、214、和216。CPU 202為處理器,調(diào)適成執(zhí)行所謂x86指令組的指令。x86指令組系根據(jù)由美國加州SantaClara郡的英特爾公司(Intel Corporation)首先制造的8086微處理器的指令組。然而CPU 202包括許多用于x86程序的高性能執(zhí)行,復(fù)雜功能包括管線(pipelining)和超純量(super scalar)設(shè)計。CPU 202包括至少一個緩存204,用來儲存頻繁使用的資料。例如,CPU 202可包括二個上層(top level)(L1)緩存,一個用來儲存指令,另一個用來儲存數(shù)據(jù),以及一個第二層(L2)緩存,由指令和數(shù)據(jù)流所共享。
內(nèi)存控制器206為用于處理器110和DRAM 170之間資料轉(zhuǎn)移的機(jī)構(gòu)。內(nèi)存控制器206從CPU 202卸載內(nèi)存訪問的起使化和終止化的任務(wù)。內(nèi)存控制器206包括內(nèi)部隊列(queue),允許外部總線至DRAM170的有效使用。于其它實施例中,DRAM 170可由低階(lower-level)內(nèi)存系統(tǒng)所取代,該低階內(nèi)存包括一個或多個額外的緩存和主存儲器,亦可由靜態(tài)RAM、非揮發(fā)性內(nèi)存等所取代。
XBAR 208為交換/多任務(wù)電路,系設(shè)計成耦接總線內(nèi)部至處理器110。
鏈路控制器212、214、和216分別耦接至外部鏈路112、114、和116。鏈路112、114、和116分別包括輸出信道220、230、和240,以及分別包括輸入信道222、232、和242。各鏈路控制器212、214、和216遵從HyperTransportTMI/O鏈路規(guī)格,第1.05修訂版,但是額外地支持能夠鏈接二個處理器節(jié)點的HyperTransport特殊相關(guān)形式。
茲同時考慮圖1和圖2,便能夠看出處理器120如何訪問DRAM170。對應(yīng)于內(nèi)存控制器206的處理器120的自有內(nèi)存控制器將從其CPU接收內(nèi)存訪問請求。在辨識出該訪問為用于存在于另一節(jié)點的記憶后,便透過其鏈路控制器其中一者經(jīng)由相關(guān)鏈路116送出內(nèi)存訪問請求至處理器110。由鏈路控制器216接收該請求封包,并經(jīng)由XBAR208路由(oroute)至內(nèi)存控制器206。然后內(nèi)存控制器206會檢核其內(nèi)部目錄,以了解請求的內(nèi)存組件是否存在于緩存204中。若請求的內(nèi)存組件不存在于緩存204中,則內(nèi)存控制器206會讀取DRAM 170,并提供所請求的資料組件透過XBAR 208和鏈路控制器216經(jīng)由相關(guān)鏈路116而回到處理器120。
雖然可能使用插槽兼容(socket-compatible)但是較高速的處理器來升級系統(tǒng)100,但希望能有更具彈性的升級。此種能力顯示于圖3中,圖3系顯示使用依照本發(fā)明的處理器代用品320的多處理器計算機(jī)系統(tǒng)300的方塊圖。于此處所使用的“多處理器”意味著具有多于一個的處理節(jié)點,即或僅有一個處理節(jié)點具有實際的CPU亦然。系統(tǒng)300除了節(jié)點P1已由標(biāo)記為“S1”的節(jié)點所取代外(該節(jié)點S1具有處理器代用品320,而沒具本身的CUP),其余系相似于系統(tǒng)100。于此處所使用的“處理器代用品”為一個插入節(jié)點S1的插槽以取代實際處理器的裝置。藉由使用處理器代用品320取代實際處理器,而可在系統(tǒng)300中使用額外的I/O裝置350,而不須花費另一個具有自己的CPU的實際微處理器。系統(tǒng)300本質(zhì)上為單處理器系統(tǒng),而可以容易升級為雙處理器系統(tǒng)。因此系統(tǒng)300為低成本系統(tǒng)但是具有升級的途徑可稍后將例如關(guān)于圖2中所示者的實際處理器插入于由處理器代用品320所使用的插槽中,以顯著升級計算機(jī)系統(tǒng)300的性能。
如于后文中可以了解的,處理器代用品一般可以有二種型式主動型和被動型。二種型式的處理器代用品均和實際微處理器為插槽可兼容并且可取代操作于實際微處理器的操作,但是它們所使用的互連電路的型式并不相同。圖4顯示圖3的處理器代用品320的方塊圖。處理器代用品320為被動型代用品,并包括連接HyperTransport鏈路370的輸入訊號至HyperTransport鏈路380的輸出訊號的第一組導(dǎo)線390,以及連接HyperTransport鏈路380的輸入訊號至HyperTransport鏈路370的輸出訊號的第二組導(dǎo)線392。處理器代用品320包括集成電路端子,對應(yīng)于譬如圖2的微處理器的實際處理器的二個鏈路控制器的端子。
于開機(jī)(power-up)后,處理器310偵測HyperTransport鏈路為相關(guān)的或非相關(guān)的(non-coherent),并協(xié)商鏈路上的信息傳送速度。因此連接到鏈路370的處理器310中的鏈路控制器將會經(jīng)由處理器代用品320從與I/O控制器350間的通信而偵測出鏈路是非相關(guān)的。然而,若處理器代用品稍后用實際的處理器所替代,則于處理器310中的鏈路控制器將偵測到主動節(jié)點的存在,并將其組態(tài)成相關(guān)的鏈路。
處理器代用品320具有如圖1與圖2的處理器110相同的“足跡(footprint)”,也就是說,實際上他可以插入或被插入可容置如處理器110的實際處理器的插槽。因此,處理器代用品320將具有如實際處理器的相同集成電路封裝件尺寸。然而該集成電路封裝件將僅包含導(dǎo)線390和392。特別是用于處理器110的其中一種型式的封裝件系已知為陶瓷微針腳柵格數(shù)組(ceramic micro pin grid array)封裝件。欲容置于用于微針腳柵格陣列處理機(jī)的插槽,處理器代用品320亦將使用相似的微針腳柵格數(shù)組封裝件。然而,用于大部份訊號的接腳(pin)將不連接,而因此將存在“假(dummy)”接腳。使用接腳372、374、382、和384以提供適當(dāng)?shù)幕ミB。陶瓷型封裝件提供在陶瓷材料內(nèi)使用多個信號平面形成互連的機(jī)會,以減少寄生損失,否則的話若使用導(dǎo)線架(leadframe)型封裝件,則透過結(jié)合線的使用將會發(fā)生寄生損失(parasiticlosses)。可選擇連接電源和接地接腳以提供適當(dāng)?shù)慕拥仄矫?,用來屏蔽射頻(RF)輻射和干擾。值得注意的是,可重新設(shè)計處理器代用品320,以匹配用于實際處理器的任何其它封裝件型式的足跡。并且,若電氣和機(jī)械性能足夠的話,亦能用較廉價的有機(jī)封裝件替代陶瓷封裝件。
詳言的,處理器代用品320可以容裝在由31列乘上31行數(shù)組所形成、總共具有961個接腳的陶瓷微針腳柵格數(shù)組封裝件內(nèi)。使用HyperTransport鏈路,輸入埠372和384各包括38個接腳,包括4個時脈輸入接腳、2個控制輸入接腳、和32個多任務(wù)命令/地址/資料輸入接腳,其中系使用一對信號接腳以差動方式傳導(dǎo)各信號。輸出埠374和384亦包括38個對應(yīng)接腳,包括4個時脈輸出接腳、2個控制輸出接腳、和32個多任務(wù)命令/地址/資料輸出接腳。欲制造處理器代用品320,制造者藉由連接第一鏈路(鏈路0)的控制輸入接腳和第二鏈路(鏈路1)的控制輸出接腳,鏈路0的時脈輸入接腳和鏈路1的對應(yīng)時脈輸出接腳,以及該鏈路0的多任務(wù)命令/地址/資料輸入接腳和該鏈路1的對應(yīng)多任務(wù)命令/地址/資料輸出接腳,而在封裝件內(nèi)形成內(nèi)部互連390。亦制造相似的連接392,用來連接鏈路1的輸入至鏈路0的輸出。值得注意的是,HyperTransport的特征為調(diào)整命令/地址/資料輸出接腳的數(shù)目從2對至32對的能力,于其它實施例中,可以支持除了上述的16對差動接腳外的不同數(shù)目的命令/位址/資料接腳。
圖5顯示依照本發(fā)明的另一態(tài)樣使用處理器代用品的多處理器計算機(jī)系統(tǒng)500的方塊圖。系統(tǒng)500包括于節(jié)點P0的實際處理器510和于節(jié)點S1的主動形式的處理器代用品520。節(jié)點P0和S1系使用相關(guān)HyperTransport鏈路590而連接在一起。系統(tǒng)500包括4個I/O裝置,包含標(biāo)記為“I/O A”的I/O裝置530、標(biāo)記為“I/O B”的I/O裝置540、標(biāo)記為“I/O C”的I/O裝置550、和標(biāo)記為“I/O D”的I/O裝置560。使用個別的非相關(guān)HyperTransport鏈路而將I/O裝置530和540連接至處理器510,以及使用個別的非相關(guān)HyperTransport鏈路592和594而將I/O裝置550和560連接至處理器代用品520。系統(tǒng)500亦包括標(biāo)記為“DRAM 0”的第一DRAM 570和標(biāo)記為“DRAM 1”的第二DRAM580,系分別連接至節(jié)點P0和S1。
系統(tǒng)500使用主動處理器代用品520,以允許于節(jié)點P0有更多的資源,而不需要本身具有CPU和緩存的第二實際處理器。如下文將進(jìn)一步說明者,處理器代用品520藉由主動電路取代簡單的接線而提供互連接,以允許處理器510訪問二個I/O裝置550和560以及額外的DRAM 580,而不須額外的CPU。因為處理器代用品520缺少CPU和緩存,因此處理器代用品520要較實際處理器廉價,但是郄提供了用于提升未來性能的升級途徑。
參照圖6將可對主動處理器代用品的構(gòu)造有更佳的了解,圖6顯示包含了處理器代用品520和DRAM 580的圖5的系統(tǒng)500的部分的方塊圖。如圖6所示,處理器代用品520包括內(nèi)存控制器606、縱橫開關(guān)608、和分別連接到鏈路590、592、和594的HyperTransport鏈路控制器612、614、和616。如圖2的處理器110,HyperTransport鏈路控制器612、614、和616系分別連接到對應(yīng)埠,包括輸出連接組620、630、和640,以及輸入連接組622、632、和634。HyperTransport鏈路控制器612、614、和616亦連接到縱橫開關(guān)608。內(nèi)存控制器606系連接到縱橫開關(guān)608并連接至外部DRAM 580。
圖2的實際處理器110和處理器代用品520的內(nèi)存控制器、縱橫開關(guān)、和HyperTransport鏈路控制器系功能上相同。所顯示形式的縱橫開關(guān)208和608均包括自動偵測CPU是否存在的特征。因此該設(shè)計系為模塊化的,而能僅簡單地從構(gòu)件表(netlist)刪除CUP并輸入修正的構(gòu)件表至自動配置和繞線CAD軟件,而實現(xiàn)使用于處理器代用品520的集成電路。因為CUP耗用處理器110的集成電路區(qū)域的基本主要區(qū)域,因此用于處理器代用品520的集成電路將令有相當(dāng)少的花費?;蛘呤牵墒褂镁哂腥毕軨PU的實際處理器,而形成主動處理器代用品。
值得注意的是,為了使用主動處理器代用品,鏈路590系使用相關(guān)形式的HyperTransport。像內(nèi)存控制器,處理器代用品520中的鏈路控制器系為模塊化的,并與那些使用于實際處理器中的鏈路控制器相同。然而,于開機(jī)后,經(jīng)由鏈路590連接至處理器510的處理器代用品520中的鏈路控制器會偵測于另一端的主動裝置,并將該鏈路組態(tài)成相關(guān)形式的HyperTransport。因此該協(xié)議系適用于本身具有分配內(nèi)存和內(nèi)存控制器的代用品。
圖7顯示依照本發(fā)明的又另一態(tài)樣的使用圖6的處理器代用品的多處理器計算機(jī)系統(tǒng)700的方塊圖。系統(tǒng)700系說明于建構(gòu)具有相當(dāng)升級能力的復(fù)雜系統(tǒng)拓樸(topology)中的主動形式處理器代用品的彈性。系統(tǒng)700包括分別由實際處理器710和處理器代用品720、730、和740所執(zhí)行的標(biāo)記為“P0”、“S1”、“S2”、和“S3”的4個處理器節(jié)點。系統(tǒng)700使用譬如圖2的處理器110的實際處理器用于PO,和使用譬如顯示于圖6的處理器代用品520的主動形式處理器代用品用于節(jié)點S1、S2、和S3。使用相關(guān)HyperTransport鏈路而將處理器節(jié)點連接成環(huán)形,使得節(jié)點P0連接至鄰接的節(jié)點S1和S3,節(jié)點S1連接至鄰接的節(jié)點P0和S2,節(jié)點S2連接至鄰接的節(jié)點S1和S3,而節(jié)點S3連接至鄰接的節(jié)點S2和P0。
系統(tǒng)700提供對于連接至三個主動形式處理器代用品的DRAM和I/O裝置的可訪問性,而并不需有額外CPU(該CPU必須為實際處理器)。系統(tǒng)700亦具有顯著升級途徑的能力,可將系統(tǒng)擴(kuò)展提升至4個處理器。
于其它的系統(tǒng)中,可使用其它的處理器節(jié)點拓樸,而所有的此等多處理器拓樸可具有至少一個實際處理器和一個或多個處理器代用品,以提供彈性升級途徑。另外須注意的是,雖然圖2的處理器110系透過使用三個對應(yīng)鏈路控制器的三個HyperTransport鏈路來支持通信,但是于其它實施例中,實際處理器可包括不同數(shù)目的鏈路控制器,而使用處理器代用品的可能性亦可有變化。舉例而言,若實際處理器110包括4個鏈路控制器,則在二結(jié)點多處理器系統(tǒng)中,被動形式的處理器代用品能允許處理器110與連接到處理器代用品的二個額外的I/O裝置進(jìn)行連接。4個鏈路控制器,亦允許更復(fù)雜的網(wǎng)絡(luò)拓樸,如于此種所詳細(xì)說明者。
值得注意的是,于此系按HyperTransport NUMA架構(gòu)來說明處理器代用品和多處理器系統(tǒng)的實施例。于其它實施例中,亦可使用其它處理器間通信協(xié)議(inter-processor communication protocols)。更須注意的是,不須使用相關(guān)鏈路而執(zhí)行處理器間通信協(xié)議。例如,能藉由非相關(guān)處理器間通信鏈路而使用軟件相關(guān)管理。而且所揭示的微處理器可執(zhí)行x86指令組外的其它的指令組。
圖8顯示可用于圖2的實際處理器110、圖4的處理器代用品320、和圖6的處理器代用品520的集成電路封裝件的上視圖800。例釋性集成電路封裝件為微針腳柵格數(shù)組封裝件。針腳柵格數(shù)組封裝件為特別適合置換的封裝件型式,因為它能匹配于對應(yīng)的插槽,而處理器代用品能容易從插槽抽出,并以實際的處理器取代。從上視圖800能夠看到微針腳柵格數(shù)組封裝件具有基部802和由基部802所界定的區(qū)域之中心部分內(nèi)的蓋部804?;?02在標(biāo)記為”A1”角的右上角具有斜部(bevel)806,以下將作更詳細(xì)的說明。
圖9顯示圖8的集成電路封裝件的側(cè)視圖900。從側(cè)視圖900可看到基部902和蓋部904。在基部902下方系為以接腳數(shù)組906的形式形成的多個集成電路端子,該接腳數(shù)組906系從基部902的底面向下延伸。
圖10顯示圖8的集成電路封裝件的下視圖1000。從下視圖1000可看到A1角1002和向觀察者延伸而以實線圓表示的接腳數(shù)組。封裝件描繪出由列1004和行1006所形成的可能的接腳數(shù)組。列1004包括31列而行1006包括31行,可用于可能的961接腳數(shù)組。然而,在角落和在數(shù)組內(nèi)的幾個區(qū)域并未出現(xiàn)有接腳,而使得接腳總數(shù)等于940個。列以A、B、C···H、J···M、N、P、R、S···V、W、Y、AA、AB···AH、AJ、AK、AL字母的順序由上而下指定,而行從右至左以數(shù)字1至31指定。
因此于一個特定例子中,標(biāo)準(zhǔn)處理器系具有一種接腳指定,包括如表I所示用于鏈路控制器212和如表II所示用于鏈路控制器212的下列適當(dāng)接腳表I


表II


其中接腳L0_CADIN_H
表示用于鏈路控制器0的控制/位址/資料輸入接腳0的差動對接腳中高電位或較高正電位的接腳,L1_CLKOUT_L[1]表示用于鏈路控制器1的時脈輸出接腳1的差動對接腳中低電位或較負(fù)電位的接腳,其余類似。
為了制造圖4中所示的被動形式的處理器代用品,制造者必須將鏈路控制器0的輸入端內(nèi)部連接至對應(yīng)的鏈路控制器1的輸出端,以及將鏈路控制器1的輸入端內(nèi)部連接至對應(yīng)的鏈路控制器0的輸出端。因此,使用第8至10圖的微針腳柵格數(shù)組例子以及表I和II,接腳L0_CADIN_L
(指定至接腳位置G2)將連接至接腳L1_CADOUT_L
(指定至接腳位置E14),接腳L1_CADIN_H[15](指定至接腳位置E14)將連接至接腳L0_CADOUT_H[15](指定至接腳位置V4),其余類似。
雖然于上述詳細(xì)說明中已至少呈現(xiàn)了一個實施范例,但是應(yīng)了解該實施范例存有廣泛的變化。亦應(yīng)了解實施范例或多個實施范例僅用來作為例子,而并不欲以任何方式限制本發(fā)明的范圍、應(yīng)用、或組構(gòu)。反的,上述詳細(xì)說明對熟悉此項技藝者提供了施行此實施例和或多個實施例的方便指引。應(yīng)了解到在功能上和組件配置上能作各種的改變而不會偏離所附權(quán)利要求書中提出的本發(fā)明與其法定等效者的范疇。
權(quán)利要求
1.一種用于多處理器數(shù)據(jù)處理系統(tǒng)(300/500)的處理節(jié)點(SI)的處理器代用品(320/520),該多處理器數(shù)據(jù)處理系統(tǒng)(300/500)具有用對應(yīng)的通信鏈路耦接在一起并耦接至多個輸入/輸出裝置(330,340,350/530,540,550,560)的多個處理節(jié)點(P0,S1),該處理器代用品(320/520)包括第一端口(372,374/620,622),包括第一組集成電路端子,該第一組集成電路端子調(diào)適成耦接至第一外部通信鏈路(370/590),該第一外部通信鏈路(370/590)用于耦接至該多個處理節(jié)點(P0,S1)的其中一個(P0);第二端口(382,384/630,632),包括第二組集成電路端子,該第二組集成電路端子調(diào)適成耦接至第二外部通信鏈路(380/592),該第二外部通信鏈路(380/592)用于耦接至該多個輸入/輸出裝置(330,340,350/530,540,550,560)的其中一個(350/550);以及互連電路(390,392/606,608,612,614),耦接于該第一端口(372,374/620,622)與第二端口(382,384/630,632)之間。
2.如權(quán)利要求1所述的處理器代用品(320),其中,該互連電路(390,392)包括該第一端口(372,374)與該第二端口(382,384)之間的無源互連。
3.如權(quán)利要求1所述的處理器代用品(520),其中,該互連電路(606,608,612,614)包括該第一端口(620,622)與該第二端口(630,632)之間的有源互連。
4.如權(quán)利要求3所述的處理器代用品(520),其中,該互連電路(606,608,612,614)進(jìn)一步包括耦接至該第一端口(620,622)的第一通信鏈路控制器(612);耦接至該第二端口(630,632)的第二通信鏈路控制器(614);以及縱橫開關(guān)(608),具有耦接至該第一通信鏈路控制器(612)的第一端子,和耦接至該第二通信鏈路控制器(614)的第二端子。
5.一種處理器代用品(320),用于多處理器數(shù)據(jù)處理系統(tǒng)(300),該多處理器數(shù)據(jù)處理系統(tǒng)(300)具有包括實際處理器(310)的第一處理節(jié)點(P0),和耦接至該第一處理節(jié)點(P0)并包括該處理器代用品(320)的第二處理節(jié)點(S1),該處理器代用品(320)包括集成電路封裝件,具有形成該處理器代用品(320)的第一端口(372,374)并配設(shè)于對應(yīng)該實際處理器(310)的第一鏈路控制器(212)位置的第一多個端子,以及形成該處理器代用品(320)的第二端口(382,384)并配設(shè)于對應(yīng)該實際處理器(310)的第二鏈路控制器(214)位置的第二多個端子;以及在該第一端口(372,374)的該第一多個端子與該第二端口(382,384)的該第二多個端子的對應(yīng)者之間的多個電連接(390,392)。
6.如權(quán)利要求5所述的處理器代用品(320),其中,該多個電連接(390,392)包括該第一端口(372,374)的多個輸入端(372)與對應(yīng)的該第二端口(382,384)的多個輸出端(382)之間的第一組內(nèi)部連接(390);以及該第二端口(382,384)的多個輸入端(384)與對應(yīng)的該第一端口(372,374)的多個輸出端(374)之間的第二組內(nèi)部連接(392)。
7.如權(quán)利要求5所述的處理器代用品(320),其中,該實際處理器(310)的該第一(212)和第(214)鏈路控制器基本上與HyperTransportTM I/O鏈路規(guī)格第1.05修訂版兼容。
8.一種多處理器數(shù)據(jù)處理系統(tǒng)(300/500),包括第一處理節(jié)點(P0),包括實際處理器(110);第二處理節(jié)點(S1),包括處理器代用品(320/520),該處理器代用品(320/520)具有耦接至該第一處理節(jié)點(P0)的第一端口(372,374/620,622)、第二端口(382,384/630,632)、以及耦接于該第一端口(372,372/620,622)和該第二端口(382,384/630,632)之間的互連電路(390,392/606,608,612,614);輸入/輸出裝置(350/550),耦接至該第二處理節(jié)點(S1)的該第二端口(382,384/630,632),并可經(jīng)由該處理器代用品(320/520)而被該實際處理器(110)所訪問。
9.如權(quán)利要求8所述的多處理器數(shù)據(jù)處理系統(tǒng)(300),其中,該互連電路(390,392)包括該第一端口(372,374)與該第二端口(382,384)之間的無源互連。
10.如權(quán)利要求8所述的多處理器數(shù)據(jù)處理系統(tǒng)(500),其中,該互連電路(606,608,612,614)包括該第一端口(620,622)與該第二端口(630,632)之間的有源互連。
全文摘要
一種處理器代用品(320/520),調(diào)適成用于多處理器數(shù)據(jù)處理系統(tǒng)(300/500)的處理節(jié)點(S1),該多處理器數(shù)據(jù)處理系統(tǒng)(300/500)具有用對應(yīng)的通信鏈路耦接在一起并耦接至多個輸入/輸出裝置(330、340、350/530、540、550、560)的多個處理節(jié)點(P0、S1)。處理器代用品(320/520)包括第一埠(372、374/620、622)、第二埠(382、384/630、632)、以及互連電路(390、392/608、612、614)。該第一埠(372、374/620、622)包含第一組集成電路端子,該第一組集成電路端子系調(diào)適成耦接至用于耦接多個處理節(jié)點(310、320/510、520)的(P0)的第一外部通信鏈路(370/590)。該第二埠(382、384/630、632)包含第二組集成電路端子,該第二組集成電路端子系調(diào)適成耦接至用于耦接至多個輸入/輸出裝置(330、340、350/530、540、550、560)的其中一個(350/550)的第二外部通信鏈路(380/592)。該互連電路(390、392/608、612、614)耦接于該第一埠(372、374/620、622)與第二埠(382、384/630、632)之間。
文檔編號G06F13/40GK1890653SQ200480036720
公開日2007年1月3日 申請日期2004年6月4日 優(yōu)先權(quán)日2003年10月10日
發(fā)明者B·凱利, W·C·布蘭特利 申請人:先進(jìn)微裝置公司
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