專利名稱：基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及嵌入式微處理器和SoC(System on Chip，片上系統(tǒng))設(shè)計(jì)中從外部存儲器讀取數(shù)據(jù)到片內(nèi)Cache(高速緩沖存儲器)的方法，尤其是當(dāng)Cache與外部存儲器的存控部件之間存在直接數(shù)據(jù)通路時(shí)讀取存儲器的方法。
背景技術(shù)：
在通用CPU中，負(fù)責(zé)與外部存儲器交換數(shù)據(jù)的存控部件都由主板上的橋接芯片來實(shí)現(xiàn)。而在嵌入式微處理器，例如Digital SignalProcessor，數(shù)字信號處理器)、ASIC(Application Specific Integrated Circuit，專用集成電路)，以及某些SoC中，存控部件常常與CPU核集成在一塊芯片上，構(gòu)成微處理器。這種情況下，微處理器芯片可以直接掛接外部存儲器，不需要橋接芯片。Cache是現(xiàn)代微處理器芯片內(nèi)常用的高速數(shù)據(jù)緩沖存儲器，對于提高處理器的性能至關(guān)重要。在嵌入式微處理器中，Cache常常通過存控部件與片外存儲器交換數(shù)據(jù)。當(dāng)CPU核讀Cache失效時(shí)，要通過存控部件從外部存儲器Mem內(nèi)讀入所需的數(shù)據(jù)。在現(xiàn)代Cache技術(shù)中，Cache一般組織成多行的結(jié)構(gòu)，每一行的數(shù)據(jù)量根據(jù)CPU體系結(jié)構(gòu)的不同而不同。當(dāng)CPU核讀Cache失效時(shí)，要通過存控部件從外部存儲器Mem讀入失效數(shù)據(jù)所在行的一整行數(shù)據(jù)，然后解除失效狀態(tài)。由于Cache每一行數(shù)據(jù)的地址都是連續(xù)的，因此Cache在向存控部件發(fā)出讀請求時(shí)，只需要給出該Cache行的起始地址，存控部件自動(dòng)進(jìn)行地址累加，連續(xù)讀入整行數(shù)據(jù)。這種方法的缺點(diǎn)是總是從首地址開始連續(xù)讀入一行數(shù)據(jù)，效率較低。因?yàn)?，?dāng)CPU核所需的數(shù)據(jù)是Cache行的最后一個(gè)數(shù)據(jù)時(shí)，存控部件將最后讀入該數(shù)據(jù)。在此之前，Cache失效狀態(tài)始終無法解除，CPU核得不到所需的數(shù)據(jù)，CPU流水線始終被阻塞。因此，存控部件讀入Cache失效所需數(shù)據(jù)越早，CPU流水線被阻塞的時(shí)間就越短，微處理器的性能就越好。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是在嵌入式微處理器或SoC中，對于Cache與存控部件存在直接數(shù)據(jù)通路的情況，當(dāng)CPU核讀Cache失效時(shí)，提高存控部件讀入Cache失效所需數(shù)據(jù)的效率，盡早解除Cache失效狀態(tài)，提高微處理器的性能。
本發(fā)明的技術(shù)方案是設(shè)計(jì)一種新的存控部件，同時(shí)在Cache中設(shè)計(jì)偏移量截取邏輯、起始地址產(chǎn)生邏輯和數(shù)據(jù)回收與計(jì)數(shù)邏輯，由它們共同完成存儲器優(yōu)先讀取。由于計(jì)算機(jī)系統(tǒng)一般以字節(jié)(8位二進(jìn)制數(shù))為最小單位進(jìn)行尋址，本發(fā)明假設(shè)Cache行大小為M*S個(gè)字節(jié)，將Cache行平均分成M塊，每塊包含S個(gè)字節(jié)。若計(jì)算機(jī)系統(tǒng)以字或長字為單位尋址，則劃分Cache行時(shí)相應(yīng)以字或長字為單位進(jìn)行。為了處理方便，通常取M＝2n，S＝2p(n、p均為正整數(shù))。在Cache中設(shè)計(jì)偏移量截取邏輯、起始地址產(chǎn)生邏輯和數(shù)據(jù)回收與計(jì)數(shù)邏輯。當(dāng)CPU核讀Cache失效時(shí)，數(shù)據(jù)命中/失效判斷邏輯首先判斷失效數(shù)據(jù)位于Cache行的哪一塊，Cache向存控部件發(fā)訪存請求時(shí)，偏移量截取邏輯產(chǎn)生偏移量f，起始地址產(chǎn)生邏輯產(chǎn)生起始地址A，并將f和A同時(shí)輸出給存控部件。f和A的產(chǎn)生方式如下。假設(shè)k＝log2(M*S)-1，數(shù)據(jù)的邏輯地址D為q位寬，偏移量截取邏輯截取失效數(shù)據(jù)的邏輯地址D的第k位到第k-(n-1)位，即D[kk-(n-1)]，共n位地址，作為塊偏移量f；如果失效數(shù)據(jù)位于Cache行的第f塊(0≤f≤M-1)，則f＝D[kk-(n-1)]。起始地址產(chǎn)生邏輯，將q位邏輯地址D的第k位到第0位都置為0，高位地址不變，作為起始地址，即 存控部件由數(shù)據(jù)塊讀順序控制器、邏輯移位器、加法器、地址譯碼單元和存儲控制器組成。其中數(shù)據(jù)塊讀順序控制器、邏輯移位器、加法器負(fù)責(zé)計(jì)算各個(gè)塊的首地址A+(f+i)S，其中i＝-f，1-f，...，-1，1，2，..，M-1-f。數(shù)據(jù)塊讀順序控制器選擇需要讀取的數(shù)據(jù)塊，即選擇i的值，并計(jì)算出f+i，輸出給邏輯移位器。地址譯碼單元和存儲控制器首先讀取失效數(shù)據(jù)所在的數(shù)據(jù)塊f，即選擇i＝0。在讀入第f塊數(shù)據(jù)之后，再采取連續(xù)循環(huán)讀取方式或截?cái)嘧x取方式讀入其他M-1塊數(shù)據(jù)，從而完成整個(gè)Cache行的讀請求。連續(xù)循環(huán)讀取方式是在讀入第f塊數(shù)據(jù)之后，連續(xù)讀取第f+1到第M-1塊數(shù)據(jù)，然后再讀取第0到第f-1塊數(shù)據(jù)，即選擇i＝1，2，...，M-1-f之后，再選擇i＝-f，1-f，...，-1。截?cái)嗍阶x取方式是在讀入第f塊數(shù)據(jù)之后，首先讀取第0到第f-1塊數(shù)據(jù)，然后再讀取第f+1到第M-1塊數(shù)據(jù)，即選擇i＝-f，1-f，...，-1之后，再選擇i＝1，2，...，M-1-f。顯然第二種方式將一行數(shù)據(jù)分成了三段，比第一種方式增加了一次地址計(jì)算操作。但是，在某些采用n級Cache結(jié)構(gòu)的處理器中，如果第n-1級Cache優(yōu)先需要第0到第f-1塊數(shù)據(jù)，那么應(yīng)該采用第二種讀取方式。因此，在不同的微處理器結(jié)構(gòu)中，這兩種讀取順序都是可行的。
由于S＝2p(p為正整數(shù))，為了避免使用乘法器之類的復(fù)雜運(yùn)算單元，本發(fā)明在存控部件中采用邏輯移位的方式來計(jì)算(f+i)S，即采用邏輯移位器將f+i左移p位，就得到了(f+i)S的結(jié)果，然后將該結(jié)果輸出給加法器。加法器在Cache行首地址的基礎(chǔ)上加上(f+i)S，得到偏移塊的首地址A+(f+i)S，然后將這一地址和讀存儲器命令交給地址譯碼單元和存儲控制器進(jìn)行處理，地址譯碼單元和存儲控制器從數(shù)據(jù)塊的首地址A+(f+i)S開始，連續(xù)從外部存儲器中讀入一塊數(shù)據(jù)，返回給Cache。
Cache的數(shù)據(jù)回收與計(jì)數(shù)邏輯收到第f塊數(shù)據(jù)后，將該塊數(shù)據(jù)寫入Cache存儲體，同時(shí)向CPU或者上一級Cache返回?cái)?shù)據(jù)，即可解除Cache失效狀態(tài)。然后，Cache的數(shù)據(jù)回收與計(jì)數(shù)邏輯按照與存控部件約定的讀取順序(連續(xù)循環(huán)讀取或截?cái)嘧x取)，將后續(xù)收到的M-1塊數(shù)據(jù)依次寫入Cache存儲體中Cache行的相應(yīng)位置，從而完成整個(gè)Cache行的讀取。
從理論上講，如果將Cache行劃分的塊數(shù)M越大，那么每一塊所包含的字節(jié)數(shù)S就越小，存控部件優(yōu)先讀取失效數(shù)據(jù)塊之后，Cache解除失效狀態(tài)就越早，CPU的性能似乎越高。但是，當(dāng)M越大時(shí)，n的值也越大，Cache與存控部件的判斷與控制邏輯就越復(fù)雜，硬件成本也越高。因此在選擇M值時(shí)要在CPU性能與硬件成本之間進(jìn)行權(quán)衡，盡量使得M≤8，那么Cache用不超過3位寬的信號就可以指示失效數(shù)據(jù)塊的偏移量f，Cache與存控部件的控制邏輯也比較容易實(shí)現(xiàn)。
對于只有一級Cache的嵌入式微處理器，可以在一級Cache與存控部件之間采用本發(fā)明。如果嵌入式微處理器內(nèi)包含n級Cache，那么應(yīng)該在第n級Cache與存控部件之間采用本發(fā)明。
采用本發(fā)明可以達(dá)到以下有益的技術(shù)效果1、本發(fā)明優(yōu)先讀入Cache失效所需的數(shù)據(jù)，盡早解除Cache失效狀態(tài)，大大提高了嵌入式微處理器的性能；2、對于多路組相聯(lián)的Cache，在不分塊的情況下，Cache行是Cache存儲體的最小數(shù)據(jù)單元，因此將Cache行進(jìn)一步分塊是對最小數(shù)據(jù)單元的進(jìn)一步細(xì)化，與Cache的路數(shù)和相聯(lián)結(jié)構(gòu)無關(guān)。Cache的相聯(lián)結(jié)構(gòu)是用于快速判斷數(shù)據(jù)在Cache內(nèi)是否失效的，本發(fā)明是在判斷失效之后，提高讀取數(shù)據(jù)效率的一種方法。只要嵌入式微處理器的Cache與存控部件之間存在直接通路就可以采用本發(fā)明。


圖1是通常的包含Cache與存控部件的嵌入式微處理器示意圖。
圖2是一個(gè)4路組相聯(lián)的Cache結(jié)構(gòu)。
圖3是本發(fā)明的Cache與存控部件的組成結(jié)構(gòu)示意圖。
圖4是采用本發(fā)明后某Cache行的分塊方式示意圖。
圖5是存控部件優(yōu)先讀入第f塊數(shù)據(jù)之后，讀取其他M-1塊數(shù)據(jù)的連續(xù)循環(huán)讀取方式和截?cái)嘧x取方式示意圖。
圖6是一級Cache和多級Cache分別使用本發(fā)明的示意圖。
具體實(shí)施例方式圖1是通常的包含Cache與存控部件的嵌入式微處理器示意圖，該嵌入式微處理器掛接了外部存儲器。CPU核需要數(shù)據(jù)時(shí)首先向Cache發(fā)出請求。Cache經(jīng)過判斷后，如果發(fā)現(xiàn)數(shù)據(jù)在Cache內(nèi)，即發(fā)生Cache命中，則Cache直接向CPU核提供數(shù)據(jù)。如果發(fā)現(xiàn)數(shù)據(jù)不在Cache內(nèi)，即發(fā)生Cache失效，Cache就向存控部件發(fā)出讀外部存儲器Mem的訪存請求。每次Cache失效時(shí)，向存控部件請求一行數(shù)據(jù)。存控部件從外部存儲器Mem讀出數(shù)據(jù)后，將數(shù)據(jù)返回給Cache，Cache解除失效狀態(tài)，向CPU提供所需的數(shù)據(jù)。
圖2是一個(gè)4路組相聯(lián)的Cache結(jié)構(gòu)。從圖中可以看到，每一路Cache均包含若干Cache行。在不同的微處理器中，Cache行的個(gè)數(shù)與每行的數(shù)據(jù)容量都可能不同。每次Cache失效時(shí)，都向存控部件請求一行數(shù)據(jù)。在不分塊的情況下，Cache行是Cache存儲體的最小數(shù)據(jù)單元，因此將Cache行進(jìn)一步分塊是對最小數(shù)據(jù)單元的進(jìn)一步細(xì)化，與Cache的路數(shù)和相聯(lián)結(jié)構(gòu)無關(guān)。Cache的相聯(lián)結(jié)構(gòu)是用于快速判斷數(shù)據(jù)在Cache內(nèi)是否失效的，本發(fā)明是在判斷失效之后，提高讀取數(shù)據(jù)效率的一種方法。在圖2中，Cache行被劃分為4塊，即M＝4，Cache用2位二進(jìn)制信號即可表示各塊的偏移量f。
圖3是本發(fā)明的Cache與存控部件的組成結(jié)構(gòu)示意圖。左邊方框是Cache的邏輯結(jié)構(gòu)，右邊方框是存控部件的邏輯結(jié)構(gòu)。為了簡化構(gòu)圖，圖中只畫出了Cache與存控部件之間的f、A和返回?cái)?shù)據(jù)三個(gè)信號，略去了讀/寫請求、數(shù)據(jù)寬度、數(shù)據(jù)準(zhǔn)備好等信號。CPU核向Cache請求數(shù)據(jù)時(shí)，會給出數(shù)據(jù)的邏輯地址D。Cache內(nèi)的“數(shù)據(jù)命中/失效判斷邏輯”將地址D與Cache內(nèi)緩存的Tag(用于指示數(shù)據(jù)是否在Cache存儲體內(nèi)的標(biāo)志位)進(jìn)行比較，如果地址D與Tag匹配，即發(fā)生Cache命中，則Cache直接向CPU核提供數(shù)據(jù)。如果地址D與Tag不匹配，即發(fā)生Cache失效，Cache向存控部件發(fā)出訪存請求，并給出該Cache行的起始地址A和n位寬的偏移量f。偏移量f由偏移量截取邏輯產(chǎn)生，即截取邏輯地址D的第k位到第k-(n-1)位作為f的值，輸出給存控部件。起始地址A則由起始地址產(chǎn)生邏輯產(chǎn)生，即將q位邏輯地址D的第k位到第0位都置為0，高位地址不變，作為起始地址，輸出給存控部件，即 存控部件由數(shù)據(jù)塊讀順序控制器、邏輯移位器、加法器、地址譯碼單元和存貯控制器組成。其中數(shù)據(jù)塊讀順序控制器、邏輯移位器、加法器負(fù)責(zé)計(jì)算各個(gè)塊的首地址A+(f+i)S，其中i＝-f，1-f，...，-1，1，2，..，M-1-f。數(shù)據(jù)塊讀順序控制器收到Cache的訪存請求、塊偏移量f和Cache行首地址A后，選擇需要讀取的數(shù)據(jù)塊，即選擇i的值，并計(jì)算出f+i，輸出給邏輯移位器。在本發(fā)明中，首先讀取失效數(shù)據(jù)塊，即選擇i＝0。由于S＝2p(p為正整數(shù))。那么，在計(jì)算(f+i)S時(shí)，邏輯移位器將f+i左移p位就可以得到(f+i)S的結(jié)果，然后將結(jié)果輸出給加法器。加法器在Cache行首地址的基礎(chǔ)上加上(f+i)S，得到偏移塊的首地址A+(f+i)S，然后將這一地址和讀存儲器命令交給地址譯碼單元和存儲控制器進(jìn)行處理，地址譯碼單元和存儲控制器從首地址A+(f+i)S開始，連續(xù)從外部存儲器中讀入一塊數(shù)據(jù)，返回給Cache。
圖4是采用本發(fā)明后Cache行的分塊方式示意圖。Cache行的起始地址為A，各塊的首地址相對于起始地址A的偏移量分別為0、S、2S......fS、(f+1)S、(f+2)S......MS，陰影表示失效數(shù)據(jù)所在的數(shù)據(jù)塊，首地址為A+fS。
圖5是存控部件優(yōu)先讀入第f塊數(shù)據(jù)之后，讀取其他M-1塊數(shù)據(jù)的連續(xù)循環(huán)式讀取方式和截?cái)嗍阶x取方式示意圖。連續(xù)循環(huán)式讀取方式是在讀入第f塊數(shù)據(jù)之后，連續(xù)讀取第f+1到第M-1塊數(shù)據(jù)，然后再回到起始地址A，讀取第0到第f-1塊數(shù)據(jù)。也就是說，在圖5中，“數(shù)據(jù)塊讀順序控制器”首先選擇i＝0，然后依次選擇i＝1，2，...，M-1-f，-f，1-f，...，-1。截?cái)嗍阶x取方式是在讀入第f塊數(shù)據(jù)之后，首先回到起始地址A，讀取第0到第f-1塊數(shù)據(jù)，然后再讀取第f+1到第M-1塊數(shù)據(jù)。也就是說，在圖5中，“數(shù)據(jù)塊讀順序控制器”首先選擇i＝0，然后依次選擇i＝-f，1-f，...，-1，1，2，..，M-1-f。
圖6是只有一級Cache的嵌入式微處理器和包含多級Cache的嵌入式微處理器中分別使用本發(fā)明的示意圖。在只有一級Cache的微處理器中，Cache將存控返回的數(shù)據(jù)塊進(jìn)行Cache替換之后，直接提供給CPU核。而在包含多級Cache的微處理器中，第n級Cache將存控返回的數(shù)據(jù)塊進(jìn)行Cache替換之后，將數(shù)據(jù)轉(zhuǎn)交給第n-1級Cache，然后各級Cache按照既定的Cache協(xié)議逐級進(jìn)行數(shù)據(jù)轉(zhuǎn)發(fā)，直至把數(shù)據(jù)提供給CPU核。
權(quán)利要求
1.一種基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法，其特征在于設(shè)計(jì)一種新的存控部件，且在Cache中設(shè)計(jì)偏移量截取邏輯、起始地址產(chǎn)生邏輯和數(shù)據(jù)回收與計(jì)數(shù)邏輯，將大小為M*S個(gè)字節(jié)的Cache行平均分成M塊，每塊包含S個(gè)字節(jié)，M和S均為2的整數(shù)次冪，即M＝2n，S＝2p，n、p均為正整數(shù)；當(dāng)CPU核讀Cache失效時(shí)，數(shù)據(jù)命中/失效判斷邏輯首先判斷失效數(shù)據(jù)位于Cache行的哪一塊，Cache向存控部件發(fā)訪存請求時(shí)，偏移量截取邏輯產(chǎn)生偏移量f、起始地址產(chǎn)生邏輯產(chǎn)生起始地址A，并同時(shí)輸出給存控部件；存控部件由數(shù)據(jù)塊讀順序控制器、邏輯移位器、加法器、地址譯碼單元和存儲控制器組成；數(shù)據(jù)塊讀順序控制器、邏輯移位器、加法器負(fù)責(zé)計(jì)算各個(gè)塊的首地址A+[f+i]S，其中i＝-f，1-f，...，-1，1，2，...，M-1-f；數(shù)據(jù)塊讀順序控制器選擇需要讀取的數(shù)據(jù)塊，即選擇i的值，并計(jì)算出f+i，輸出給邏輯移位器；地址譯碼單元和存儲控制器讀取失效數(shù)據(jù)所在的數(shù)據(jù)塊f，即選擇i＝0，在讀入第f塊數(shù)據(jù)之后，再采取連續(xù)循環(huán)讀取方式或截?cái)嘧x取方式讀入其他M-1塊數(shù)據(jù)；Cache的數(shù)據(jù)回收與計(jì)數(shù)邏輯收到第f塊數(shù)據(jù)后，將該塊數(shù)據(jù)寫入Cache存儲體，同時(shí)向CPU或者上一級Cache返回?cái)?shù)據(jù)，即可解除Cache失效狀態(tài)；然后，Cache的數(shù)據(jù)回收與計(jì)數(shù)邏輯按照連續(xù)循環(huán)讀取或截?cái)嘧x取順序，將后續(xù)收到的M-1塊數(shù)據(jù)依次寫入Cache存儲體中Cache行的相應(yīng)位置，從而完成整個(gè)Cache行的讀取。
2.如權(quán)利要求1所述的基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法，其特征在于假設(shè)k＝log2[M*S]-1，數(shù)據(jù)的邏輯地址D為q位寬，偏移量截取邏輯截取失效數(shù)據(jù)的邏輯地址D的第k位到第k-[n-1]位，即D[k:k-[n-1]]，共n位地址，作為塊偏移量f；如果失效數(shù)據(jù)位于Cache行的第f塊，0≤f≤M-1，則f＝D[k:k-[n-1]]；起始地址產(chǎn)生邏輯將q位邏輯地址D的第k位到第0位都置為0，高位地址不變，作為起始地址，即
3.如權(quán)利要求1所述的基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法，其特征在于所述連續(xù)循環(huán)讀取方式是在讀入第f塊數(shù)據(jù)之后，連續(xù)讀取第f+1到第M-1塊數(shù)據(jù)，然后再讀取第0到第f-1塊數(shù)據(jù)，即選擇i＝1，2，...，M-1-f之后，再選擇i＝-f，1-f，...，-1；截?cái)嗍阶x取方式是在讀入第f塊數(shù)據(jù)之后，首先讀取第0到第f-1塊數(shù)據(jù)，然后再讀取第f+1到第M-1塊數(shù)據(jù)，即選擇i＝-f，1-f，...，-1之后，再選擇i＝1，2，...，M-1-f。
4.如權(quán)利要求1所述的基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法，其特征在于在存控部件中采用邏輯移位的方式來計(jì)算[f+i]S，即采用邏輯移位器將f+i左移p位得到[f+i]S的結(jié)果，然后將該結(jié)果輸出給加法器；加法器在Cache行首地址的基礎(chǔ)上加上[f+i]S，得到偏移塊的首地址A+[f+i]S，然后將這一地址和讀存儲器命令交給地址譯碼單元和存儲控制器進(jìn)行處理，地址譯碼單元和存儲控制器從數(shù)據(jù)塊的首地址A+[f+i]S開始，連續(xù)從外部存儲器中讀入一塊數(shù)據(jù)，返回給Cache。
5.如權(quán)利要求1所述的基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法，其特征在于在選擇M值時(shí)要在CPU性能與硬件成本之間進(jìn)行權(quán)衡，盡量使得M≤8。
6.如權(quán)利要求1所述的基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法，其特征在于對于只有一級Cache的嵌入式微處理器，在一級Cache與存控部件之間采用本發(fā)明；如果嵌入式微處理器內(nèi)包含n級Cache，則在第n級Cache與存控部件之間采用本發(fā)明。
全文摘要
本發(fā)明公開了一種基于高速緩沖存儲器行偏移量實(shí)現(xiàn)優(yōu)先讀取存儲器的方法，目的是提高存控部件讀入Cache失效所需數(shù)據(jù)的效率。技術(shù)方案是設(shè)計(jì)一種新的存控部件，且在Cache中設(shè)計(jì)偏移量截取邏輯、起始地址產(chǎn)生邏輯和數(shù)據(jù)回收與計(jì)數(shù)邏輯，將Cache行平均分成M塊，當(dāng)CPU核讀Cache失效時(shí)，首先判斷失效數(shù)據(jù)位于Cache行的哪一塊，并用偏移量f指示該塊的位置。Cache向存控部件發(fā)訪存請求時(shí)，向存控部件輸出f和Cache行的起始地址A；存控部件根據(jù)A和f，計(jì)算出失效數(shù)據(jù)塊f的起始地址，讀取f并返回給Cache，計(jì)算其他M－1個(gè)數(shù)據(jù)塊的起始地址并讀取各塊的數(shù)據(jù)，返回給Cache，從而完成整個(gè)Cache行的讀取。采用本發(fā)明可優(yōu)先讀入Cache失效所需的數(shù)據(jù)，盡早解除Cache失效狀態(tài)，提高微處理器性能。
文檔編號G06F12/08GK1858720SQ20051003230
公開日2006年11月8日 申請日期2005年10月28日 優(yōu)先權(quán)日2005年10月28日
發(fā)明者汪東, 盧晏安, 陳書明, 郭陽, 孫書為, 扈嘯, 方興 申請人:中國人民解放軍國防科學(xué)技術(shù)大學(xué)