專利名稱：一種pci總線的高速數(shù)據(jù)通訊接口卡的制作方法
技術領域：
本發(fā)明涉及有線傳輸系統(tǒng)，應用于數(shù)據(jù)采集儀、數(shù)字信號分析儀和數(shù)字式控制儀的一種PCI總線的高速數(shù)據(jù)通訊接口卡。
背景技術：
在傳統(tǒng)的基于PCI總線的通訊接口中，由于PCI卡與外設之間電纜的長度直接影響數(shù)據(jù)傳輸速率及噪聲的大小，電纜長度一般為20至30厘米。電纜長度過短使下位機被束縛于上位機周圍很小的區(qū)域，不便于工業(yè)現(xiàn)場操作。有些場合下，數(shù)字外設嵌入PCI卡上；或數(shù)字外設通過并行口與計算機通訊。在該情況下電纜長度依然被限制，但電纜長度為200至300厘米，通訊速率能保證50Mbit/s，整個系統(tǒng)功能分散，數(shù)字外設通過PCI卡與計算機實現(xiàn)高速數(shù)字通訊。

發(fā)明內容
本發(fā)明提供了一種基于計算機PCI總線的高速數(shù)據(jù)通訊通用接口，滿足數(shù)字外設與計算機間的高速通訊的要求。
本發(fā)明采用的技術方案是包括PCI通訊接口，PCI總線接口電路，CPLD可編程邏輯電路，傳輸阻抗匹配電路，電源變換電路。PCI總線接口電路經引出線分別與PCI通訊接口，CPLD可編程邏輯電路，傳輸阻抗匹配電路連接；PCI通訊接口的+5V電源經電源變換電路輸出3.3V電源與PCI總線接口電路，CPLD可編程邏輯電路，傳輸阻抗匹配電路連接，PCI通訊接口經計算機的PCI插槽與計算機連接。
1)PCI通訊接口一端與計算機PCI插槽連接，另一端通過PCI_AD[31:0]總線與PCI總線接口電路相連；2)PCI總線接口電路包括PCI總線I/O加速器PCI9054芯片U1，有源晶振U3，PCI9054芯片I/O口的上拉電阻、下拉電阻，電源保護電路電容C32，C33，C34，C35，C36，C37，C38，C39，C40，C41；PCI9054芯片的數(shù)據(jù)總線LD[15:0]；地址總線LA[31:2]；復位信號線LRESETo；讀寫控制線LW/R和其它控制線LREADY、LHOLD、LHOLDA、LADS、LBLAST，LINT與M4A3-192/96CPLD可編程邏輯電路相連；PCI9054芯片的數(shù)據(jù)總線LD[15:0]；控制數(shù)據(jù)總線方向信號線LD_DIR與傳輸阻抗匹配電路相連。
3)CPLD可編程邏輯電路包括LATTICE的M4A3-192/96；CPLD可編程邏輯電路和傳輸阻抗匹配電路相連的信號線兩個數(shù)字信號處理器DSP的片選信號線HCS_DSP0和HCS_DSP1；讀寫DSP的HPI口的讀寫控制信號線HRW、HWIL、HDS1_DSP0、HDS2_DSP0、HDS1_DSP1、HDS2_DSP1；DSP的HPI口寄存器地址選擇線HCNTL0和HCNTL1；讀寫DSP的HPI口的忙閑信號線HRDY_DSP0和HRDY_DSP1；DSP中斷信號線HINT_DSP0。
4)傳輸阻抗匹配電路包括傳輸電纜匹配電阻網(wǎng)絡和50芯傳輸電纜插座；5)電源變換電路主要包括電壓變換芯片TPS70302，調壓電阻R92、R96和R95、R140，保護電阻R99、由電容C26，C28，C27，C29，C30，C31組成的穩(wěn)壓電路。
本發(fā)明結合了傳統(tǒng)PCI總線技術與傳輸阻抗匹配技術，提供了一種適用數(shù)字外設與計算機之間距離較遠情況的高速通訊接口。在PCI總線協(xié)議框架下，通過軟件的支持，在通常的場合下，數(shù)字外設可以方便快捷的接入PCI數(shù)據(jù)通訊接口卡上，與計算機實現(xiàn)準確快速的通訊。
本發(fā)明與背景技術相比，具有的有益效果是1)通過這種通訊接口，數(shù)字信號分析儀與計算機的最遠距離，在保證傳輸速率不受到影響的前提下，由通常的20至30厘米增加到200至300厘米，便于工業(yè)現(xiàn)場的數(shù)據(jù)傳輸；2)結構簡潔緊湊，實現(xiàn)數(shù)字信號與計算機之間的高速傳輸；3)應用廣泛，可適用于很多工業(yè)現(xiàn)場使用的數(shù)據(jù)采樣、數(shù)字信號分析儀器


圖1是本發(fā)明的結構框圖；圖2是PCI總線接口原理圖；圖3是CPLD可編程邏輯電路原理圖；圖4是傳輸阻抗匹配電路原理圖；圖5是PCI通訊接口電路原理圖；圖6是電源變換電路原理圖。
具體實施例方式
如圖1所示，本發(fā)明的結構框圖由附圖1給出。包括PCI通訊接口1，PC總線接口電路2，CPLD可編程邏輯電路3，傳輸阻抗匹配電路4，電源變換電路5。PCI總線接口電路2經引出線分別與PCI通訊接口1，CPLD可編程邏輯電路3，傳輸阻抗匹配電路4連接；PCI通訊接口1的+5V電源經電源變換電路5輸出3.3V電源與PCI總線接口電路2，CPLD可編程邏輯電路3，傳輸阻抗匹配電路4連接，PCI通訊接口1經計算機的PCI插槽與計算機連接。
如圖2所示，PCI總線接口電路包括PCI9054，有源晶振。這個電路主要實現(xiàn)PCI總線協(xié)議接口電路。有源晶振用于向PCI9054提供時鐘頻率。PCI9054的MODE1和MODE0接地。PCI9054芯片和PCI系統(tǒng)總線相連的信號線1.CLOCK線PCI CLK，它提供PCI總線時鐘。
2.復位線PCI RST，它提供PCI總線復位。
3.地址和數(shù)據(jù)總線PCI AD[31:0]和PCI C/BE[3:0]。
4.控制線PCI FRAME、PCI IRDY、PCI TRDY、PCI STOP、PCI DEVSEL、PCI IDSEL。
5.錯誤報告線PCI PERR、PCI SERR。
6.仲裁線PCI REQ、PCI GNT。
7.中斷線PCI INTA。
PCI9054芯片的Local Bus和M4A3-192/96(CPLD可編程邏輯電路)相連。
有源晶振輸出和PCI9054芯片的LCLK相連，給Local Bus提供時鐘。
如圖3所示FPGA可編程邏輯電路采用LATTICE的M4A3-192/96芯片。FPGA和PCI9054相連的信號線數(shù)據(jù)總線LD[15:0]；地址總線LA[31:2]；復位信號線LRESETo；讀寫控制線LW/R和其它控制線LREADY、LHOLD、LHOLDA、LADS、LBLAST，LINT。FPGA工作時鐘由LCLK輸入。FPGA和收發(fā)驅動電路相連的信號線兩個DSP的片選信號線HCS DSP0和HCS DSP1；讀寫DSP的HPI口的讀寫控制信號線HRW、HWIL、HDS1 DSP0、HDS2 DSP0、HDS1 DSP1、HDS2 DSP1；DSP的HPI口寄存器地址選擇線HCNTL0和HCNTL1；讀寫DSP的HPI口的忙閑信號線HRDY DSP0和HRDY DSP1；DSP中斷信號線HINT DSP0。JTAG接口，用于CPLD程序的下載。
如圖4所示傳輸阻抗匹配電路包括傳輸電纜匹配電阻網(wǎng)絡和50芯傳輸電纜插座。與PCI9054芯片相連的是數(shù)據(jù)總線LD[15:0]；控制數(shù)據(jù)總線方向信號線LD DIR。阻抗匹配電路由串聯(lián)電阻構成，目的是減少傳輸電纜對信號的反射。
如圖5所示PCI通訊接口接口，通過PCI系統(tǒng)總線與計算機連接。
如圖6所示電源變換電路主要包括電壓變換芯片TPS70302，調壓電阻R92、R96和R95、R140，保護電阻R99。將PCI系統(tǒng)總線的5V輸入轉換為兩路3.3V，給整個PCI卡供電。
下面對本發(fā)明的具體工作過程說明1.設備接入。把PCI卡插入計算機的PCI插槽中，啟動計算機，計算機會自動通過PCI系統(tǒng)總線檢測到該連接，亦即有設備接入，并向PCI設備發(fā)出讀取設備序號的命令。
2.計算機對于PCI卡的枚舉過程。PCI9054芯片根據(jù)卡的序列號，并傳送給計算機。計算機根據(jù)設備的Device ID和Vendor ID，裝載相應的設備驅動程序，完成枚舉過程。
3.安裝驅動程序。計算機根據(jù)該序列號查找對應的驅動程序。如果未找到，則會提示用戶安裝驅動程序。假設驅動程序已經安裝了，那么WINDOWS會找到并運行相應的驅動程序。
4.建立通訊連接。PCI卡安裝了驅動程序后，計算機通過PCI卡和50芯的通訊電纜，可以正常讀寫外界數(shù)字數(shù)據(jù)，建立了正常的通訊。
本發(fā)明主要應用于數(shù)字外設，如數(shù)據(jù)采集、分析、控制儀。在使用本發(fā)明的前提下，通過PCI卡和50芯的通訊電纜，數(shù)字外設與計算機進行高速的數(shù)據(jù)通訊。
權利要求
1.一種PCI總線的高速數(shù)據(jù)通訊接口卡，其特征在于包括PCI通訊接口(1)，PCI總線接口電路(2)，CPLD可編程邏輯電路(3)，傳輸阻抗匹配電路(4)，電源變換電路(5)；PCI總線接口電路(2)經引出線分別與PCI通訊接口(1)，CPLD可編程邏輯電路(3)，傳輸阻抗匹配電路(4)連接；PCI通訊接口(1)的+5V電源經電源變換電路(5)輸出3.3V電源與PCI總線接口電路(2)，CPLD可編程邏輯電路(3)，傳輸阻抗匹配電路(4)連接，PCI通訊接口(1)經計算機的PCI插槽與計算機連接。
2.根據(jù)權利要求1所述的一種PCI總線的高速數(shù)據(jù)通訊接口卡，其特征在于1)PCI通訊接口(1)一端與計算機PCI插槽連接，另一端通過PCI_AD[31:0]總線與PCI總線接口電路(2)相連；2)PCI總線接口電路(2)包括PCI總線I/O加速器PCI9054芯片U1，有源晶振U3，PCI9054芯片I/O口的上拉電阻、下拉電阻，電源保護電路電容C32，C33，C34，C35，C36，C37，C38，C39，C40，C41；PCI9054芯片的數(shù)據(jù)總線LD[15:0]；地址總線LA[31:2]；復位信號線LRESETo；讀寫控制線LW/R和其它控制線LREADY、LHOLD、LHOLDA、LADS、LBLAST，LINT與M4A3-192/96CPLD可編程邏輯電路相連；PCI9054芯片的數(shù)據(jù)總線LD[15:0]；控制數(shù)據(jù)總線方向信號線LD_DIR與傳輸阻抗匹配電路(4)相連；3)CPLD可編程邏輯電路(3)包括LATTICE的M4A3-192/96；CPLD可編程邏輯電路(3)和傳輸阻抗匹配電路(4)相連的信號線兩個數(shù)字信號處理器DSP的片選信號線HCS_DSP0和HCS_DSP1；讀寫DSP的HPI口的讀寫控制信號線HRW、HWIL、HDS1_DSP0、HDS2_DSP0、HDS1_DSP1、HDS2_DSP1；DSP的HPI口寄存器地址選擇線HCNTL0和HCNTL1；讀寫DSP的HPI口的忙閑信號線HRDY_DSP0和HRDY_DSP1；DSP中斷信號線HINT_DSP0；4)傳輸阻抗匹配電路(4)包括傳輸電纜匹配電阻網(wǎng)絡和50芯傳輸電纜插座；5)電源變換電路(5)主要包括電壓變換芯片TPS70302，調壓電阻R92、R96和R95、R140，保護電阻R99，由電容C26，C28，C27，C29，C30，C31組成的穩(wěn)壓電路。
全文摘要
本發(fā)明公開了一種PCI總線的高速數(shù)據(jù)通訊接口卡。PCI總線接口電路經引出線分別與PCI通訊接口，CPLD可編程邏輯電路，傳輸阻抗匹配電路連接；PCI通訊接口的+5V電源經電源變換電路輸出3.3V電源與PCI總線接口電路，CPLD可編程邏輯電路，傳輸阻抗匹配電路連接，PCI通訊接口經計算機的PCI插槽與計算機連接。通過這種通訊接口，數(shù)字信號分析儀與計算機的最遠距離，在保證傳輸速率不受到影響的前提下，由通常的20至30厘米增加到200至300厘米，便于工業(yè)現(xiàn)場的數(shù)據(jù)傳輸；結構簡潔緊湊，實現(xiàn)數(shù)字信號與計算機之間的高速傳輸；應用廣泛，可適用于很多工業(yè)現(xiàn)場使用的數(shù)據(jù)采樣、數(shù)字信號分析儀器。
文檔編號G06F3/00GK1700148SQ20051005043
公開日2005年11月23日 申請日期2005年6月24日 優(yōu)先權日2005年6月24日
發(fā)明者賀惠農 申請人:杭州憶恒科技有限公司