專利名稱：減少指令高速緩存和流水線處理器之間等待時間的裝置和方法
技術領域：
本發(fā)明涉及的是數(shù)據處理系統(tǒng)。具體而言，本申請描述了一種改進流水線處理以避免由于改變執(zhí)行順序而引起的執(zhí)行延遲的方法。
背景技術：
流水線處理已經被成功地運用于微處理器的設計中。流水線體系結構將指令的執(zhí)行劃分成若干個用來執(zhí)行不同類型指令的流水線。一個流水線的每個階段相應于一條指令執(zhí)行中的一步，從而使得提高執(zhí)行速度成為可能。利用流水線的處理，多個指令可以被分解到在同一個時鐘周期中并行執(zhí)行的各個階段中。不同于串行處理中的所有階段在開始下一個指令的處理前完成一個指令的處理，流水線處理器體系結構通過在同一時間處理不同的指令而使階段重疊。每個指令的有效處理速度保持不變，但由于幾個指令被不同的各個流水線階段在同一時間里處理，指令處理的吞吐量提高了。
流水線處理的開始階段包括了從一個指令高速緩存中取指令和在一個執(zhí)行分支預測的階段中將指令譯碼。如果在一條指令的執(zhí)行中一個分支被預測到要采取，則該分支之后的所有指令都將被無效，并從預測的分支的指令開始一個新的執(zhí)行序列。
流水線中階段的數(shù)量加大了在首先存取一條指令和執(zhí)行該指令之間的等待時間。在指令的順序執(zhí)行期間，這個增加的等待時間不是問題，因為最終大多數(shù)的階段都將被占用。然而，執(zhí)行序列中存在中斷，這或許由于一條指令將執(zhí)行分支到另一組指令，或是由于上下文切換要求完全切換程序而引起的中斷。在指令處理期間，會試圖預測在執(zhí)行中將被采取的分支。然而，預測錯誤會發(fā)生，并且當一錯誤預測被確定時，流水線可能必須清空它的內容，以及由分支確定的在那里執(zhí)行的指令。
分支預測錯誤的結果是產生在第一次訪問正確的指令和執(zhí)行該指令之間的一個等待時間。這個等待時間可以通過改進分支預測來減少。然而在預測中總是存在不確定性，并且它們永遠是不完美的。當一預測錯誤發(fā)生時，流水線就遇到一個泡(bubble)，且它的內容必須清空才能開始一個新的執(zhí)行序列。
一種對付分支預測錯誤的技術是，系統(tǒng)可以執(zhí)行兩種可能的執(zhí)行路徑，并且一旦已經發(fā)生了最終分支確定，正確的路徑就被選定。這種技術是硬件密集的，且流水線的深度接近最高技術很難實現(xiàn)。一個相關的解決方法是將已取的在一預測分支后的指令存儲的一緩沖區(qū)中，以便在檢測到一分支預測錯誤時快速訪問。在使用三條流水線的機器中，這具有有限的價值，因為任何被緩沖的指令都將位于分支之后并在與分支本身同樣的高速緩存線上。
另一種與分支相關的技術是將分支確定移動到盡可能地靠近流水線的頂部，以減少分支預測和分支確定之間的時間。這種方法減少了可能最終被拋棄的指令的猜測性執(zhí)行發(fā)生的時間。不幸的是，這種方法在現(xiàn)有技術的處理下的時鐘頻率增加從而每一個階段的周期時間減少和流水線階段數(shù)目增加的情況下實現(xiàn)起來困難。
本發(fā)明用來減少在遇到錯誤預測的分支時(此時執(zhí)行順序改變到一套新指令，流水線必須被重填)在流水線處理器的階段之間的等待時間。同樣的概念可以適用于上下文切換的情況下，此時可減少當再填入一組新指令時的等待時間。

發(fā)明內容
提供了一種用來在流水線處理器中執(zhí)行指令的方法和裝置，其具有在指令高速緩存和指令執(zhí)行階段之間的減少的等待時間。這種減少的等待時間是通過在某些有利條件下同時向譯碼階段和指令隊列載入相同的指令而獲得的。
依照本發(fā)明，當發(fā)生分支校正時，例如在執(zhí)行序列中已有一指令流重定向并且流水線的階段已經被清空時，通過同時向兩個階段載入相同指令(而先前它們是順序載入這兩個階段的)，新指令被加速放到隊列階段以便發(fā)送到執(zhí)行管道中，因為在默認情況下由于指令流重定向流水線階段是空的。多個多路轉換器接收每條指令以便載入譯碼階段和指令隊列階段，并且當判定指令隊列中不包含數(shù)據時，發(fā)生對兩個階段的同時載入。
本發(fā)明減少了當遇到中斷而發(fā)生上下文切換時的指令發(fā)出等待時間。在由中斷導致的指令流中斷之后，一個新的指令流被取出并被同時地加速放入譯碼和隊列階段這兩者中，以便發(fā)送到執(zhí)行流水線中。


圖1A所示為在一個流水線處理器中一條流水線中的通常執(zhí)行過程。
圖1B所示為在本發(fā)明優(yōu)選實施例中獲得的等待時間的減少。
圖2所示為依照本發(fā)明優(yōu)選實施例在一個指令隊列中載入指令。
圖3為流程圖，示出了本發(fā)明是如何操作來減少指令等待時間的。
圖4所示為用于載入指令隊列的過程和裝置。
圖5所示為分支預測如何執(zhí)行，以及預測錯誤時，指令是如何被無效的。
具體實施例方式
圖1A所示為一個有代表性的9個階段的微處理器流水線。當指令F1和F2被尋址和取指時執(zhí)行開始。指令F1和F2從指令高速緩存中取出并順序提供給如圖所示的譯碼階段D。譯碼階段D是一個分支預測階段，用來檢測分支和預測分支是否將被采取(從而執(zhí)行被重定向到一個新的指令流)或不會被采取(繼續(xù)順序執(zhí)行)。在由于一個預測的被取出的分支而導致指令流已經被重定向時，做出后續(xù)指令不再有效的判斷。隨后基于由在D中的分支指令確定的分支預測，從指令高速緩存中取出新的一組指令。
然而假設該指令是有效指令，而不是預測的被采取的分支，則該指令被載入指令隊列Q中。從那里，載入指令隊列Q中的指令以流水線方式通過階段E1，E2，E3，E4和E5。
如果執(zhí)行階段E2判斷出一個較早的分支預測是錯誤的，或者一中斷被調用，則流水線的未提交的F1、F2、D、Q、E1、E2、(E3)、(E4)和(E5)中的內容被清空。在依照本發(fā)明的情形下，譯碼階段D和指令隊列Q會隨后被同時載入從F2中取出的相同的分支目標或是中斷指令。其結果是總的流水線長度減少了一個周期。這樣，在已出現(xiàn)中斷并且執(zhí)行依照與該中斷相關的指令發(fā)生，或已發(fā)生分支預測錯誤并且正取出正確的一組指令的情況下，這些階段初始地將是空的。只有當D和Q兩個階段都是空的時候，可以同時向它們載入一指令，從而實現(xiàn)比圖1A所示串行執(zhí)行節(jié)省一個周期的執(zhí)行。
盡管前述實施例展示了兩個階段D和Q能被并行載入，如果其他相繼的流水線階段在功能上是獨立的話，也可能被同時載入。
采用這種技術導致減少在中斷或分支預測錯誤后的第一條指令的訪問和執(zhí)行之間的等待時間。對于所示的例子，在理想情況下，可以減少25％的等待時間。在分支預測錯誤等待時間的情況下，在分支指令之后發(fā)生的執(zhí)行周期當在E2發(fā)生分支判定時要減少近15％。很明顯，如果分支發(fā)生在執(zhí)行序列中的更早階段例如E1，則取得的效果更大，而如果分支判定發(fā)生在E3，則實現(xiàn)減少了的益處。
用于實現(xiàn)在中斷或分支預測錯誤后第一條指令的訪問和執(zhí)行之間等待時間的前述減少的裝置和方法在圖2中有更詳細的解釋。圖2描述了一種執(zhí)行根據本發(fā)明優(yōu)選實施例的方法的裝置，該方法當中斷或分支預測錯誤發(fā)生時將減少流水線等待時間。指令高速緩存11最多產生4個用來并行執(zhí)行的指令。在流水線處理器的控制下，指令地址被提供給指令高速緩存，從而必要的指令被提供給流水線進行處理。
如圖2所示，有三個不同的流水線處理器，即算術流水線處理器14，載入/存儲或算術處理器15，和分支指令流水線處理器流水線16。這些特殊的流水線執(zhí)行與算術運算、載入/存儲或算術運算、或分支操作相關的指令。
來自指令高速緩存11的指令的一般路徑是經過譯碼階段12，在此最多可接收4個指令，并做出這些指令是否將隨后執(zhí)行的預測。當譯碼階段12預測一個指令由于預測的被采取分支而不能被執(zhí)行時，該指令被無效并且不到達包括指令隊列13的后續(xù)階段。在正常流水線操作情況下，當譯碼器判定了指令有效，譯碼器將該指令從譯碼階段經多路轉換器24、25、26、27傳送進入指令隊列13的相應階段Q0-Q3，這樣所有流水線的階段都裝有有效數(shù)據。
依照本發(fā)明的優(yōu)選實施例，提供了并行路徑18、19、20和21，這樣來自指令高速緩存11的指令可以在使指令隊列13中的內容無效的預測錯誤校正或中斷之后，被直接裝入指令隊列13中。在由于這樣的分支預測錯誤或中斷使得指令隊列13為空的情況下，來自指令高速緩存11的一個或多個指令可以通過相應的多路轉換器24、25、26和27裝入隊列13的階段Q0-Q3，因而獲得圖1B所示的周期節(jié)省。
圖3顯示了在依照圖2的裝置中的指令高速緩存中取指和載入指令的過程?，F(xiàn)在參照圖3，這個操可針對下述情況來解釋，即由于中斷而接收到上下文切換，或在流水線14、15和16其中一個中錯誤預測的分支被校正。參照圖2，錯誤預測的分支可能發(fā)生在流水線的G2階段，而中斷可能發(fā)生在流水線的任何階段。在這種情況下，將在步驟31從處理器提供一條新指令地址用來取與被采取的分支或中斷路徑相應的指令。相反，如果沒有中斷產生上下文切換，沒有預測采取的分支，則在步驟32中從指令高速緩存中順序地取出指令。
根據高速緩存的管理原則，如果在步驟33中發(fā)生高速緩存命中從而意味著在指令高速緩存中可獲得所請求的指令，則從指令高速緩存中取出并處理該指令。相反，如果在指令高速緩存中沒有包含與步驟31中的取指地址相匹配的請求指令，則在步驟34向外部存儲器發(fā)出一個從該存儲單元中取相應的指令的請求。
在步驟35，在判斷塊35中判斷譯碼階段例如D和指令隊列階段Q是否為空(包含無效數(shù)據)。當兩者都為空時，表示指令隊列加速可以應用，在步驟38可以將指令載入譯碼階段D0-D3和指令隊列階段Q0-Q3兩者，從而減少一個流水線周期。
當在步驟34中下一條指令必須從存儲器中請求時，或隊列13的內容已經被判定有效即包含了一個有效指令時，處理作為常規(guī)的流水線處理而發(fā)生，其中指令從譯碼器12移到指令隊列13中。在這個階段中，指令順序地在步驟36通過譯碼器12，并在步驟39進入隊列13，假定譯碼器12還沒有由于預測被采取的分支而將指令無效的話。
更具體地參照圖4說明了判定指令隊列能否與譯碼器并行地載入的過程。圖4示出了指令隊列13以及其載入指令的不同方式。最多4條指令在同一時間里被成批地處理。指令高速緩存產生4條指令由譯碼器12的4個相應譯碼階段D0、D1、D2和D3進行譯碼。當在指令隊列13中有空間時，每條指令或者與譯碼器12的裝載并行地載入指令隊列13，或者從譯碼器12中來，跟在當前有效指令之后，而合并到指令隊列中。
當指令被發(fā)送給執(zhí)行流水線時指令隊列中的內容連續(xù)向左移動。依照指令的類型和流水線的可用性，來自隊列中的位置Q0、Q1和/或Q3的最多3條指令被送入到執(zhí)行流水線中。隨后通過首先向左移動內容來裝載這些位置。接下來，隊列13中空出的位置或者從譯碼器階段12裝載，或者從指令高速緩存11中直接裝載。圖中還顯示了階段Q4-Q7，它們如在現(xiàn)有技術中那樣載入來自譯碼器12的指令。根據優(yōu)選實施例每個階段Q0-Q7都包含有32位指令數(shù)據和一位有效位。通常，當指令隊列13的任何一個階段Q0-Q7包含有效數(shù)據時，隊列不能與譯碼階段并行地裝載，而必須用傳統(tǒng)的、順序的方式從譯碼階段12中裝載。
圖中顯示多路轉換器24和25影響對高速緩存11中的指令的選擇，以便同時地裝載指令隊列位置Q0-Q3中的一個，以及相應的譯碼器12階段D0-D3。當在圖4中所示的階段Q0、Q1、Q2或Q3中存在的數(shù)據的有效位無效時，多路轉換器24和25將從指令高速緩存11中直接裝載數(shù)據到這些位置。在圖中雖沒顯示，也能明白有其他兩個多路轉換器用來控制向Q2和Q3中載入指令。因此，在一個指令周期中，在分支預測被執(zhí)行之前最高達4條指令能被載入指令隊列13中。一旦分支預測已經執(zhí)行，如果這些指令在被判定屬于沒有被預測為要執(zhí)行的分支之后還保留在指令隊列13中，則這些指令會隨后被在指令隊列13中無效。
當階段Q0和Q1任何一個包含了有效數(shù)據時，數(shù)據必須從譯碼器12或IQ shift(指令隊列移動)進入。每當在隊列13中有無效位置可以用來載入指令時，多路轉換器28和29的譯碼器12路徑就用來將數(shù)據從譯碼器12移到隊列13中。當在隊列中例如Q2-Q3中的指令有效時，則多路轉換器28和29的IQ shift路徑用來裝載Q0和Q1。另外，隊列指令能被發(fā)送到執(zhí)行階段并同時從譯碼階段或從經由IQ shift的隊列移動重新載入。
到達單獨的流水線的指令是依照它們是算術、載入/存儲還是分支指令來進行處理的。在流水線階段的控制下，將要執(zhí)行的指令從階段Q0-Q2中載入。在從階段Q0-Q2的每次發(fā)出指令之后，指令隊列的內容向左移動。無論指令是從指令高速緩存中并行地載入指令隊列，或是先經過分支預測譯碼器12，它們最終都被確定有效。前面提到的指令并行處理在指令隊列被發(fā)現(xiàn)是空的情況下減少了總的流水線有效長度和執(zhí)行時間。用這種方法，傳統(tǒng)流水線處理不需要使指令先經過譯碼器處理再經過指令隊列從而造成延遲。
現(xiàn)在參考圖5，可以解釋分支預測對于載入指令隊列13中的指令的影響。如前所述，指令隊列13中的每一個位置Q0-Q3可以直接從高速緩沖存儲器或通過譯碼器階段12載入指令。當從高速緩沖存儲器中直接載入指令到Q0-Q3其中之一時，如果譯碼器12隨后做了分支預測，表明由于已經預測了不包括載入的指令的分支，該直接載入的指令是無效的，則分支指令之后的指令必須被無效。指令隊列13有位置Q0-Q2受一個從流水線接收的發(fā)送命令的控制，用于一次向各執(zhí)行流水線發(fā)送最高達3條指令。指令隊列13中的一個空位置通過將內容向左移動的IQ shift命令被該空位置右邊的指令填充。
多路轉換器39、40和41傳送一條已經經過譯碼器12中的相應階段并且被確定有效即未被判定為已被預測的分支的一部分的指令。當一個指令隊列13階段從譯碼器12階段中載入指令時，多路轉換器39、40和41確保這是一個有效指令。
第二系列多路轉換器42-49進一步控制向指令隊列13中并行和串行載入指令。當Q0為空或包含無效數(shù)據時，施加到多路轉換器42的IQ shift將寄存器的內容向左移動，從而使Q1-Q3中的有效數(shù)據向左移動到Q0。同樣，當Q1、Q2、Q3、Q4、Q5、Q6或Q7包含無效數(shù)據時，其右邊的含有有效數(shù)據的位置的內容可以由IQ shift命令通過多路轉換器43-49向左移動到這些位置之一。如圖所示，一旦這些位置已被無效，它們也可以從譯碼器中串行裝載。
在發(fā)生一個由IQ direct(指令隊列直接)所表示的來自高速緩存的直接載入的情況下，當Q1或Q2中的直接載入的指令代表一個因為有分支被預測而不會被采取的路徑時，多路轉換器51和52使指令不會被發(fā)送到執(zhí)行流水線中。當緊鄰在前的指令導致了一個分支預測時，多路轉換器51將禁止階段Q1中直接裝入的指令通過。因此，在階段Q1中直接載入的指令僅當在譯碼器12中的階段D0未預測分支時才將通過多路轉換器51。
同樣，當直接載入Q2的指令跟隨一條由D1判斷一分支為被采取的分支的指令時，多路轉換器52阻止已裝入Q2中的指令被發(fā)送到執(zhí)行流水線。多路轉換器51和52允許先前經過階段D1和D2，并且不是在指令隊列13中直接載入的結果的指令從位置Q1和Q2中被傳送。這個圖顯示了不同的IQ shift，它們在那里不斷地將隊列13的每一個階段的內容向左移動。根據有多少個位置已被發(fā)送到執(zhí)行流水線(在本例中，一次最多發(fā)送3個指令)，以及在隊列中有效指令的數(shù)目和在譯碼中有效指令的數(shù)目，1、2或3個位置可以被重新載入。
在圖5所示的情況下，Q0-Q3的內容已經與D0-D3的內容并行地載入。在載入Q0-Q3和D0-D3后，如果產生一個分支預測，即，指示出從指令高速緩存中取出的、在譯碼器的階段D0中的分支指令之后的指令因而是無效的，則多路轉換器39強制使指令隊列13的位置Q1無效。同樣，當譯碼器D1和D2中的指令譯碼器預測一個被采取的分支指令時，多路轉換器40和41強制使Q2和Q3無效。
因此，已經描述了這樣的一個系統(tǒng)，當指令隊列13和譯碼器階段12都是空的時候允許直接向指令隊列13中載入指令。使用這種直接載入的特征減少了到執(zhí)行單元的等待時間，這是通過減少指令在被載入指令隊列13之前先被載入譯碼器12的需要而實現(xiàn)的。
前面對該發(fā)明的描述說明和描述了本發(fā)明。另外，該公開所示和描述的僅是在一種用于減少指令高速緩存和流水線處理器之間的等待時間的裝置和方法的情境中的本發(fā)明的優(yōu)選實施例，但是，像前面提到的，可以認為本發(fā)明能夠用于各種其它不同的組合、修改和環(huán)境中，并且能夠在此所表述的本發(fā)明的發(fā)明概念范圍內、與以上教導和/或相關領域的技能或知識相應地進行變化和修改。上面說描述的實施例進一步旨在說明實施本發(fā)明的已知最好的方式，并使本領域的其他技術人員以這種或其他實施例利用該發(fā)明，并且根據本發(fā)明特定的應用或者使用進行不同的修改。因此，本說明書不是旨在將本發(fā)明限制到這里所公開的形式和應用。而是，后面的權利要求書應被理解為包括其他可選的實施例。
權利要求
1.一種用來減少在指令高速緩存和流水線處理器之間等待時間的方法，該流水線處理器有多個并行的執(zhí)行階段，每個執(zhí)行階段具有用來順序地處理被所述處理器處理的指令的譯碼階段和指令隊列，該方法包括判斷所述譯碼階段和指令隊列是否不包含有效數(shù)據；以及當所述譯碼階段和指令隊列包含無效數(shù)據時從該指令高速緩存中并行地向所述譯碼階段和指令隊列插入指令。
2.如權利要求1所述的用來減少指令高速緩存和所述流水線處理器之間等待時間的方法，還包括當所述指令隊列中存在有效數(shù)據時，從所述高速緩存通過所述譯碼階段和指令隊列順序地處理所述高速緩存指令。
3.一種用來在具有一系列流水線階段的流水線處理器中處理指令的方法，該方法減少了指令隊列和流水線處理器之間的等待時間，其包括順序地從高速緩沖存儲器取出多個指令用來在所述流水線處理器中執(zhí)行；在所述流水線處理器的第一個階段中對每個所取指令的地址進行譯碼以判斷是否一個執(zhí)行分支將被采??；當所述指令隊列和所述譯碼器為空時，在所述指令被載入所述譯碼器的同時載入所述指令至所述指令隊列；當所述指令隊列和所述譯碼器不為空時，順序地從所述譯碼器中向所述指令隊列載入所述指令；以及移動指令隊列的內容以從所述指令隊列中產生一條指令用來在隨后的流水線階段中進行處理。
4.如權利要求3所述的用來在流水線處理器中處理指令的方法，其中如果一執(zhí)行分支沒有采取，則所述譯碼器在所述流水線處理器的一個隨后周期里，識別在所述指令裝入所述譯碼器的同時，裝入所述隊列中的所述指令是有效的還是無效的。
5.如權利要求3所述的用來在流水線處理器中處理指令的方法，其中所述指令隊列的內容向左移動到與多個流水線處理器階段相連的輸出端口。
6.一種用于在流水線處理器中執(zhí)行指令的方法，包括順序地取出將由所述流水線處理器執(zhí)行的指令的地址；判斷所述指令是否存儲在高速緩沖存儲器中；判斷譯碼階段和所述流水線處理器的指令隊列階段的位置是否為空；當所述階段為空時從所述高速緩沖存儲器中并行地裝入所述指令到所述譯碼階段和所述指令隊列中；以及順序地從指令隊列中讀出所述指令，以便在所述流水線處理器中執(zhí)行。
7.如權利要求6所述的用來在流水線處理器中執(zhí)行指令的方法，還包括當所述指令隊列包含有效數(shù)據時僅向所述譯碼階段載入所述指令，并且當所述指令隊列有一個位置可用時順序傳送所述指令至所述指令隊列。
8.如權利要求7所述的用來在流水線處理器中執(zhí)行指令的方法，還包括如果所述譯碼器預測從所述指令采取一分支，則識別所述指令為分支指令；以及禁止從所述譯碼器向所述指令隊列傳送隨后的指令。
9.如權利要求7所述的用來在流水線處理器中執(zhí)行指令的方法，還包括當指令不在所述高速緩沖存儲器中時，從主存儲器中取所述指令；以及轉送所述指令到所述譯碼階段，以便順序傳送至所述指令隊列。
10.如權利要求6所述的用來在流水線處理器中執(zhí)行指令的方法，還包括檢查所述隊列中的位置的內容；以及判斷每一個所述位置的有效位的狀態(tài)，從而確定所述位置是否包含有效數(shù)據。
11.如權利要求7所述的用來在流水線處理器中執(zhí)行指令的方法，其中每當一條指令從所述指令隊列中讀出時所述指令從所述譯碼階段傳送到所述指令隊列。
12.一種用來減少流水線處理器階段之間等待時間的裝置，包括產生多個將由所述流水線處理器執(zhí)行的指令的指令高速緩存；多個相連接以從所述高速緩存接收多個指令的譯碼階段；指令隊列，其具有用來接收指令和有效位的多個位置；以及多個多路轉換器，其用來接收每個所述指令、接收所述指令的相應的譯碼階段的輸出，并被連接以從所述隊列的位置接收有效位作為選擇信號，所述多路轉換器被連接以提供給每個所述指令隊列位置一個從所述譯碼階段或所述高速緩存中選擇的所述指令。
13.如權利要求12所述的裝置，其中所述多路轉換器接收用于所述指令隊列的移動信號，該移動信號向所述隊列的輸出端口移動所述指令隊列的內容，并使得來自所述譯碼器的所述指令被傳送至所述指令隊列。
14.如權利要求12所述的裝置，其中所述隊列的所述輸出端口與多個并行處理階段相連接。
15.如權利要求14所述的裝置，其所述處理階段執(zhí)行的指令屬于載入/存儲操作、算術運算或分支目標指令其中之一。
全文摘要
一種用于在流水線處理器中執(zhí)行指令的方法和裝置。該方法減少了由于執(zhí)行一分支校正，或當一中斷改變了指令流的序列而在處理流中產生泡時指令高速緩存和流水線處理器之間的等待時間。當一用來檢測分支預測的譯碼階段和一相關的指令隊列位置中有表示處理流中的一個泡的無效數(shù)據時，等待時間被減少。用來執(zhí)行的指令被并行地插入譯碼階段和指令隊列中，從而使流水線階段的長度減少了一個周期時間。
文檔編號G06F9/38GK1673955SQ200510053649
公開日2005年9月28日 申請日期2005年3月9日 優(yōu)先權日2004年3月26日
發(fā)明者J·N·迪芬德弗, R·W·杜因, B·M·斯坦普爾, S·R·特斯塔, 土屋憲一 申請人:國際商業(yè)機器公司