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分級計時系統(tǒng)的制作方法

文檔序號:6540444閱讀:225來源:國知局
專利名稱:分級計時系統(tǒng)的制作方法
技術(shù)領(lǐng)域
本發(fā)明一般涉及計時網(wǎng)絡(luò),并且更明確地說涉及旋轉(zhuǎn)行波振蕩器(RTWO)在計時網(wǎng)絡(luò)中的用途。
背景技術(shù)
常規(guī)計時網(wǎng)絡(luò)無法提供遍及整個系統(tǒng),諸如半導(dǎo)體集成電路的分布式相干時鐘。相干時鐘意指遍及一個系統(tǒng)分布的時鐘具有已知頻率和彼此相位關(guān)系。例如,假設(shè)必須以等于主振蕩器頻率fosc的頻率來計時系統(tǒng)的某些部分,而必須以等于fosc/10的頻率來計時其它部分。以fosc/10計時的系統(tǒng)的部分必須將彼此的相位對準(zhǔn),以使得這些部分之間的通信可能沒有亞穩(wěn)性,所述亞穩(wěn)性要求再同步并且導(dǎo)致時間浪費。如果一個全局同步信號被分布遍及所述系統(tǒng),那么其必須以具有主振蕩器頻率一部分的時滯的精確定時行進(jìn)于整個系統(tǒng)中。在一個大系統(tǒng)中,這是不可能的。因此,需要一個將相干時鐘分布于遍及整個系統(tǒng)的改良的系統(tǒng)和方法。

發(fā)明內(nèi)容
本發(fā)明針對上述需要。根據(jù)本發(fā)明的一個實施例的系統(tǒng)是用于分布相干時鐘遍及復(fù)數(shù)個模塊的系統(tǒng)的計時網(wǎng)絡(luò)。所述網(wǎng)路包括一個旋轉(zhuǎn)行波振蕩器、一個鎖頻回路、一個主要波形區(qū)塊和一或多個次要二進(jìn)制波形區(qū)塊。所述旋轉(zhuǎn)行波振蕩器由位于遍及所述系統(tǒng)的復(fù)數(shù)個互連回路來提供,其中所述旋轉(zhuǎn)行波振蕩器的每個回路在抽頭位置處提供一對相反定相時鐘。所述鎖頻回路接收來自參考時鐘輸入的穩(wěn)定頻率源并且提供用于調(diào)諧旋轉(zhuǎn)行波振蕩器頻率的回路受控輸出。所述主要二進(jìn)制波形區(qū)塊大約位于系統(tǒng)中央位置。所述主要波形區(qū)塊具有一對連接到旋轉(zhuǎn)行波振蕩器的時鐘輸入并且向一或多個鄰近模塊提供一對同步輸出和一個局部時鐘。所述一或多個次要二進(jìn)制波形區(qū)塊位于遍及系統(tǒng)的各種位置。其中各個次要二進(jìn)制波形區(qū)塊具有連接到旋轉(zhuǎn)行波振蕩器的一對同步輸入和一對時鐘輸入。至少一個次要二進(jìn)制波形區(qū)塊的同步輸入被連接到主要二進(jìn)制波形區(qū)塊的同步輸出并且所述次要波形區(qū)塊向一或多個鄰近模塊提供一對同步輸出和局部時鐘。
根據(jù)本發(fā)明的一個實施例的方法是用于提供相干時鐘遍及復(fù)數(shù)個模塊的系統(tǒng)的方法。所述方法包括使一個包括一或多個互連回路的旋轉(zhuǎn)行波振蕩器與一個參考時鐘同步;通過使用旋轉(zhuǎn)行波振蕩器和二進(jìn)制波形區(qū)塊導(dǎo)出一或多個局部時鐘,使得每一模塊具有至少一個局部時鐘;使二進(jìn)制波形區(qū)塊彼此同步,以迫使所述局部時鐘彼此相干。
頻率劃分/脈沖鎖存/絕熱系統(tǒng)此方案設(shè)計為用來使旋轉(zhuǎn)計時架構(gòu)(Rotary Clocking Architecture)能夠支持傳統(tǒng)低速時鐘網(wǎng)絡(luò)布局技術(shù)并且同時允許RTWO直接高速低能計時被嵌入以用于新設(shè)計的區(qū)塊。
也輔助了其中要求多時鐘頻率和時鐘相位的集成SOC設(shè)計。
也描述了從具有特殊波形和相位特征的RTWO中實現(xiàn)低頻劃分有效能“絕熱”時鐘的方法。
注意在全文中,假定存在在VLSI裝置內(nèi)置的控制程序或其它舊晶片硬件,其能夠裝載和讀取各種移位寄存器和數(shù)據(jù)寄存器——串行或并行。做此的方法已眾所周知且已標(biāo)準(zhǔn)化。
廣泛的概念為以超頻頻率分布RTWO。此時鐘(如10GHz)在每個1/2循環(huán)(例如對于10GHz時鐘的50pS(100pS循環(huán)))提供反相時鐘邊沿。全速時鐘直接適用于許多應(yīng)用(高速ALU、SERDES I/O端口)。中央定位FLL(鎖頻回路)以控制主機“超頻”并且對相位鎖定回路較好。
本發(fā)明以(i)粗控制(分頻——數(shù)字)、(ii)媒體控制(切換電容器——數(shù)字)和(iii)精控制(可變電抗器——模擬)為特征。
與PLL實施相比本發(fā)明的優(yōu)點包括--更穩(wěn)定的回路;--低能-減小面積;--高速;--更好的穩(wěn)定性(抖動、時滯);和--在多頻之間的相位鎖定。
由RTWO固有相位鎖定機制(2類節(jié)點鎖定(晶片間)、延遲匹配鏈路(晶片內(nèi)))提供相位鎖定并且在下述原理下運作如果頻率鎖定,那么相位鎖定是使“外部無差異相位”旋轉(zhuǎn)波同步的簡單的事。
使用“超頻”以不僅產(chǎn)生分頻而且產(chǎn)生用于各種應(yīng)用中的對于參考時鐘而相位對準(zhǔn)的任意波形,諸如--傳統(tǒng)uP(微處理器)時鐘——如脈沖時鐘--全局低頻時鐘(如,超高速緩沖存儲器(Cache)、長程平行總線)本發(fā)明--允許替代主動“去時滯(deskew)”機制。
--數(shù)字受控提前/延遲定相(phasing)。
——消除交叉?zhèn)鲗?dǎo)電流峰值。
--任意重復(fù)波形——可能為高/低周期、分級(fractional)N。
--給出包括測試時鐘等的高端處理器所需的所有特征。
--給出用于SERDES(Serial/Deserial)的高速相位鎖定外圍時鐘。
--來自主時鐘的用于ALU等的局部高速計時。


圖1A展示出本發(fā)明一個實施例的一般架構(gòu);圖1B展示出本發(fā)明一個實施例的結(jié)構(gòu)圖;圖2A展示出由連接到旋轉(zhuǎn)行波振蕩器的N計數(shù)器進(jìn)行的一個劃分(divide);圖2B展示出連接到旋轉(zhuǎn)行波振蕩器的單觸發(fā)移動點定序器;圖3展示出移動點寄存器的專用邏輯版本;圖4展示出圖3中所示寄存器的每一位的實施;圖5展示出一個電路,其經(jīng)由圖6所示緩沖器與移動點產(chǎn)生器輸出對接,以按照高分辨率RTWO 1/2周期數(shù)字地設(shè)定輸出時鐘波形的“開”和“關(guān)”的周期;圖6展示出圖5電路所使用的緩沖器;圖7展示出絕熱分頻器;圖8展示出用于圖7電路的各種波形;圖9展示出用于鎖頻回路的電荷泵;圖10展示出數(shù)字頻率誤差檢測器;圖11展示出反相器單元;圖12展示出選通脈沖單元(strobe cell);圖13展示出具有保持性的移位寄存器單元;圖14展示出鎖存器單元;圖15展示出用于單一反相器的單元布局;圖16展示出用于單一切換電容器的單元布局;和圖17展示出切換電容器單元。
具體實施例方式
布局技術(shù)先前關(guān)于RTWO結(jié)構(gòu)的描述已經(jīng)廣泛使用了位于用于頻率控制、旋轉(zhuǎn)方向偏離等的RTWO傳輸線路徑周圍的分布式組件,諸如背-背反相器、切換電容器、可變電抗器等。
在此應(yīng)用中,這些件(piece)隨波形產(chǎn)生組件成為模塊化架構(gòu),我們稱其為“二進(jìn)制波形區(qū)塊”(Binary Waveshaping Block)(BWB)。
所述架構(gòu)使得RTWO無需改變根本的方法即可適用于在當(dāng)今工業(yè)中所使用的廣泛的電流VLSI同步計時方法。
在不完全由此方法實現(xiàn)的2相非重疊鎖存類型中直接使用RTWO波具有固有的優(yōu)勢,并且預(yù)期為新組件的純RTWO計時和分級計時的混合使用將是多頻環(huán)境中最好的折衷。
圖1架構(gòu)代表性VLSI晶片與RTWO傳輸線和明顯反相器一起展示。
REFCLK輸入用于使得晶片上RTWO系統(tǒng)與在此管腳上提供的外部參考頻率精確同步。
--在左側(cè)展示出相位鎖定“同步帶”點。其在先前申請案中已經(jīng)得以描述并且其允許在RTWO晶片之間通過硬鎖來實現(xiàn)相位鎖定。(PLL類對準(zhǔn)的另一方法作為另一解決方法而沒有被忽略)。
在晶片的中央展示了兩個區(qū)塊二進(jìn)制波形區(qū)塊和鎖頻回路區(qū)塊。
BWB0--其為晶片的主要“二進(jìn)制波形區(qū)塊”。
--其提供Qn和*Qn多循環(huán)同步信號源(進(jìn)一步參見下文和圖2)。
FLL鎖頻回路。
此電路確保晶片的主RTWO工作頻率被閉環(huán)控制,以使其恰為可來自外部系統(tǒng)標(biāo)準(zhǔn)(如石英晶體)的輸入REF CLK的幾倍。
實際上,如果RTWO的頻率高於(REF_CLK xX),那么通過可變電抗器或切換電容器控制將其減小直到其精確地鎖定頻率為止。
下文將進(jìn)一步描述詳細(xì)的運行。
缺少PLL理論上,使用PLL和相位頻率比較器可將頻率和相位控制到外部參考量。實際上,尤其當(dāng)其行進(jìn)進(jìn)入并且然后越過晶片時在REF_CLK上的相位存在很多不確定性,以至于作為相位參考其沒有用處。
通過使用硬線鎖定(在先前申請案中描述)或通過使用隱含相位信息,例如通過檢測輸入NRZ數(shù)據(jù)流的邊沿并且調(diào)節(jié)RTWO環(huán)的相位(經(jīng)由可變電抗器控制)直到數(shù)據(jù)取樣同步為止,可以達(dá)到在RTWO晶片與外部相位之間的相位鎖定。
多倍全局、分頻時鐘此架構(gòu)的目的在于產(chǎn)生在所有晶片周圍的頻率和相位彼此相關(guān)的時鐘。主RTWO計時陣列給出了在歸因于傳輸線上的脈沖組合機制的用于360度相位的晶片上所有點之間的精確相位關(guān)系。參見JSSC paper。
其中,多循環(huán)事件待同步化(如,產(chǎn)生頻率為主RTWO頻率1/10的時鐘),不僅需要在多循環(huán)中執(zhí)行排序的序列狀態(tài)機,而且因為此/N時鐘應(yīng)與晶片上其它/N時鐘的相位對準(zhǔn),所以必須存在某些保持狀態(tài)機的狀態(tài)同步的全局同步信號以使得其共同經(jīng)歷狀態(tài)0。
一個明顯的方法為在晶片周圍對每個導(dǎo)出時鐘(derived clock)分布全局“同步”線——但此線需要設(shè)計為以具有主RTWO時鐘循環(huán)的一部分時滯的精確定時而行進(jìn)于整個晶片。這是一個與產(chǎn)生常規(guī)H樹時鐘同樣困難的問題,而且不可行。
作為代替,在形成回路前完成序列時,使BWB區(qū)塊中的各個狀態(tài)機向其相鄰元素發(fā)出信號。因此發(fā)信號的距離很短。實際上,各個BWB向其相鄰元素發(fā)出信號在下一個RTWO循環(huán)(或1/2循環(huán))中其將使“回路”變?yōu)闋顟B(tài)0,所接收的BWB將此作為在其下一個RTWO時鐘邊沿變?yōu)闋顟B(tài)0的命令,以最終確保晶片上所有BWB狀態(tài)同步。(對于此的能量消耗很低--頻率為小于RTWO頻率的Nx并且負(fù)載電容僅為在各個BWB處的一對接收器門電路。)此方法的缺陷在于其在整個晶片使其多循環(huán)狀態(tài)機同步之前,進(jìn)行Nx(BWB的數(shù)目)RTWO時鐘循環(huán)。
為減輕此,可能從主要BWB“扇出”(fan-out)以驅(qū)動來自各個BWB的4個相鄰元素。
所有此邏輯的結(jié)果在于存在“全局”,意即,可用次數(shù)的晶片寬度序列(或RTWO循環(huán)),其允許在整個晶片上的同步響應(yīng)的邏輯率比fRTWO低。
BWB電路細(xì)節(jié)來自定序器/狀態(tài)機的Qn和*Qn輸出執(zhí)行圖1的此功能,并且其在BWB區(qū)塊之間的嵌入串行鏈上可見。Qn和*Qn是在定序器內(nèi)的回路最終狀態(tài)的實情和補充。
圖2/D2展示了兩個可能的定序器狀態(tài)機的波形。所述機器可為簡單的具有輸出邏輯以產(chǎn)生最終狀態(tài)(即,N-1)的/N計數(shù)器,或為“單觸發(fā)(One-Hot)”a.k.a“移動點”狀態(tài)機,其中最終狀態(tài)在確切的輸出上被發(fā)送信號。
圖2a/D2說明了一個具有“后進(jìn)先出”輸入和“后出先進(jìn)”輸出的/N計數(shù)器,其允許通過在BWB中的先前/N計數(shù)器而使其同步,并且允許其使用其后出先進(jìn)而使隨后BWB中的下一個/N計數(shù)器同步。
恰在所述/N計數(shù)器回到內(nèi)部為零之前,后出先進(jìn)計數(shù)升高。后進(jìn)先出為寄存輸入,其在邏輯高時強制計數(shù)器在其下一次計數(shù)時變?yōu)橛嫈?shù)0。
序列可用以產(chǎn)生任意波形。在最簡單的情況下,/N計數(shù)器為定序器,當(dāng)給予其全部N時鐘脈沖時,其給出0->1->0的輸出序列。
任意波形可通過使用與選通和輸出緩沖器耦合的N狀態(tài)定序器(“單觸發(fā)編碼器”(one-hot encoder))或“移動點”)來制作更通用目的的時鐘波形發(fā)生器。
此與所述/N計數(shù)器具有類似的多循環(huán)同步化系統(tǒng)并且先前已討論過。其使用*SYNC和SYNC輸入以接收來自前一級的*Qn和Qn輸入,并且向下一級輸出其自身的*Qn和Qn。
注意同步化為N時鐘同步,其中存在依據(jù)在RTWO線上BWB區(qū)塊的位置而定的循環(huán)內(nèi)相位偏移。
圖2b/D2展示出基于定序器的“移動點”結(jié)構(gòu)圖和定時序列。主要BWB(BWBO)與其它BWB不同,原因在于其經(jīng)由MUX從其輸出中產(chǎn)生自身的反饋。
如果需要,那么(當(dāng)連接到晶片上或晶片外微處理器時)MUX的選擇允許在序列長度上進(jìn)行程序化的變化。
一種制作這個移動點寄存器的方法是使用移位寄存器元件。諸如圖3/D3中所示,另一種方法是使用專用邏輯。說明雙“移動點”發(fā)生器獲得在輸出Q0...Q9.5上真實和補充的單觸發(fā)編碼信號。這個實例給出一個20位(bit)的序列,并且對稱地裝載RTWO線,RTWO_A和RTWO_B。所述狀態(tài)提前于RTWO時鐘信號的各個1/2循環(huán)(即,旋轉(zhuǎn))。
圖4/D4展示出用來組成圖3的帶的一位“移動點”元件的內(nèi)部組件。
*SYNC和SYNC等同于圖式左側(cè)的信號,Qn和*Qn等同于右側(cè)的信號Q9.5和*Q9.5。
使用“移動點”序列的波發(fā)生器比/N計數(shù)器更具靈活性。
可使用具有以1/2RTWO時鐘周期的分辨率數(shù)字地界定的邏輯高和邏輯低時間的任意波形。
圖5/D5展示出一個電路,其經(jīng)由圖6/D6所示緩沖器與移動點發(fā)生器輸出對接,以按照RTWO 1/2周期的高分辨率數(shù)字地設(shè)定輸出時鐘波形(CLK_ARB)“開”和“關(guān)”的時間。
在SET寄存器中的“1”開啟在移動點序列中的所述序列的CLK_ARB輸出。類似地,在RESET寄存器中的“0”斷開在所述序列中所述時刻的輸出。CLK_ARB可以每個RTWO周期的最大率轉(zhuǎn)換一次并且以每個RTWO周期/N序列長度的最小率轉(zhuǎn)換一次,從而給出20點定序器的fRTWO/10的頻率(兩次轉(zhuǎn)換)范圍。CLK_ARB的靈活性來源于可編程能力。
--可通過設(shè)定狀態(tài)改變處的全局序列數(shù)字而調(diào)節(jié)頻率。
--可獨立設(shè)定邏輯高時間(high time)、邏輯低時間(low time)——此有助于脈沖時鐘。
--去時滯--邏輯高周期和邏輯低周期的開端的可編程全局序列數(shù)字可對于在BWB中的各個時鐘個別地編程--有效地允許可編程去時滯到%RTWO周期的分辨率(如,50pS@10GHz RTWO頻率)。
--選通--可能會關(guān)斷選通時鐘--可產(chǎn)生選通脈沖和其它特定非標(biāo)準(zhǔn)同步信號并且其將全局同步。
對于各個BWB而言,可局部地產(chǎn)生一個以上的CLK_ARB;在所述情況中,對所產(chǎn)生的各個獨立時鐘重新產(chǎn)生SET和RESET以及緩沖器電路。BWB序列可為任何所需要的長度并且依據(jù)所需要的最小頻率而定。
并非所有BWB都需要具有同樣的序列長度(當(dāng)長20的定序器鏈結(jié)到長10的定序器時,可使用OR門來分發(fā)在中間點的SYNCH脈沖)。
當(dāng)使用BWB時,可以對于傳統(tǒng)應(yīng)用而言頻率減小時鐘率(clock rate),得到與真實單相計時非常接近的近似值。
任意(重新建構(gòu))的波形邊沿與RTWO波的局部到達(dá)同步。對于具有360度,需要在RTWO上的邊沿的2次旋轉(zhuǎn)(每次旋轉(zhuǎn)180度)的常規(guī)、規(guī)則RTWO回路陣列而言,其在回路上最遠(yuǎn)兩點之間的非同步度的最高水平(對角地相對來者--彼此相差半個旋轉(zhuǎn))即,在Foverclock相差90度(一個循環(huán))。
指定在RTWO上的一個單點為“相位角零”點;將發(fā)現(xiàn)通過使用*CLK或CLK線,任何其它點在相位誤差上不可能超過+/-90度(例如,從-90移到+95度點,你可使用其它相位并且所述+95度變?yōu)?85度)。
在10GHz處,此為+/-25pS,代表適當(dāng)?shù)靥幱?0%典型時滯預(yù)算內(nèi)的1GHz“虛單相”時鐘的+/-2.5%。
誤差是穩(wěn)定并且可計算的,而且可通過向最小延遲增加時間來防止任何競態(tài)條件而加以解釋。相位已知的事實使得其比時滯隨機變化的抖動(jitter)較容易處理。
BWB通過內(nèi)接線(interwiring line)而彼此同步,所述內(nèi)接線來自以串行鏈方式供給下一級*SYNC SYNCH輸入的一級Qn輸出。
受控時鐘選通和有序關(guān)閉涉及不能確定Qn*Qn來自主要BWB。
在與起始過程相反的過程中,BWB將會順次停止(因為其SYNCH脈沖停止)。
或者,個別BWB可改變其序列數(shù)據(jù),以允許實施新波形、相位、頻率的變化。
速度變化涉及將新數(shù)據(jù)裝載到SEQ_CTRL寄存器中,其在計數(shù)#0或任何其它適當(dāng)?shù)挠嫈?shù)碼之前得到更新。
在各序列后,用于不同序列數(shù)據(jù)的陣列存儲待載入(有效地延長了序列)。
BWB和定序器也可用于制造特殊時鐘,例如,同步交換信號、選通脈沖等。
絕熱時鐘的產(chǎn)生--圖7/D7、圖8/D8(圖5和圖6中所示機制的替代)因為當(dāng)行波繞閉合路徑行進(jìn)時,電(電容性)和磁性(電感性)能量連續(xù)再使用,所以RTWO信號節(jié)約能量。當(dāng)RTWO回路應(yīng)用于VLSI尺寸時,其傾向于產(chǎn)生非常高的頻率。
為支持傳統(tǒng)的介面和時鐘頻率,先前已提到對于RTWO的頻率劃分(即,劃分時鐘頻率以產(chǎn)生另一個更低的時鐘頻率)。
很不幸,如剛才所述的常規(guī)分頻器和緩沖器并不絕熱,即,其在驅(qū)動負(fù)載電容時耗散能量。
此部分描述了絕熱分頻的原理。然而,可能涉及其它選擇來降低RTWO。
--制定更高的電感值來降低該線路--增加負(fù)載電容來降低線路--在區(qū)域的周圍“纏繞”RTWO線路的多個回路以延伸傳輸線長度但維持周長。
本文所概述的絕熱分頻器給出另一個“降速”選擇。在諸如RTWO的脈沖傳輸線系統(tǒng)中,線電流對前向行進(jìn)的“邊沿”的分布式電容進(jìn)行充電。能夠控制所述電流從而以與主回路頻率同步相關(guān)的頻率來對其它電容充電和放電并且因此產(chǎn)生低頻率。RTWO線并不“了解”所述差別。
在實踐中,這很難采用除非?,F(xiàn)代的(0.18u或更小)CMOS方法之外的其它任何有效方式來達(dá)到。
所使用的原理為觀察頻率F的2相時鐘在頻率F/N處可分為(2*N)相(參見圖8/D8)。一個簡單實例是將2相4GHz時鐘分為4相2GHz時鐘。
表1在序列期間切換操作

切換由“單觸發(fā)”狀態(tài)機控制,其類似于對BWB單元所進(jìn)行的描述,但此處僅為4狀態(tài)機。
視需要,上述晶體管可在先前穩(wěn)定狀態(tài)(高峰水平)被激活以允許晶體管在下一邊沿發(fā)生之前具有開啟時間,并且此意味著晶體管在安靜時開啟,以具有較低的損耗。
標(biāo)記有“邏輯”的單元并入簡單門電路以達(dá)到在上表中的*項需要的額外輸出選通。如果沒有所述選擇,那么輸出0、0.5...1.5僅直接驅(qū)動用于正交輸出的NMOS晶體管的一或多個門電路。
采用正交信號序列無特定原因(圖8/D8的左側(cè))而且可產(chǎn)生任何數(shù)目相位的任何序列。僅有的限制是(理想地)RTWO時鐘的各個邊沿應(yīng)每次都切換到相同的電容。
一種有用的版本為在定時圖右側(cè)展示的“單觸發(fā)”計時方案。盡管在MOSFET和RTWO傳輸線導(dǎo)體的“開啟”電阻損耗I2R的能量,但是在J、K、L、M產(chǎn)生的這些時鐘信號能夠絕熱地驅(qū)動電容,即,不受CV2F能量的影響。
理論上,可從任何時鐘絕熱地導(dǎo)出切換晶體管柵極電容,因此這不會引起能量浪費。
用于主RTWO線的有效電容因為在任何時刻,RTWO(微分地)對兩個串聯(lián)電容充電,所以各個所述/2頻率輸出相位的電容性負(fù)載為C_慢(代表邏輯負(fù)載電容),接著在RTWO處所呈現(xiàn)的用于分析速率和阻抗的微分電容為C_慢/2。RTWO線照常運行,未察覺在絕熱分頻器處(位于環(huán)的任何地方可為任意數(shù)目的分頻器)發(fā)生的“分相”——其僅照常驅(qū)動電容。
上述說明考慮了局部電容性負(fù)載的驅(qū)動。
或者或另外,時鐘可驅(qū)動其它傳輸線,例如驅(qū)動“單觸發(fā)”脈沖時鐘到遠(yuǎn)端位置。
實際上,J、K、L或M時鐘充當(dāng)在RTWO線能量上的支路并且對于低反射能量流要求阻抗匹配(相同的條件適用作電容,即,RTWO線應(yīng)在序列的各個部分看到相同的阻抗)。
能量的重組多相分頻時鐘固有地為雙向并且能夠沿任一個方向在J、K、L、M和RTWOA、RTWO B之間傳遞能量。有趣的是,JKLM抽頭傳輸線的“遠(yuǎn)端”可通過使用在另一BWB處的JKLM相位點而重組回RTWO線的另一位置中。序列數(shù)字全局同步并且將對于Mosfet切換來校正定時以從任一JKLM向RTWO線中發(fā)送信號。(阻抗匹配和計時考慮因素應(yīng)用)。
本文所展示的J、K、L、M相位方案的另一用途是使其在2相F RTWO回路與4相回路之間(將Tw0纏繞在周邊--替代性方法)的1/2F回路同步。(能量可以在其間流動并且可使其一起同步)。
掃描測試在BWB結(jié)構(gòu)圖(圖1B/D1)中展示了掃描測試區(qū)塊。標(biāo)準(zhǔn)JTAG邊界掃描移位寄存器系統(tǒng)可與所建議的全局串行數(shù)據(jù)介面兼容,以允許掃描鏈?zhǔn)竭壿嫻蚕硐嗤腄AT入/出、作為其他BWB組件的SCLK總線。
FLL 鎖頻回路為使不具有PLL的RTWO晶片陣列與其所有的抖動、帶寬和區(qū)域問題同步,每個VLSI晶片僅需要一個單獨的FLL控制器。
先前申請案描述了晶片之間的被動式傳輸線鏈路如何能夠使得其上的相同頻率RTWO一起同步。
如果幾個環(huán)的頻率差異很小,那么晶片之間的弱(即>>Z環(huán))相干鏈路將兩晶片拉在一起。
--使初始頻率差別變小是剩余的議題。
鎖頻是一個好方法使用鎖頻回路——由上序/下序計數(shù)器制成的非常簡單的裝置——或可使用高精度電荷泵電路。
REF CLK可來自外部低頻F參考——F int可來自RTWO時鐘/N;--相位并不重要,因此邊沿率等延遲并不重要,你無需試圖控制相位,僅F;--使用切換電容器或可變電抗器來控制RTWO頻率;--使用INNERMOST(圖1/D1中央位置所展示)RTWO環(huán)(距離鎖頻連接處所在的外圍最遠(yuǎn))來測量并且鎖定RTWO頻率。
此環(huán)將或多或少地獨立于注入所述遠(yuǎn)端環(huán)中的非同步信號上的頻率效應(yīng)。
--隨著多RTWO晶片的最內(nèi)環(huán)以同樣的頻率運行,對于外部世界而言沒有絕對較好的相對相位(畢竟其正在旋轉(zhuǎn)),因此易于使其相位與介入信號同步——將由于旋轉(zhuǎn)而損耗能量直至完全同步為止。
越接近同步,能量損耗越少——預(yù)防措施--弱鏈結(jié)受滑移量的影響——除非存在許多鏈結(jié),否則RTWO必須非常穩(wěn)固。
注意上述僅以一個頻率工作——由晶片傳輸線關(guān)斷時間確定?!獮楣潭ㄋ鲱l率,也可使用外部RTWO安培型裝置來調(diào)整那些線——但使整體協(xié)調(diào)變得棘手。
FLL系統(tǒng)細(xì)節(jié)(許多可能方法中的)兩種方法(1)--雙電荷泵--一個將電流泵入,另一個將其泵出。--校準(zhǔn)--以相同時鐘驅(qū)動兩泵,并且調(diào)整直至無輸出為止--需要多路復(fù)用器(mux);(2)--上序/下序計數(shù)器。
參考″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger,Wiley,1981 pp v,第77-92頁。
方法1諸如圖9/D9中所示的電荷泵頻率控制器。
目的將RTWO的頻率鎖定為外部參考頻率的幾倍;比較兩個頻率并且輸出與所述頻率之間的差值成比例的控制信號,以控制應(yīng)用于RTWO線的可變電抗器(或切換電容器)以調(diào)制旋轉(zhuǎn)時間,并且因此調(diào)制頻率。
非相位鎖定回路
/N計數(shù)器是用于將RTWO頻率劃分為較低頻率以用于匹配低速外部參考F。在低頻下進(jìn)行頻率比較以緩和如果為全速參考則難以控制的參考時鐘分布。
反相器IA、I1、IB、I2-CMOS反相器(Pch/Nch)--由電源VDD供電,0V功能--在F1頻率(其RTWO頻率或其/N版本頻率)的各個循環(huán)中,等于C1*VDD的電荷被泵入電流鏡P1中。
--在F2頻率(參考clk的頻率)的各個循環(huán)中,等于C2*VDD的電荷被泵入電流鏡P2中。
當(dāng)頻率相等時,上述兩電流的電流值(電荷*頻率)相等(因為C1=C2)。
在此情形中,匹配的晶體管P1、P2將迫使零電流流向P2漏極,保持電壓“VARACTORV”穩(wěn)定。
頻率失配引起P1、P2電流的失配,并且“VARACTORV”在一個方向上以與頻率的失配成比例的幅度擺動。此調(diào)整可變電抗器的電壓,并且因此調(diào)整RTWO頻率以將RTWO頻率恢復(fù)為幾倍于低速參考時鐘的頻率。
這是原理上的描述,其可應(yīng)用于在此項技術(shù)中已知的其它電荷泵方案。
在上述電路中,可能通過使用MUX將F1和F2輸入發(fā)送到相同的REF時鐘而進(jìn)行校準(zhǔn)。在此條件下,應(yīng)該沒有從VDD/2伏特偏離點的VARACTORV輸出漂移。CAL h和CAL l是具有經(jīng)修改的閾值的反相器,所述反相器可由狀態(tài)機讀取以確定頻率比較器是否精確。能夠通過許多方法來實現(xiàn)自身的微調(diào)整(self-trimming),如,通過使用已知的切換電容器裝置改變C1或C2電容器(二進(jìn)制加權(quán))--或通過將可編程偏移電流注入到P1或P2漏極電流中。
可預(yù)期0.1%的精確度并且此足以允許硬線相位鎖定于RTWO的被動式鏈路上(在更早的專利申請案中有所描述)。
方法2諸如圖10/D10中所示的數(shù)字計數(shù)器系統(tǒng)參考″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger,Wiley,1981 ppv,第77-92頁。
上文所引用的參考概述出一種使用數(shù)字上序/下序計數(shù)器來比較頻率的DC電機速度控制的實際方法??刂谱鳛橹饕芈纷兞康念l率的方法給出了比具有邊緣穩(wěn)定性的相位/頻率檢測器系統(tǒng)更穩(wěn)定的回路。操作是直截了當(dāng)?shù)摹TO(shè)計一個具有UP和DOWN時鐘的二進(jìn)制計數(shù)器。UP時鐘由頻率F1供給,并且DOWN時鐘由F2供給。當(dāng)頻率匹配時,計數(shù)器得到其計數(shù)值的凈零增量或減量并且圍繞所述相同的值而改變。
添加入DAC和控制回路(在此情形中為RTWO頻率的可變電抗器控制)迫使計數(shù)器在0值附近抖動。
使用2′s補碼符號的8位計數(shù)器給出與DAC成比例的+127到-128信號到輸出電流中,以直接或經(jīng)由模擬積分器來驅(qū)動VARACTORV。
可變電抗器微調(diào)整可達(dá)到+/-20%的頻率變化,但使用切換電容器可達(dá)到更大的調(diào)諧范圍(參見圖16/D16)。添加入數(shù)字比較器區(qū)塊和計數(shù)器2可在可變電抗器獨自工作不足以達(dá)到鎖頻時對其進(jìn)行補充。計數(shù)器2的操作控制了分布于晶片周圍的切換電容器陣列--其值被分布到使用移位寄存器方案的所有BWB區(qū)塊中。
二進(jìn)制比較器的設(shè)計使得無論誤差計數(shù)器(計數(shù)器1)在何時輸出(out),計數(shù)器2的增量或減量都分別大于8或-8(任意選擇)。此選擇增加到RTWO線的更大或更小的二進(jìn)制加權(quán)電容以使頻率處于可變電抗器微調(diào)控制可完全封閉回路的范圍內(nèi)。
圖11/D11到圖16/D16廣泛地展示出在整篇文章中所涉及區(qū)塊的組件細(xì)節(jié)(參見以下描述)。
文件列表TurboCadhier0.tcw--主結(jié)構(gòu)圖
hier2.tcw--用于數(shù)字地設(shè)定任意(非絕熱)時鐘發(fā)生器的“開”時間和“關(guān)”時間(以供給到緩沖器)的機制X電路D7 adiab_l sch.ps--絕熱4相發(fā)生器的組件(也可參見adiab l.sda)buffer block.ps--具有單獨輸入以控制交叉條件的非絕熱CMOS緩沖器D9 chargepump fcomp.ps--電荷泵頻率比較方法D10 counter fcomp.ps--頻率比較的數(shù)字上序/下序計數(shù)器方法D2、D5 moving spot reg.ps--一種制作“移動點”寄存器的方法D3 spotmove elem.ps--基本移動點元件XA.ps的擴展D11--切換尺寸反相器單元(數(shù)字受控)D12--選通脈沖單元(在沒有SCLK的情況下用于自動產(chǎn)生選通脈沖)D13--移位寄存器(一位)D14--鎖存器單元(用于保持具有選通脈沖的移位寄存器值)D15--用于數(shù)字尺寸RTWO反相器單元的完整單元(背-背(back-back))D16--用于數(shù)字受控的切換RTWO電容器的完整單元D17-切換電容器(一位)StarofficeD7 adiab_l.sda--可絕熱地產(chǎn)生的可能的4相時鐘信號序列fdiv_l.sda-/N計數(shù)器區(qū)塊和“移動的圖樣雖然已參考本發(fā)明的某些優(yōu)選版本十分詳細(xì)地描述了本發(fā)明,但其它版本也是可能的。因此,上文的權(quán)利要求書的精神和范疇不應(yīng)限定于對本文所含有的優(yōu)選版本的描述。
權(quán)利要求
1.一種用來分布相關(guān)時鐘遍及一個具有復(fù)數(shù)個模塊的系統(tǒng)的計時網(wǎng)絡(luò),所述網(wǎng)絡(luò)包含由位于遍及所述系統(tǒng)的復(fù)數(shù)個互連回路提供的旋轉(zhuǎn)行波振蕩器,所述旋轉(zhuǎn)行波振蕩器的每個回路在一個抽頭位置提供一對相反定相時鐘;一個鎖頻回路,其接收一個來自一個參考時鐘輸入的穩(wěn)定頻率源并且提供一個用來調(diào)諧所述旋轉(zhuǎn)行波振蕩器的所述頻率的回路受控輸出;一個位于所述系統(tǒng)大約中央位置的主要二進(jìn)制波形區(qū)塊,所述主要二進(jìn)制波形區(qū)塊具有一對連接到所述旋轉(zhuǎn)行波振蕩器的時鐘輸入并且向一或多個鄰近模塊提供一對同步輸出和一個局部時鐘;和一或多個次要二進(jìn)制波形區(qū)塊,其遍及所述系統(tǒng)的各個位置,其中的每個次要二進(jìn)制波形區(qū)塊具有連接到所述旋轉(zhuǎn)行波振蕩器的一對同步輸入和一對時鐘輸入,至少一個所述次要二進(jìn)制波形區(qū)塊的所述同步輸入被連接到所述主要二進(jìn)制波形區(qū)塊的所述同步輸出,所述次要波形區(qū)塊向一或多個鄰近模塊提供一對同步輸出和局部時鐘。
2.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中所述鎖頻回路通過使用一個可變電抗器調(diào)諧所述旋轉(zhuǎn)行波振蕩器的所述頻率。
3.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中所述鎖頻回路通過使用復(fù)數(shù)個切換電容器調(diào)諧所述旋轉(zhuǎn)行波振蕩器的所述頻率。
4.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中在一個回路上的所述相反定相時鐘具有一個依據(jù)所述回路上一個波的傳送時間而定的頻率;并且其中所述鎖頻回路包括一個接收所述旋轉(zhuǎn)行波振蕩器的一個抽頭的電荷泵和所述參考時鐘,并且提供一個與所述振蕩器的所述頻率和所述參考時鐘的所述頻率之間的差值成比例的控制信號。
5.根據(jù)權(quán)利要求4所述的計時網(wǎng)絡(luò),其中所述鎖頻回路包括一個控制所述旋轉(zhuǎn)行波振蕩器的所述頻率的可變電抗器,并且所述可變電抗器由所述控制信號來調(diào)諧。
6.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中所述鎖頻回路包括一個上序/下序計數(shù)器,其具有一個用來接收所述參考時鐘的第一輸入和一個用來接收所述旋轉(zhuǎn)行波振蕩器的一個抽頭的第二輸入,并且具有提供一個與所述振蕩器的所述頻率和所述參考時鐘的所述頻率之間的差值成比例的數(shù)字頻率誤差信號的復(fù)數(shù)個輸出;和一個數(shù)字模擬轉(zhuǎn)換器,其用來將所述數(shù)字誤差信號轉(zhuǎn)換成一個模擬信號。
7.根據(jù)權(quán)利要求6所述的計時網(wǎng)絡(luò),其中所述鎖頻回路包括一個控制所述旋轉(zhuǎn)行波振蕩器的所述頻率的可變電抗器,并且所述可變電抗器由所述模擬信號來調(diào)諧。
8.根據(jù)權(quán)利要求7所述的計時網(wǎng)絡(luò),其中所述鎖頻回路包括一對比較器,其用來檢測所述頻率誤差計數(shù)器的所述輸出何時大于或小于一個預(yù)定常數(shù);另一個具有復(fù)數(shù)個輸出的上序/下序計數(shù)器,當(dāng)所述頻率誤差上序/下序計數(shù)器的所述輸出大于所述預(yù)定常數(shù)時,其二進(jìn)制值降低,并且當(dāng)所述輸出小于所述預(yù)定常數(shù)時,其二進(jìn)制值增加;和一個用來調(diào)諧所述旋轉(zhuǎn)行波振蕩器的電容器陣列,所述陣列包括接收來自其他上序/下序計數(shù)器的輸出并且將每個電容器連接到所述旋轉(zhuǎn)行波振蕩器的復(fù)數(shù)個切換器,其他計數(shù)器的所述復(fù)數(shù)個輸出確定所述陣列的哪一個電容器被連接到所述旋轉(zhuǎn)行波振蕩器。
9.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中所述次要二進(jìn)制波形區(qū)塊僅接收來自四個其它次要二進(jìn)制波形區(qū)塊的同步輸入。
10.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中所述二進(jìn)制波形電路包括一個除以N的計數(shù)器。
11.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中所述二進(jìn)制波形電路包括一個單觸發(fā)移動點定序器。
12.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中一個二進(jìn)制波形電路包括一個絕熱分頻器。
13.根據(jù)權(quán)利要求1所述的計時網(wǎng)絡(luò),其中一個二進(jìn)制波形電路包括一個單觸發(fā)移動點定序器和一個絕熱分頻器。
14.一種用來提供相干時鐘遍及一個具有復(fù)數(shù)個模塊的系統(tǒng)的方法,所述方法包含使一個包括一或多個互連回路的旋轉(zhuǎn)行波振蕩器與一個參考時鐘同步;使用所述旋轉(zhuǎn)行波振蕩器和二進(jìn)制波形區(qū)塊導(dǎo)出一或多個局部時鐘,以使得每個所述模塊具有至少一個局部時鐘;和使所述二進(jìn)制波形區(qū)塊彼此同步以迫使所述局部時鐘彼此相干。
15.根據(jù)權(quán)利要求14所述的用來提供相干時鐘的方法,其中通過以下步驟執(zhí)行一個參考時鐘和一個旋轉(zhuǎn)行波振蕩器的同步比較所述旋轉(zhuǎn)行波振蕩器的所述頻率與所述參考時鐘的所述頻率,確定所述兩個頻率之間的差值,和基于所述差值來調(diào)諧所述旋轉(zhuǎn)行波振蕩器。
16.根據(jù)權(quán)利要求15所述的用來提供相干時鐘的方法,其中通過使用一個電荷泵來執(zhí)行所述旋轉(zhuǎn)行波振蕩器的所述頻率和所述參考時鐘的所述頻率的比較和所述差值的確定。
17.根據(jù)權(quán)利要求15所述的用來提供相干時鐘的方法,其中通過使用一個上序/下序計數(shù)器來執(zhí)行所述旋轉(zhuǎn)行波振蕩器的所述頻率和所述參考時鐘的所述頻率的比較和所述差值的確定。
18.根據(jù)權(quán)利要求14所述的用來提供相干時鐘的方法,其中通過控制一個連接到所述旋轉(zhuǎn)行波振蕩器的可變電抗器來執(zhí)行所述行波振蕩器的調(diào)諧。
19.根據(jù)權(quán)利要求14所述的用來提供相干時鐘的方法,其中通過控制一個連接到所述旋轉(zhuǎn)行波振蕩器的切換電容器陣列來執(zhí)行所述行波振蕩器的調(diào)諧。
20.根據(jù)權(quán)利要求14所述的用來提供相干時鐘的方法,其中通過使用一個除以N計數(shù)器來合成所述局部時鐘從而執(zhí)行一或多個局部時鐘的導(dǎo)出。
21.根據(jù)權(quán)利要求14所述的用來提供相干時鐘的方法,其中通過使用一個單觸發(fā)移動點定序器來合成所述局部時鐘從而執(zhí)行一或多個局部時鐘的導(dǎo)出。
22.根據(jù)權(quán)利要求14所述的用來提供相干時鐘的方法,其中通過使用一個絕熱分頻器來合成所述局部時鐘從而執(zhí)行一或多個局部時鐘的導(dǎo)出。
23.根據(jù)權(quán)利要求14所述的用來提供相干時鐘的方法,其中通過使用一個絕熱分頻器和一個單觸發(fā)移動點定序器來合成所述局部時鐘從而執(zhí)行一或多個局部時鐘的導(dǎo)出。
全文摘要
一種用來分布相干時鐘于一個系統(tǒng)中的系統(tǒng)和方法。通過使用一個鎖頻回路使得一個旋轉(zhuǎn)行波振蕩器和一個參考時鐘同步。復(fù)數(shù)個二進(jìn)制波形區(qū)塊是用來為系統(tǒng)中每個模塊合成局部時鐘。所述局部時鐘是由所述旋轉(zhuǎn)行波振蕩器合成的。使每個所述二進(jìn)制波形區(qū)塊與其最近的相鄰元素同步以使得經(jīng)合成的局部時鐘彼此相位相干。二進(jìn)制波形區(qū)塊可包括一個除以N的計數(shù)器、一個單觸發(fā)移動點定序器或一個絕熱分頻器。所述鎖頻回路可包括一個電荷泵或一個上序/下序計數(shù)器和一個切換電容器陣列以調(diào)諧所述旋轉(zhuǎn)行波振蕩器。
文檔編號G06F17/50GK1808328SQ20051005548
公開日2006年7月26日 申請日期2003年2月14日 優(yōu)先權(quán)日2002年2月15日
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