專(zhuān)利名稱(chēng)：快閃存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及快閃存儲(chǔ)器，特別涉及裝有錯(cuò)誤校正電路的高可靠性的快閃存儲(chǔ)器，使用在NAND型快閃存儲(chǔ)器、NOR型快閃存儲(chǔ)器等之中。
背景技術(shù)：
但是，在非易失性的半導(dǎo)體存儲(chǔ)器中，快閃存儲(chǔ)器可以按電的比較大的單位進(jìn)行數(shù)據(jù)的清除和重寫(xiě)，代替硬盤(pán)，在計(jì)算機(jī)系統(tǒng)中可用于BIOS(基本輸入輸出系統(tǒng))的存儲(chǔ)，在攜帶電話(huà)中可用于通信規(guī)約等的存儲(chǔ)，在數(shù)字照相機(jī)等中用于圖象的存儲(chǔ)等。因此，如果在快閃存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)中即使產(chǎn)生1比特錯(cuò)誤，都會(huì)造成計(jì)算機(jī)系統(tǒng)停機(jī)、攜帶電話(huà)不能通信、數(shù)據(jù)破壞等。
因此，在要求快閃存儲(chǔ)器的應(yīng)用系統(tǒng)可靠性高的情況下，作為管理快閃存儲(chǔ)器的系統(tǒng)功能，對(duì)于存儲(chǔ)的信息數(shù)據(jù)來(lái)說(shuō)，具有附加可錯(cuò)誤檢測(cè)和校正的檢查數(shù)據(jù)，寫(xiě)入在快閃存儲(chǔ)器中的功能，此外，具有讀出信息數(shù)據(jù)和檢查數(shù)據(jù)，檢查信息數(shù)據(jù)中是否有錯(cuò)誤，在有錯(cuò)誤的情況下校正錯(cuò)誤的功能。
但是，在每個(gè)管理快閃存儲(chǔ)器的系統(tǒng)中錯(cuò)誤校正方法不同的情況很多，例如，如果檢查數(shù)據(jù)不同，或其數(shù)據(jù)長(zhǎng)度不同，那么會(huì)產(chǎn)生問(wèn)題。就是說(shuō)，如果用系統(tǒng)A寫(xiě)入的數(shù)據(jù)利用另一系統(tǒng)B讀出，那么盡管在數(shù)據(jù)上沒(méi)有錯(cuò)誤，也作為有錯(cuò)誤將正確的數(shù)據(jù)轉(zhuǎn)換成錯(cuò)誤的數(shù)據(jù)，而如果產(chǎn)生不能校正的錯(cuò)誤，就會(huì)進(jìn)行錯(cuò)誤檢測(cè)，因此造成系統(tǒng)上的數(shù)據(jù)破壞。
另一方面，有在快閃存儲(chǔ)器中裝載錯(cuò)誤校正電路的方法，由于不依賴(lài)于系統(tǒng)在快閃存儲(chǔ)器內(nèi)進(jìn)行錯(cuò)誤校正，所以這種方法是有效的。
但是，錯(cuò)誤校正電路復(fù)雜，電路面積大，導(dǎo)致快閃存儲(chǔ)器的芯片尺寸變大，成本升高。對(duì)此，在本申請(qǐng)人申請(qǐng)的例如特愿平7-83459‘錯(cuò)誤校正電路和半導(dǎo)體存儲(chǔ)器件’中，披露了共用讀出和寫(xiě)入的數(shù)據(jù)存儲(chǔ)電路及錯(cuò)誤校正電路的一部分，抑制電路面積的增大。
此外，在近年來(lái)的快閃存儲(chǔ)器中，可以發(fā)現(xiàn)在一個(gè)存儲(chǔ)器單元中存儲(chǔ)1比特以上數(shù)據(jù)的多值存儲(chǔ)式的快閃存儲(chǔ)器。但是，多值存儲(chǔ)式的快閃存儲(chǔ)器在一個(gè)存儲(chǔ)器單元被破壞的情況下，在多比特?cái)?shù)據(jù)上產(chǎn)生錯(cuò)誤。
為了用短的檢查數(shù)據(jù)高效率地校正這種閃現(xiàn)錯(cuò)誤，有根據(jù)里德-索絡(luò)蒙碼的錯(cuò)誤校正方法，但在錯(cuò)誤的特定上必須有復(fù)雜的電路，電路面積變大，快閃存儲(chǔ)器的芯片尺寸變大，導(dǎo)致成本升高。對(duì)此，在本申請(qǐng)人申請(qǐng)的例如特愿平6-326344中，披露了按比特單位的錯(cuò)誤校正方法進(jìn)行多值存儲(chǔ)式快閃存儲(chǔ)器的錯(cuò)誤校正，用多個(gè)檢查數(shù)據(jù)救濟(jì)在一個(gè)存儲(chǔ)器單元中同時(shí)寫(xiě)入的多比特?cái)?shù)據(jù)。
如上所述，以往就存在在快閃存儲(chǔ)器中裝載錯(cuò)誤校正電路的技術(shù)，但未發(fā)現(xiàn)裝載考慮了與未裝載以往的錯(cuò)誤校正電路的快閃存儲(chǔ)器的互換性、縮短錯(cuò)誤檢測(cè)和進(jìn)行該錯(cuò)誤特定所需要的時(shí)間方面，縮短產(chǎn)生檢查數(shù)據(jù)所需要的時(shí)間方面，在制品實(shí)驗(yàn)等中進(jìn)行不良解析情況下不因錯(cuò)誤校正電路產(chǎn)生故障的方面，在快閃存儲(chǔ)器的應(yīng)用系統(tǒng)側(cè)進(jìn)行錯(cuò)誤校正情況下不因存儲(chǔ)器內(nèi)部的錯(cuò)誤校正電路產(chǎn)生故障等方面的實(shí)用便利性的錯(cuò)誤校正電路。

發(fā)明內(nèi)容
鑒于上述情況，本發(fā)明的目的在于提供確保與未裝載以往的錯(cuò)誤校正電路的快閃存儲(chǔ)器有互換性的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供可以縮短錯(cuò)誤檢測(cè)和進(jìn)行該錯(cuò)誤特定所需要的時(shí)間，縮短偽讀出時(shí)間，縮短平均讀出時(shí)間的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供縮短產(chǎn)生檢查數(shù)據(jù)所需要的時(shí)間，縮短偽寫(xiě)入時(shí)間的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供在制品測(cè)驗(yàn)等中進(jìn)行不良解析情況下不發(fā)生故障的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供即使在快閃存儲(chǔ)器管理系統(tǒng)在其存儲(chǔ)器單元中寫(xiě)入追加信息數(shù)據(jù)的情況下，也可以正確地進(jìn)行錯(cuò)誤校正的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供不依賴(lài)于信息數(shù)據(jù)長(zhǎng)度也可以正確地進(jìn)行錯(cuò)誤校正，在應(yīng)用系統(tǒng)側(cè)進(jìn)行錯(cuò)誤校正的情況下，利用存儲(chǔ)器內(nèi)部的錯(cuò)誤校正電路不發(fā)生故障的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供可以選擇激活或不激活在內(nèi)部裝載的錯(cuò)誤校正電路，容易進(jìn)行不良解析的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供可以同時(shí)生產(chǎn)內(nèi)部錯(cuò)誤校正電路動(dòng)作的制品和不動(dòng)作的制品，提高生產(chǎn)率的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供在使用投入電源的同時(shí)從存儲(chǔ)器單元陣列中自動(dòng)地讀出預(yù)定數(shù)據(jù)的快閃存儲(chǔ)器的系統(tǒng)中，通過(guò)在快閃存儲(chǔ)器中裝載的錯(cuò)誤校正電路，即使在任何情況下都可以進(jìn)行錯(cuò)誤校正，穩(wěn)定并且可靠性高的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于，通過(guò)在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特?cái)?shù)據(jù)，裝載使用BCH符號(hào)的錯(cuò)誤校正電路，提供芯片尺寸比較小的多值快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于提供即使在清除后的讀出中錯(cuò)誤校正電路也可以正常動(dòng)作的快閃存儲(chǔ)器。
此外，本發(fā)明的另一目的在于，通過(guò)向外部輸出從存儲(chǔ)器段中讀出的信息數(shù)據(jù)和檢查數(shù)據(jù)，提供可以檢查檢查數(shù)據(jù)是否正確地產(chǎn)生、可靠性高的快閃存儲(chǔ)器。
本發(fā)明第一方案的快閃存儲(chǔ)器的特征在于包括存儲(chǔ)器段，由多個(gè)快閃存儲(chǔ)器單元構(gòu)成；指令接口，接受來(lái)自外部的寫(xiě)入數(shù)據(jù)輸入指令，產(chǎn)生寫(xiě)入數(shù)據(jù)輸入指令信號(hào)，接受來(lái)自外部的寫(xiě)入指令，產(chǎn)生寫(xiě)入指令信號(hào)；第一信號(hào)緩沖器，接收從外部輸入的第一信號(hào)；控制信號(hào)發(fā)生電路，被所述寫(xiě)入指令信號(hào)激活，產(chǎn)生控制信號(hào)；數(shù)據(jù)輸入緩沖器，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)激活，與所述第一信號(hào)同步，接受從外部輸入的寫(xiě)入數(shù)據(jù)；錯(cuò)誤校正電路，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)激活，與所述第一信號(hào)同步，接受所述寫(xiě)入數(shù)據(jù)，被所述寫(xiě)入指令激活，與所述控制信號(hào)同步后，產(chǎn)生錯(cuò)誤校正的檢查數(shù)據(jù)；地址緩沖器，接受從外部輸入的地址數(shù)據(jù)；地址信號(hào)發(fā)生電路，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)激活，與所述第一信號(hào)同步，根據(jù)所述地址數(shù)據(jù)按預(yù)定的順序產(chǎn)生地址信號(hào)，被所述寫(xiě)入指令信號(hào)激活，與所述控制信號(hào)同步后，按預(yù)定的順序產(chǎn)生地址信號(hào)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路接受分配的地址信號(hào)，取入并暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)；和被所述寫(xiě)入指令激活，將暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入在所述存儲(chǔ)器段中的裝置。
而且，作為第一方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例，(1)也可以配有占線(xiàn)信號(hào)輸出電路，根據(jù)所述寫(xiě)入指令信號(hào)，向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第2方案的快閃存儲(chǔ)器特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列；產(chǎn)生控制信號(hào)的控制信號(hào)發(fā)生電路；第一信號(hào)緩沖器，接受從外部輸入的第一信號(hào)；地址緩沖器，接受從外部輸入的地址數(shù)據(jù)；地址信號(hào)發(fā)生電路，與所述控制信號(hào)同步后，按預(yù)定的順序產(chǎn)生地址信號(hào)，與所述第一信號(hào)同步，根據(jù)所述地址數(shù)據(jù)按預(yù)定的順序產(chǎn)生地址信號(hào)；讀出裝置，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段所對(duì)應(yīng)的存儲(chǔ)器單元中讀出的數(shù)據(jù)，各數(shù)據(jù)存儲(chǔ)電路輸出從接受并暫時(shí)存儲(chǔ)被分配地址信號(hào)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器，與所述第一信號(hào)同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路，與所述控制信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述第一信號(hào)同步，判斷校正從所述數(shù)據(jù)輸出緩沖器中輸出的數(shù)據(jù)是否有錯(cuò)誤。
而且，可以象以下(1)～(4)那樣形成第2方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例。
(1)還配有指令接口，接受來(lái)自外部的狀態(tài)讀出指令，產(chǎn)生所述狀態(tài)讀出指令信號(hào)；和狀態(tài)輸出裝置，通過(guò)所述數(shù)據(jù)輸出緩沖器輸出從被所述狀態(tài)讀出指令信號(hào)激活的存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路可以校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置可以輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路可校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可以檢測(cè)(n+1)個(gè)錯(cuò)誤的存在，所述狀態(tài)輸出裝置可以輸出是否可以進(jìn)行錯(cuò)誤校正。
(4)還包括占線(xiàn)信號(hào)輸出電路，在從所述存儲(chǔ)器單元的數(shù)據(jù)讀出和所述錯(cuò)誤校正電路接受從存儲(chǔ)器單元中讀出的數(shù)據(jù)期間，連續(xù)地向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第3方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列；指令接口，接受校正讀出來(lái)自外部的校正讀出指令，產(chǎn)生指令信號(hào)；控制信號(hào)發(fā)生電路，產(chǎn)生被所述校正讀出指令信號(hào)激活的控制信號(hào)；第一信號(hào)緩沖器，接受從外部輸入的第一信號(hào)；地址緩沖器，接受從外部輸入的地址數(shù)據(jù)；地址信號(hào)發(fā)生電路，與所述第一信號(hào)同步，根據(jù)所述地址數(shù)據(jù)按預(yù)定的順序產(chǎn)生地址信號(hào)，與被所述校正讀出指令信號(hào)激活的所述控制信號(hào)同步，按預(yù)定的順序產(chǎn)生地址信號(hào)；讀出裝置，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，相對(duì)于各個(gè)存儲(chǔ)器單元設(shè)置各數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段所對(duì)應(yīng)的存儲(chǔ)器單元中讀出的數(shù)據(jù)，各數(shù)據(jù)存儲(chǔ)電路輸出從接受并暫時(shí)存儲(chǔ)被分配地址信號(hào)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器，與所述第一信號(hào)同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路，與所述第一信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述控制信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，判斷從存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤，在有錯(cuò)誤的情況下特定該數(shù)據(jù)。
而且，可以象以下(1)～(4)那樣形成第3方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例。
(1)所述指令接口接受來(lái)自外部的狀態(tài)讀出指令，產(chǎn)生狀態(tài)讀出指令信號(hào)，并包括狀態(tài)輸出裝置，被所述狀態(tài)讀出指令信號(hào)激活，通過(guò)所述數(shù)據(jù)輸出緩沖器輸出從存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路可以校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置可以輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路可校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可以檢測(cè)(n+1)個(gè)錯(cuò)誤的存在，所述狀態(tài)輸出裝置可以輸出是否可以進(jìn)行錯(cuò)誤校正。
(4)還包括占線(xiàn)信號(hào)輸出電路，在從存儲(chǔ)器單元數(shù)據(jù)讀出的期間向外部輸出占線(xiàn)信號(hào)，并且根據(jù)所述校正讀出指令信號(hào)向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第4方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；指令接口，接受來(lái)自外部的寫(xiě)入數(shù)據(jù)輸入指令，產(chǎn)生寫(xiě)入數(shù)據(jù)輸入指令信號(hào)，接受來(lái)自外部的寫(xiě)入指令，產(chǎn)生寫(xiě)入指令信號(hào)；第一信號(hào)緩沖器，接受從外部輸入的第一信號(hào)；控制信號(hào)發(fā)生電路，被所述寫(xiě)入指令信號(hào)激活，產(chǎn)生控制信號(hào)；數(shù)據(jù)輸入緩沖器，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)激活，與所述第一信號(hào)同步，接受從外部輸入的寫(xiě)入數(shù)據(jù)；錯(cuò)誤校正電路，與被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)激活的所述第一信號(hào)同步，接受所述寫(xiě)入數(shù)據(jù)，與被所述寫(xiě)入指令激活的所述控制信號(hào)同步后，產(chǎn)生錯(cuò)誤校正的檢查數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，與所述第一信號(hào)和所述控制信號(hào)同步，取入并暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)；和被所述寫(xiě)入指令激活，將暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置。
而且，作為第4方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例，(1)還包括占線(xiàn)信號(hào)輸出電路，按照所述寫(xiě)入指令信號(hào)向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第5方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列；控制信號(hào)發(fā)生電路，產(chǎn)生控制信號(hào)；第一信號(hào)緩沖器，接受從外部輸入的第一信號(hào)；地址緩沖器，接受從外部輸入的地址數(shù)據(jù)；讀出裝置，根據(jù)所述地址數(shù)據(jù)選擇所述存儲(chǔ)器單元陣列中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述控制信號(hào)和所述第一信號(hào)同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器，與所述第一信號(hào)同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路，與所述控制信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述第一信號(hào)同步，判斷校正從所述數(shù)據(jù)輸出緩沖器中輸出的數(shù)據(jù)是否有錯(cuò)誤。
而且，可以象以下(1)～(4)那樣形成第5方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例。
(1)還包括指令接口，接受來(lái)自外部的狀態(tài)讀出指令，產(chǎn)生狀態(tài)讀出指令信號(hào)；和狀態(tài)輸出裝置，通過(guò)所述數(shù)據(jù)輸出緩沖器輸出從被所述狀態(tài)讀出指令信號(hào)激活的存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路可以校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置可以輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路可校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可以檢測(cè)(n+1)個(gè)錯(cuò)誤的存在，所述狀態(tài)輸出裝置可以輸出是否可以進(jìn)行錯(cuò)誤校正。
(4)還包括占線(xiàn)信號(hào)輸出電路，在從所述存儲(chǔ)器單元的數(shù)據(jù)讀出和所述錯(cuò)誤校正電路接受從存儲(chǔ)器單元中讀出的數(shù)據(jù)期間，連續(xù)地向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第6方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列；指令接口，接受來(lái)自外部的校正讀出指令，產(chǎn)生校正讀出指令信號(hào)；控制信號(hào)發(fā)生電路，產(chǎn)生被所述校正讀出指令信號(hào)激活的控制信號(hào)；第一信號(hào)緩沖器，接受從外部輸入的第一信號(hào)；地址緩沖器，接受從外部輸入的地址數(shù)據(jù)；讀出裝置，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述控制信號(hào)和所述第一信號(hào)同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器，與所述第一信號(hào)同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路，與所述第一信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述控制信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，判斷從存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤，在有錯(cuò)誤的情況下特定該數(shù)據(jù)。
而且，可以象以下(1)～(4)那樣形成第6方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例。
(1)所述指令接口接受來(lái)自外部的狀態(tài)讀出指令，產(chǎn)生狀態(tài)讀出指令信號(hào)，而且還包括狀態(tài)輸出裝置，被所述狀態(tài)讀出指令信號(hào)激活，通過(guò)所述數(shù)據(jù)輸出緩沖器輸出從存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路可以校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置可以輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路可校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可以檢測(cè)(n+1)個(gè)錯(cuò)誤的存在，所述狀態(tài)輸出裝置可以輸出是否可以進(jìn)行錯(cuò)誤校正。
(4)還包括占線(xiàn)信號(hào)輸出電路，在從存儲(chǔ)單元數(shù)據(jù)讀出期間向外部輸出占線(xiàn)信號(hào)，并且根據(jù)所述校正讀出指令信號(hào)向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第7方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；信號(hào)緩沖器，接受從外部輸入的第一信號(hào)，在第一期間輸出第一控制信號(hào)；控制信號(hào)發(fā)生電路，在與所述第一期間不同的第二期間，自動(dòng)地產(chǎn)生第二控制信號(hào)；數(shù)據(jù)輸入緩沖器，與所述第一信號(hào)同步，接受從外部輸入的寫(xiě)入數(shù)據(jù)；錯(cuò)誤校正電路，與所述第一控制信號(hào)同步，接受所述寫(xiě)入數(shù)據(jù)，與所述第二控制信號(hào)同步后，產(chǎn)生錯(cuò)誤校正的檢查數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，與所述第一控制信號(hào)和所述第二控制信號(hào)同步，取入并暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)；和將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中暫時(shí)存儲(chǔ)的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置。
而且，作為第7方案的優(yōu)選實(shí)施例，(1)還包括占線(xiàn)信號(hào)輸出電路，在所述第二期間向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第8方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列；控制信號(hào)發(fā)生電路，在第一期間自動(dòng)地產(chǎn)生第一控制信號(hào)；信號(hào)緩沖器，接受從外部輸入的第一信號(hào)，在與所述第一期間不同的第二期間輸出第二控制信號(hào)；地址緩沖器，接受從外部輸入的地址數(shù)據(jù)；讀出裝置，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述第一控制信號(hào)和所述第二控制信號(hào)同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器，與所述第二信號(hào)同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路，與所述第一控制信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述第二控制信號(hào)同步后，判斷校正從所述數(shù)據(jù)輸出緩沖器輸出的數(shù)據(jù)是否有錯(cuò)誤。
而且，可以象以下(1)～(4)那樣形成第8方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例。
(1)還包括指令接口，接受來(lái)自外部的狀態(tài)讀出指令，產(chǎn)生狀態(tài)讀出指令信號(hào)；和狀態(tài)輸出裝置，通過(guò)所述數(shù)據(jù)輸出緩沖器輸出在從被所述狀態(tài)讀出指令信號(hào)激活的存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路可以校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置可以輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路可校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可以檢測(cè)(n+1)個(gè)錯(cuò)誤的存在，所述狀態(tài)輸出裝置可以輸出是否可以進(jìn)行錯(cuò)誤校正。
(4)還包括占線(xiàn)信號(hào)輸出電路，在從所述存儲(chǔ)器單元的數(shù)據(jù)讀出所述錯(cuò)誤校正電路接受從存儲(chǔ)器單元讀出的數(shù)據(jù)期間，連續(xù)地向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第9方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列；信號(hào)緩沖器，接受從外部輸入的第一信號(hào)，在第一期間輸出第一控制信號(hào)；控制信號(hào)發(fā)生電路，在與第一期間不同的第二期間自動(dòng)地產(chǎn)生第二控制信號(hào)；地址緩沖器，接受從外部輸入的地址數(shù)據(jù)；讀出裝置，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述第一控制信號(hào)和所述第二控制信號(hào)同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器，與所述第一控制信號(hào)同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路，與所述第一控制信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，與所述第二控制信號(hào)同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路輸出的從存儲(chǔ)器單元中讀出的數(shù)據(jù)，判斷從存儲(chǔ)器單元讀出的數(shù)據(jù)中是否有錯(cuò)誤，在有錯(cuò)誤的情況下特定該數(shù)據(jù)。
而且，可以象以下(1)～(4)那樣形成第9方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例。
(1)還包括指令接口，接受來(lái)自外部的狀態(tài)讀出指令，產(chǎn)生狀態(tài)讀出指令信號(hào)；和狀態(tài)輸出裝置，通過(guò)所述數(shù)據(jù)輸出緩沖器輸出在從被所述狀態(tài)讀出指令信號(hào)激活的存儲(chǔ)器單元中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路可以校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置可以輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路可校正從存儲(chǔ)器單元讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可以檢測(cè)(n+1)個(gè)錯(cuò)誤的存在，所述狀態(tài)輸出裝置可以輸出是否可以進(jìn)行錯(cuò)誤校正。
(4)還包括占線(xiàn)信號(hào)輸出電路，在所述存儲(chǔ)器單元的數(shù)據(jù)讀出期間向外部輸出占線(xiàn)信號(hào)，并且在所述第二期間向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第10方案快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；占線(xiàn)信號(hào)輸出電路，向外部輸出占線(xiàn)信號(hào)；數(shù)據(jù)輸入緩沖器，接受從外部輸入的在各個(gè)存儲(chǔ)器單元中寫(xiě)入的寫(xiě)入數(shù)據(jù)；可存儲(chǔ)n比特多個(gè)數(shù)據(jù)存儲(chǔ)電路，暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)；和錯(cuò)誤校正電路，取入m1比特(m1＜n)的寫(xiě)入數(shù)據(jù)，產(chǎn)生m2比特(m1+m2＜n)的檢查數(shù)據(jù)，在產(chǎn)生所述m2比特的檢查數(shù)據(jù)后，取入m3比特(m1+m2+m3＜n)的寫(xiě)入數(shù)據(jù)，產(chǎn)生m4比特(m1+m2+m3+m4≤n)的檢查數(shù)據(jù)；在m1比特的寫(xiě)入數(shù)據(jù)輸入至所述多個(gè)數(shù)據(jù)存儲(chǔ)電路后，m2比特的檢查數(shù)據(jù)被輸入并暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中，在m3比特的寫(xiě)入數(shù)據(jù)輸入至所述多個(gè)數(shù)據(jù)存儲(chǔ)電路后，m4比特的檢查數(shù)據(jù)被輸入并暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中，在m4比特的檢查數(shù)據(jù)暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中后，暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中的m1和m3比特的寫(xiě)入數(shù)據(jù)以及m2和m4比特的檢查數(shù)據(jù)被寫(xiě)入所述存儲(chǔ)器段中；所述錯(cuò)誤校正電路在產(chǎn)生所述m2比特的檢查數(shù)據(jù)時(shí)向外部輸出來(lái)自所述占線(xiàn)信號(hào)輸出電路的占線(xiàn)信號(hào)。
本發(fā)明第11方案的快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；占線(xiàn)信號(hào)輸出電路，向外部輸出占線(xiàn)信號(hào)；和錯(cuò)誤校正電路，讀出來(lái)自所述存儲(chǔ)器段的讀出數(shù)據(jù)，特定錯(cuò)誤的讀出數(shù)據(jù)；經(jīng)過(guò)讀出來(lái)自所述存儲(chǔ)器段的讀出數(shù)據(jù)的期間和所述錯(cuò)誤校正電路特定錯(cuò)誤的讀出數(shù)據(jù)的期間，通過(guò)連接所述占線(xiàn)信號(hào)輸出電路向外部輸出占線(xiàn)信號(hào)。
本發(fā)明第12方案的快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；數(shù)據(jù)緩沖器，向外部輸出利用所述存儲(chǔ)器段讀出的讀出數(shù)據(jù)；和錯(cuò)誤校正電路，在利用所述數(shù)據(jù)緩沖器輸出讀出數(shù)據(jù)的同時(shí)，為了特定來(lái)自讀出數(shù)據(jù)的錯(cuò)誤數(shù)據(jù)，輸入讀出數(shù)據(jù)；所述錯(cuò)誤校正電路再次由數(shù)據(jù)緩沖器在向外部輸出讀出數(shù)據(jù)時(shí)校正錯(cuò)誤的讀出數(shù)據(jù)。
而且，作為第12方案的快閃存儲(chǔ)器的優(yōu)選實(shí)施例，可以象以下(1)～(2)那樣形成。
(1)還配有向外部輸出錯(cuò)誤狀態(tài)的狀態(tài)輸出電路。
(2)還配有暫時(shí)存儲(chǔ)利用所述存儲(chǔ)器段讀出的讀出數(shù)據(jù)的多個(gè)數(shù)據(jù)存儲(chǔ)電路。
本發(fā)明第13方案的快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；讀出來(lái)自所述存儲(chǔ)器段的所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)；和錯(cuò)誤校正電路，產(chǎn)生來(lái)自所述信息數(shù)據(jù)的所述檢查數(shù)據(jù)，進(jìn)行來(lái)自所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的所述信息數(shù)據(jù)的錯(cuò)誤校正；所述錯(cuò)誤校正電路將至少一個(gè)以上的預(yù)定存儲(chǔ)器單元中存儲(chǔ)的信息數(shù)據(jù)置換成預(yù)定的偽數(shù)據(jù)，產(chǎn)生所述檢查數(shù)據(jù)，將從所述預(yù)定的存儲(chǔ)器單元中讀出的信息數(shù)據(jù)置換成所述偽數(shù)據(jù)，校正所述信息數(shù)據(jù)。
本發(fā)明第14方案的快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；將預(yù)定的n比特信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；從所述存儲(chǔ)器段中讀出所述n比特信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；和錯(cuò)誤校正電路，利用所述n比特信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述n比特信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述n比特信息數(shù)據(jù)的校正；所述錯(cuò)誤校正電路在從外部輸入的所述信息數(shù)據(jù)為m比特(m＜n)的情況下，將預(yù)定的(n-m)比特的偽數(shù)據(jù)作為信息數(shù)據(jù)進(jìn)行有效添加，產(chǎn)生所述檢查數(shù)據(jù)。
本發(fā)明第15方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；錯(cuò)誤校正電路，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；和開(kāi)關(guān)電路，選擇向外部輸出錯(cuò)誤校正后的所述信息數(shù)據(jù)還是向外部輸出未錯(cuò)誤校正下的所述信息數(shù)據(jù)。
本發(fā)明第16方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；錯(cuò)誤校正電路，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；和開(kāi)關(guān)電路，選擇激活還是不激活所述錯(cuò)誤校正電路。
本發(fā)明第17方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；錯(cuò)誤校正電路，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；和隨著投入電源自動(dòng)地讀出預(yù)定存儲(chǔ)器段數(shù)據(jù)的裝置。
本發(fā)明第18方案的快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；多值寫(xiě)入裝置，將第一信息數(shù)據(jù)和第一檢查數(shù)據(jù)各1比特地寫(xiě)入所述存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，然后將寫(xiě)入的第一信息數(shù)據(jù)和寫(xiě)入的第一檢查數(shù)據(jù)以及第二信息數(shù)據(jù)和第二檢查數(shù)據(jù)也原樣各1比特地寫(xiě)入所述存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特?cái)?shù)據(jù)；多值讀出裝置，從所述存儲(chǔ)器段中讀出所述第一信息數(shù)據(jù)和所述第一檢查數(shù)據(jù)，從所述存儲(chǔ)器段中讀出所述第二信息數(shù)據(jù)和所述第二檢查數(shù)據(jù)；和錯(cuò)誤校正電路，利用所述第一信息數(shù)據(jù)產(chǎn)生所述第一檢查數(shù)據(jù)，利用所述第二信息數(shù)據(jù)產(chǎn)生所述第二檢查數(shù)據(jù)，利用所述第一信息數(shù)據(jù)和所述第一檢查數(shù)據(jù)校正所述第一信息數(shù)據(jù)的錯(cuò)誤，利用所述第二信息數(shù)據(jù)和所述第二檢查數(shù)據(jù)校正所述第二信息數(shù)據(jù)的錯(cuò)誤；所述錯(cuò)誤校正電路根據(jù)BCH符號(hào)進(jìn)行檢查數(shù)據(jù)的產(chǎn)生和錯(cuò)誤校正。
此外，本發(fā)明第19方案的快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；清除電路，清除所述存儲(chǔ)器段，將所有存儲(chǔ)器單元的數(shù)據(jù)設(shè)為“1”；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；和利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；所述錯(cuò)誤校正電路用所有“1”的信息數(shù)據(jù)產(chǎn)生所有“1”的檢查數(shù)據(jù)。
本發(fā)明第20方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；錯(cuò)誤校正電路，由外部輸入的信息數(shù)據(jù)產(chǎn)生錯(cuò)誤校正的檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；多個(gè)數(shù)據(jù)存儲(chǔ)電路，相對(duì)于各個(gè)存儲(chǔ)器單元設(shè)置各數(shù)據(jù)存儲(chǔ)電路；將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中暫時(shí)存儲(chǔ)的信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中讀出來(lái)自所述存儲(chǔ)器段的所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；和向外部輸出所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中存儲(chǔ)的從存儲(chǔ)器段中讀出的信息數(shù)據(jù)和檢查數(shù)據(jù)的裝置。
本發(fā)明第21方案的快閃存儲(chǔ)器其特征在于包括由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段；錯(cuò)誤校正電路，由外部輸入的信息數(shù)據(jù)產(chǎn)生錯(cuò)誤校正的檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；多個(gè)數(shù)據(jù)存儲(chǔ)電路，相對(duì)于各個(gè)存儲(chǔ)器單元設(shè)置各數(shù)據(jù)存儲(chǔ)電路；將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中暫時(shí)存儲(chǔ)的信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置；和在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中讀出來(lái)自所述存儲(chǔ)器段的所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中存儲(chǔ)的數(shù)據(jù)在從外部輸入信息數(shù)據(jù)前復(fù)位成預(yù)定的數(shù)據(jù)。


圖1表示本發(fā)明第一實(shí)施例的快閃存儲(chǔ)器結(jié)構(gòu)的方框圖。
圖2表示取出圖1中的存儲(chǔ)器單元陣列的一部分的電路圖。
圖3表示采用圖1的快閃存儲(chǔ)器的系統(tǒng)結(jié)構(gòu)的方框圖。
圖4表示圖1中的錯(cuò)誤校正電路的檢查數(shù)據(jù)發(fā)生部分的電路圖。
圖5表示圖1中的錯(cuò)誤校正電路的移位寄存器和邏輯運(yùn)算電路的電路圖。
圖6表示第一實(shí)施例的寫(xiě)入算法一例的圖。
圖7表示在圖6的寫(xiě)入算法中同時(shí)在兩個(gè)存儲(chǔ)器段中寫(xiě)入數(shù)據(jù)動(dòng)作時(shí)序一例的圖。
圖8表示在圖6的寫(xiě)入算法中僅在一個(gè)存儲(chǔ)器段中寫(xiě)入數(shù)據(jù)動(dòng)作時(shí)序一例的圖。
圖9表示實(shí)施例的寫(xiě)入時(shí)序的圖。
圖10表示實(shí)施例的寫(xiě)入時(shí)序的圖。
圖11表示圖1的錯(cuò)誤校正電路中校驗(yàn)子S1、S3發(fā)生部分的圖。
圖12表示圖1中的錯(cuò)誤校正電路的校驗(yàn)子S3的變換電路的圖。
圖13表示圖1中的錯(cuò)誤校正電路的σ1＝S1×S1計(jì)算電路的圖。
圖14表示圖1中的錯(cuò)誤校正電路的σ2＝S1×S1×S1+S3計(jì)算電路的圖。
圖15表示圖1中的錯(cuò)誤校正電路的σ1→λ1轉(zhuǎn)換器的圖。
圖16表示圖1中的錯(cuò)誤校正電路的σ2→λ2轉(zhuǎn)換器的圖。
圖17表示圖1中的錯(cuò)誤校正電路的錯(cuò)誤位置檢測(cè)電路的圖。
圖18表示第一實(shí)施例的讀出算法一例的圖。
圖19表示圖18的讀出算法的讀出動(dòng)作時(shí)序一例的圖。
圖20表示圖18的讀出算法中必須讀出錯(cuò)誤校正輸出數(shù)據(jù)的動(dòng)作一例的圖。
圖21表示圖18的讀出算法中錯(cuò)誤校正激活信號(hào)ECCENB為“L”時(shí)的數(shù)據(jù)讀出動(dòng)作時(shí)序一例的圖。
圖22表示圖3所示的系統(tǒng)中電源上升時(shí)自動(dòng)地進(jìn)行預(yù)定地址的存儲(chǔ)器段讀出的動(dòng)作時(shí)序一例的圖。
圖23表示第二實(shí)施例的讀出算法一例的圖。
圖24表示圖23的讀出算法中讀出動(dòng)作時(shí)序一例的圖。
圖25表示本發(fā)明的快閃存儲(chǔ)器中清除動(dòng)作時(shí)序一例的圖。
具體實(shí)施例方式
下面，參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。
<第一實(shí)施例>
圖1是表示本發(fā)明第一實(shí)施例的快閃存儲(chǔ)器結(jié)構(gòu)的方框圖。
多個(gè)端子1接受來(lái)自外部的電源和信號(hào)，或向外部輸出信號(hào)。在這些端子1中，VCC端子接受電源電壓VCC，VSS端子被接地，nCE端子接受芯片允許信號(hào)nCE，nWE端子接受寫(xiě)入允許信號(hào)nWE，CLE端子接受指令鎖定允許信號(hào)CLE，ALE端子接受地址鎖定允許信號(hào)ALE，nRE端子接受讀出允許信號(hào)nRE，而ECCENB端子接受錯(cuò)誤校正電路激活信號(hào)ECCENB。
nBUSY端子輸出占線(xiàn)信號(hào)nBUSY，D0端子～D7端子接受寫(xiě)入數(shù)據(jù)、指令數(shù)據(jù)、地址數(shù)據(jù)等輸入數(shù)據(jù)D0～D7，輸出讀出數(shù)據(jù)、狀態(tài)數(shù)據(jù)等輸出數(shù)據(jù)。
在芯片允許信號(hào)nCE為“L”情況下接受所述寫(xiě)入允許信號(hào)nWE、指令鎖定允許信號(hào)CLE、地址鎖定允許信號(hào)ALE、讀出允許信號(hào)nRE、輸入數(shù)據(jù)D0～D7，輸出數(shù)據(jù)D0～D7在芯片允許信號(hào)nCE為“L”時(shí)被輸出。
再有，從所述VCC端子供給各內(nèi)部電路的電源線(xiàn)和從所述VSS端子供給各內(nèi)部電路的接地線(xiàn)因表示上繁瑣而省略圖示。
電源導(dǎo)通檢測(cè)電路2檢測(cè)電源電壓VCC是否為充分高的電壓電平，如果是充分高的電平，那么電源導(dǎo)通檢測(cè)信號(hào)PON變?yōu)椤癏”。
指令接口3在芯片允許信號(hào)nCE＝“L”、指令鎖定允許信號(hào)CLE＝“H”時(shí)，取出在寫(xiě)入允許信號(hào)nWE從“L”過(guò)渡到“H”的時(shí)序中輸入的數(shù)據(jù)D0～D7，作為指令數(shù)據(jù)，輸出讀出指令信號(hào)READ、數(shù)據(jù)鎖定讀出指令信號(hào)DLREAD、計(jì)算指令信號(hào)CALC、數(shù)據(jù)輸出指令信號(hào)OUTPUT、狀態(tài)讀出指令信號(hào)STATUS、倍速寫(xiě)入指令DOUBLE信號(hào)、數(shù)據(jù)輸入指令信號(hào)INPUT、檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN、寫(xiě)入指令信號(hào)PRO、清除指令信號(hào)ERASE等。此外，為了向外部傳送內(nèi)部正在進(jìn)行讀出、寫(xiě)入等處理，從nBUSY端子輸出所述占線(xiàn)信號(hào)nBUSY。
地址緩沖器4在芯片允許信號(hào)nCE＝“L”、地址鎖定允許信號(hào)ALE＝“H”時(shí)，接受在寫(xiě)入允許信號(hào)nWE從“L”過(guò)渡到“H”的時(shí)序中輸入的數(shù)據(jù)D0～D7，作為地址數(shù)據(jù)，輸出行地址數(shù)據(jù)AddX_12和AddZ、列地址初期數(shù)據(jù)AddY_init_0-9。
數(shù)據(jù)輸入輸出緩沖器5接受數(shù)據(jù)輸入指令信號(hào)INPUT，在芯片允許信號(hào)nCE＝“L”、地址鎖定允許信號(hào)ALE＝“L”，指令鎖定允許信號(hào)CLE＝“L”時(shí)，接受在寫(xiě)入允許信號(hào)WE從“L”過(guò)渡到“H”的時(shí)序中輸入的數(shù)據(jù)D0～D7，作為寫(xiě)入數(shù)據(jù)。
此外，數(shù)據(jù)輸入輸出緩沖器5接受數(shù)據(jù)輸出指令信號(hào)OUTPUT，在芯片允許信號(hào)nCE＝“L”時(shí)，在讀出允許信號(hào)nRE從“H”過(guò)渡到“L”的時(shí)序中開(kāi)始讀出數(shù)據(jù)D0～D7的輸出。而且，接受狀態(tài)讀出指令信號(hào)STATUS，在信號(hào)nCE＝“L”時(shí)，在nRE從“H”過(guò)渡到“L”的時(shí)序中開(kāi)始狀態(tài)數(shù)據(jù)D0～D7的輸出。
從D0端子～D7端子輸入的寫(xiě)入數(shù)據(jù)被數(shù)據(jù)輸入輸出緩沖器5反轉(zhuǎn)，而且通過(guò)信號(hào)線(xiàn)DL_0-7用緩沖器6再次反轉(zhuǎn)后經(jīng)信號(hào)線(xiàn)I0_0-7輸入至列控制電路15。
讀出數(shù)據(jù)通過(guò)信號(hào)線(xiàn)I0-0-7用緩沖器6反轉(zhuǎn)后輸出至信號(hào)線(xiàn)DL_0-7，用數(shù)據(jù)輸出緩沖器5再次反轉(zhuǎn)后從D0端子～D7端子輸出。再有，所述信號(hào)線(xiàn)DL_0-7與錯(cuò)誤校正電路11連接。
錯(cuò)誤校正控制信號(hào)發(fā)生電路7受列地址初期數(shù)據(jù)AddY_init_0-9、數(shù)據(jù)鎖定讀出指令信號(hào)DLREAD、計(jì)算指令信號(hào)CALC等控制，具有產(chǎn)生錯(cuò)誤校正控制信號(hào)ECCLK的功能。
輸出控制信號(hào)發(fā)生電路8受讀出允許信號(hào)nRE和數(shù)據(jù)輸出指令信號(hào)OUTPUT等控制，具有與該讀出允許信號(hào)nRE同步，輸出輸出控制信號(hào)OUTCLK的功能。
檢查數(shù)據(jù)產(chǎn)生控制信號(hào)發(fā)生電路9受列地址信號(hào)CSLa_527、CSLb_527和檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN等控制，具有檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK的功能。
輸入控制信號(hào)發(fā)生電路10受數(shù)據(jù)輸入指令信號(hào)INPUT和寫(xiě)入允許信號(hào)nWE等控制，具有與該信號(hào)nWE同步，產(chǎn)生輸入控制信號(hào)INCLK的功能。
錯(cuò)誤校正電路11具有接受數(shù)據(jù)輸入指令信號(hào)INPUT，與輸入控制信號(hào)INCLK同步，取入來(lái)自信號(hào)線(xiàn)DL_0-7的寫(xiě)入數(shù)據(jù)，接受檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN，與檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK同步，將檢查數(shù)據(jù)和奇偶數(shù)據(jù)輸出至信號(hào)線(xiàn)DL_0-7的功能。
此外，錯(cuò)誤校正電路11具有接受數(shù)據(jù)鎖定讀出指令信號(hào)DLREAD，與錯(cuò)誤校正控制信號(hào)ECCLK同步，取入來(lái)自信號(hào)線(xiàn)DL_0-7的讀出數(shù)據(jù)，而且接受計(jì)算指令信號(hào)CALC，與錯(cuò)誤校正控制信號(hào)ECCLK同步，進(jìn)行讀出數(shù)據(jù)的錯(cuò)誤校正的功能。
此外，錯(cuò)誤校正電路11具有接受數(shù)據(jù)輸出指令信號(hào)OUTPUT，與輸出控制信號(hào)OUTCLK同步，校正錯(cuò)誤數(shù)據(jù)的功能，還具有接受狀態(tài)讀出指令信號(hào)STATUS，將錯(cuò)誤校正電路的狀態(tài)輸出至信號(hào)線(xiàn)DL_0-7的功能。
該錯(cuò)誤校正電路11也受列地址信號(hào)CSLa_527、CSLb_527、CSLa_516、CSLb_516、列地址初期數(shù)據(jù)AddY_init_0-9等控制。
而且，設(shè)有存儲(chǔ)器單元陣列12和其對(duì)應(yīng)的源和阱控制電路13、行控制電路14、列控制電路15、列地址發(fā)生電路16。
其中，源和阱控制電路13是控制存儲(chǔ)器單元陣列12的源線(xiàn)SRC和形成存儲(chǔ)器單元陣列12的阱CWELL的電路。
此外，行控制電路14是控制存儲(chǔ)器單元陣列12的字線(xiàn)WL和選擇柵極線(xiàn)SG的電路。此外，列控制電路15是控制存儲(chǔ)器單元陣列12的位線(xiàn)的電路。此外，列地址發(fā)生電路16是受地址信號(hào)AddZ和AddY_init_0-9及錯(cuò)誤校正控制信號(hào)ECCLK、輸出控制信號(hào)OUTCLK、檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK、輸入控制信號(hào)INCLK等控制，與這些控制信號(hào)同步，按預(yù)定的順序產(chǎn)生列地址信號(hào)CSL的電路。
本例中，所述存儲(chǔ)器單元陣列12和所述各電路13、14、15、16各設(shè)置兩個(gè)，用地址信號(hào)AddZ選擇兩組中的一個(gè)。例如，地址信號(hào)AddZ＝“L”時(shí)，選擇存儲(chǔ)器單元陣列A和與其對(duì)應(yīng)的電路13、14、15、16，而AddZ＝“H”時(shí)，選擇存儲(chǔ)器單元陣列B和與其對(duì)應(yīng)的電路13、14、15、16。
圖2表示取出圖1中的存儲(chǔ)器單元陣列12的一個(gè)部分(存儲(chǔ)器單元陣列A)和其對(duì)應(yīng)的列控制電路15的一個(gè)部分的更詳細(xì)的結(jié)構(gòu)。
該存儲(chǔ)器單元陣列12采用在同一阱CWELLa中形成的NAND型存儲(chǔ)器單元組件的陣列。NAND型存儲(chǔ)器單元組件將具有層積浮柵和控制柵形式的單元晶體管M例如四個(gè)串聯(lián)連接，在其兩端連接選擇晶體管S，該NAND單元組件的一端與位線(xiàn)BLa_8～BLa_8j+7的其中一個(gè)連接，另一端與共用源線(xiàn)SRCa連接。
其中，把同一行的單元晶體管M的組合稱(chēng)為1頁(yè)，把連接4頁(yè)的組合稱(chēng)為1塊。而且，1塊中的4個(gè)單元晶體管M對(duì)應(yīng)的字線(xiàn)用Wla_0～Wla_3，NAND單元組件的一端側(cè)的選擇晶體管S的選擇柵極線(xiàn)用SG1a_0表示，NAND單元組件的另一端側(cè)的選擇晶體管S的選擇柵極線(xiàn)用SG2a_0表示。
列控制電路15包括與上述存儲(chǔ)器單元陣列12的位線(xiàn)BLa_8j～BLa_8j+7連接的數(shù)據(jù)存儲(chǔ)電路17。該數(shù)據(jù)存儲(chǔ)電路17在用列地址信號(hào)CSLa-j選擇時(shí)與各自連接的信號(hào)線(xiàn)I0-0-7電連接，暫時(shí)存儲(chǔ)寫(xiě)入被選擇的存儲(chǔ)器單元M中的數(shù)據(jù)，或暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器單元M中讀出的讀出數(shù)據(jù)。
再有，在圖2的存儲(chǔ)器單元陣列12中，位線(xiàn)BLa_8j～BLa_8j+7、列選擇線(xiàn)CSLa_j的添加字j是從0至548。因此，位線(xiàn)BLa從Bla_0至Bla_4391，列信號(hào)CSLa是從CSLa_0至CSLa_548。再有，存儲(chǔ)器單元陣列B也是相同的結(jié)構(gòu)。
下面，簡(jiǎn)單地說(shuō)明圖2的存儲(chǔ)器單元陣列12的動(dòng)作。
(a)數(shù)據(jù)的清除按頁(yè)單位進(jìn)行，使選擇塊的所有字線(xiàn)(例如Wla_0～WLa_3)為0V，非選擇塊的字線(xiàn)全部為20V。此時(shí)，阱CWELLa達(dá)到20V，存儲(chǔ)器單元的閾值變?yōu)?V以下，數(shù)據(jù)被復(fù)位成“11”。
(b)數(shù)據(jù)的寫(xiě)入按頁(yè)單位進(jìn)行。其中，如果一個(gè)存儲(chǔ)器單元M存儲(chǔ)四個(gè)值，那么選擇行地址數(shù)據(jù)AddX_0為“L”的存儲(chǔ)器單元M，存儲(chǔ)寫(xiě)入數(shù)據(jù)“0”或“1”，存儲(chǔ)器單元的數(shù)據(jù)變?yōu)椤?0”或“11”。
如果行地址數(shù)據(jù)AddX_1～AddX_12相同，那么選擇同一存儲(chǔ)器單元M，如果在原來(lái)存儲(chǔ)“10”的存儲(chǔ)器單元中寫(xiě)入“0”，那么變?yōu)椤?0”。如果在原來(lái)存儲(chǔ)“10”的存儲(chǔ)器單元中寫(xiě)入“1”，那么變?yōu)椤?0”。如果在原來(lái)存儲(chǔ)“11”的存儲(chǔ)器單元中寫(xiě)入“1”，那么變?yōu)椤?1”。
再有，在寫(xiě)入時(shí)，選擇字線(xiàn)達(dá)到20V，非選擇字線(xiàn)達(dá)到10V。在寫(xiě)入寫(xiě)入數(shù)據(jù)“1”時(shí)，位線(xiàn)為VCC，而寫(xiě)入“0”時(shí)，位線(xiàn)為0V。選擇柵極線(xiàn)SG1為VCC，選擇柵極線(xiàn)SG2為0V。非選擇塊的字線(xiàn)、選擇柵極線(xiàn)都為0V。再有，通過(guò)一邊重復(fù)寫(xiě)入動(dòng)作和寫(xiě)入驗(yàn)證動(dòng)作一邊進(jìn)行寫(xiě)入，存儲(chǔ)器單元的閾值控制變好。
表1表示數(shù)據(jù)和存儲(chǔ)器單元M的閾值關(guān)系。
表1存儲(chǔ)器單元的數(shù)據(jù) 存儲(chǔ)器單元的閾值A(chǔ)dd×0＝“H”Add×0＝“L”110V以下100.3V～0.6V011.2V～1.5V002.1V～2.4V
(c)數(shù)據(jù)的讀出按頁(yè)單位進(jìn)行，全選擇柵極線(xiàn)為4V，選擇字線(xiàn)為0V或0.9V或1.8V，非選擇字線(xiàn)為4V。非選擇塊的全選擇柵極線(xiàn)、全字線(xiàn)為0V。
如果選擇字線(xiàn)為0V，單元電流流動(dòng)，那么位線(xiàn)電壓電平變?yōu)椤癓”，可讀出“11”。同樣，選擇字線(xiàn)為0.9V后，可以讀出“10”，選擇字線(xiàn)為1.8V后，可以讀出“01”和“00”。
表2表示選擇塊各動(dòng)作的電壓關(guān)系。
表2清除寫(xiě)入讀出 位線(xiàn)BL20VVCC/0V H/L 選擇柵極線(xiàn)SG120VVCC 4V 選擇字線(xiàn)WL0V20V 0.0V/0.9/1.8V 非選擇字線(xiàn)WL10V 4V 選擇柵極線(xiàn)SG220V0V 4V 源線(xiàn)SRC20VVCC 0V 阱CWELL20V0V 0V
其中，頁(yè)是表示圖2所示的同一行的4329個(gè)存儲(chǔ)器單元M聚集的物理單位，邏輯的寫(xiě)入和讀出單位是4329比特的存儲(chǔ)器段。在本例中，在物理的1頁(yè)上，寫(xiě)入邏輯的2存儲(chǔ)器段的數(shù)據(jù)，或從物理的1頁(yè)中讀出邏輯的2存儲(chǔ)器段的數(shù)據(jù)。就是說(shuō)，行地址數(shù)據(jù)Addx_0～Addx_12和按行地址數(shù)據(jù)AddZ指定的數(shù)據(jù)是存儲(chǔ)器段的地址。因此，清除的物理單位是塊，由物理的4頁(yè)構(gòu)成，由邏輯的8存儲(chǔ)器段構(gòu)成。
圖3表示圖1所示結(jié)構(gòu)的快閃存儲(chǔ)器采用的系統(tǒng)結(jié)構(gòu)圖。
快閃存儲(chǔ)器20由CPU(中央運(yùn)算裝置)21控制。CPU21進(jìn)行超高速緩沖存儲(chǔ)器22、鍵盤(pán)、顯示器等的控制。對(duì)快閃存儲(chǔ)器20、CPU21、超高速緩沖存儲(chǔ)器22供給共用的電源電壓VCC。
在該系統(tǒng)中，控制整個(gè)系統(tǒng)的程序存儲(chǔ)在快閃存儲(chǔ)器20中。在利用該系統(tǒng)的電源投入產(chǎn)生電源電壓VCC的上升時(shí)，快閃存儲(chǔ)器20自動(dòng)地讀出預(yù)定地址號(hào)碼的數(shù)據(jù)。CPU21在電源上升時(shí)讀出來(lái)自快閃存儲(chǔ)器20的數(shù)據(jù)，但在該讀出數(shù)據(jù)中，包括控制快閃存儲(chǔ)器20的碼。
CPU21將上述碼裝入超高速緩沖存儲(chǔ)器22中，控制快閃存儲(chǔ)器20，讀出控制整個(gè)系統(tǒng)的程序，控制該系統(tǒng)。由于快閃存儲(chǔ)器20自動(dòng)地進(jìn)行錯(cuò)誤校正，所以CPU21也可以?xún)H讀出來(lái)自快閃存儲(chǔ)器20的數(shù)據(jù)。如果快閃存儲(chǔ)器20不能自動(dòng)地進(jìn)行錯(cuò)誤校正，那么CPU21也不進(jìn)行錯(cuò)誤校正，但由于在快閃存儲(chǔ)器20中存儲(chǔ)用于控制快閃存儲(chǔ)器20的碼，所以只有該碼不能錯(cuò)誤校正。
圖4表示在圖1的錯(cuò)誤校正電路11中利用信息數(shù)據(jù)(外部輸入的寫(xiě)入數(shù)據(jù))產(chǎn)生檢查數(shù)據(jù)的部分(檢查數(shù)據(jù)產(chǎn)生電路)。該電路主要由D0～D19、P所示的21個(gè)移位寄存器18和9個(gè)邏輯運(yùn)算電路19構(gòu)成。
圖5(a)表示取出圖4中的移位寄存器18的一部分(用D表示)的結(jié)構(gòu)。
該移位寄存器由時(shí)鐘信號(hào)Φ和其反轉(zhuǎn)信號(hào)nΦ組成的互補(bǔ)信號(hào)驅(qū)動(dòng)，通過(guò)時(shí)鐘信號(hào)Φ變?yōu)椤癓”→“H”→“L”(時(shí)鐘信號(hào)Φ循環(huán)一個(gè)周期)輸出鎖存數(shù)據(jù)，此外，取入鎖存輸入信號(hào)。該時(shí)鐘信號(hào)是與檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK和輸入控制信號(hào)INCLK同步的信號(hào)。
圖5(b)表示圖4的邏輯運(yùn)算電路19的一部分結(jié)構(gòu)。
該邏輯運(yùn)算電路運(yùn)算兩個(gè)輸入IN1和IN2，輸出OUT。
從圖1中的D0～D7端子輸入的寫(xiě)入數(shù)據(jù)在數(shù)據(jù)輸入輸出緩沖器5中邏輯被反轉(zhuǎn)，輸出至信號(hào)線(xiàn)DL_0～DL_7。對(duì)應(yīng)于各信號(hào)線(xiàn)DL_0～DL_7，圖4的檢查數(shù)據(jù)發(fā)生電路設(shè)置在圖1中的錯(cuò)誤校正電路中。
在時(shí)鐘信號(hào)Φ循環(huán)一個(gè)周期的同時(shí)，在圖4的檢查數(shù)據(jù)發(fā)生電路中還取入1比特的寫(xiě)入數(shù)據(jù)，在時(shí)鐘信號(hào)Φ的528個(gè)周期后，在D0～D19所示的移位寄存器18中，產(chǎn)生20比特的檢查數(shù)據(jù)。此外，在P所示的移位寄存器18中產(chǎn)生奇偶數(shù)據(jù)。
在D0～D19所示的移位寄存器18中產(chǎn)生的檢查數(shù)據(jù)使開(kāi)關(guān)SW3導(dǎo)通，在時(shí)鐘信號(hào)Φ循環(huán)一個(gè)周期中，在各信號(hào)線(xiàn)DL_0～DL_7上各1比特地產(chǎn)生。
在檢查數(shù)據(jù)產(chǎn)生20比特后，如果導(dǎo)通開(kāi)關(guān)SW5，時(shí)鐘信號(hào)Φ循環(huán)一個(gè)周期，那么在各信號(hào)線(xiàn)DL_0～DL_7上產(chǎn)生1比特的奇偶數(shù)據(jù)。因此，通過(guò)時(shí)鐘信號(hào)Φ循環(huán)549個(gè)周期，利用D0端子～D7端子上輸入的528比特的數(shù)據(jù)，產(chǎn)生20比特的檢查數(shù)據(jù)和1比特的奇偶數(shù)據(jù)。這樣產(chǎn)生的檢查數(shù)據(jù)和奇偶數(shù)據(jù)輸出至信號(hào)線(xiàn)DL_0～DL_7，傳送到圖2所示的列控制電路15中的數(shù)據(jù)存儲(chǔ)電路17中，和寫(xiě)入數(shù)據(jù)一起寫(xiě)入選擇的存儲(chǔ)器單元中。
利用所有“1”的寫(xiě)入數(shù)據(jù)(在信號(hào)線(xiàn)DL_0～DL_7上，“0”的寫(xiě)入數(shù)據(jù))產(chǎn)生的檢查數(shù)據(jù)和奇偶數(shù)據(jù)全部為“1”。因此，清除狀態(tài)與寫(xiě)入全部“1”的寫(xiě)入數(shù)據(jù)和由它們產(chǎn)生的檢查數(shù)據(jù)及奇偶數(shù)據(jù)的狀態(tài)等價(jià)。
在上述檢查數(shù)據(jù)發(fā)生電路中，根據(jù)雙重錯(cuò)誤校正BCH(1023，1003)符號(hào)產(chǎn)生檢查數(shù)據(jù)，有所謂的生成多項(xiàng)式G(x)
G(x)＝x20+x12+x11+x6+x5+x4+x2+x+1。
由于在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特的數(shù)據(jù)，所以在一個(gè)存儲(chǔ)器單元被破壞的情況下，產(chǎn)生2比特群錯(cuò)誤的可能性高。但是，在本實(shí)施例中，由于各個(gè)比特?cái)?shù)據(jù)利用各自的檢查數(shù)據(jù)單獨(dú)地校正，所以在BCH符號(hào)等單位校正方式中不失去救濟(jì)概率。相反地，在1比特單位下造成不良的存儲(chǔ)器裝置中，里德-索絡(luò)蒙碼那樣的閃現(xiàn)不良校正方式因錯(cuò)誤校正電路復(fù)雜不是好的方式。
圖6表示圖1中的錯(cuò)誤校正電路11中的檢查數(shù)據(jù)和奇偶數(shù)據(jù)的產(chǎn)生算法。
首先，在步驟S1中，在指令接口3中輸入作為數(shù)據(jù)輸入指令(指令)的例如16進(jìn)制碼“80”H。在步驟S2中，在地址緩沖器4中輸入地址數(shù)據(jù)，開(kāi)始寫(xiě)入數(shù)據(jù)的輸入。在步驟S3中，將數(shù)據(jù)輸入開(kāi)始列地址AddY_init_0～9設(shè)定在列地址產(chǎn)生電路16的變量列地址寄存器Add_col中，按照該變量列地址寄存器Add_col的內(nèi)容，產(chǎn)生列地址信號(hào)CSL。
在步驟S4中，將D0～D19、P所示的寄存器設(shè)定為“0”，將數(shù)據(jù)存儲(chǔ)電路17的寫(xiě)入數(shù)據(jù)設(shè)定為“1”。在步驟S5中，開(kāi)關(guān)SW1導(dǎo)通，開(kāi)關(guān)SW3和SW5截止。
接著，在步驟S6中，取入D0端子～D7端子上輸入的寫(xiě)入數(shù)據(jù)。在步驟S7中，如果判定變量列地址寄存器Add_col的內(nèi)容為516，那么在步驟S9中，開(kāi)關(guān)SW2和SW4截止，而如果判定變量列地址寄存器Add_col的內(nèi)容不為516，那么在步驟S8中，開(kāi)關(guān)SW2和SW4導(dǎo)通。
因此，在變量列地址寄存器Add_col的內(nèi)容為516時(shí)，進(jìn)行取入錯(cuò)誤校正電路11中的寫(xiě)入數(shù)據(jù)“1”(因?yàn)镈L-i的數(shù)據(jù)為反轉(zhuǎn)數(shù)據(jù))。就是說(shuō)，列地址516的數(shù)據(jù)被排除在錯(cuò)誤校正以外。
因此，具有以下優(yōu)點(diǎn)。就是說(shuō)，516地址號(hào)碼的數(shù)據(jù)可以在以后追加中寫(xiě)入，快閃存儲(chǔ)器20中存儲(chǔ)的數(shù)據(jù)管理上必要的標(biāo)志數(shù)據(jù)(例如，不良區(qū)段標(biāo)志等)可以在以后追加中寫(xiě)入。
接著，在步驟S10中，寫(xiě)入數(shù)據(jù)被取入錯(cuò)誤校正電路11中，進(jìn)行檢查數(shù)據(jù)和奇偶數(shù)據(jù)的運(yùn)算。就是說(shuō)，時(shí)鐘信號(hào)Φ循環(huán)一個(gè)周期。此時(shí)，輸出列地址信號(hào)CSL，寫(xiě)入數(shù)據(jù)也存儲(chǔ)在數(shù)據(jù)存儲(chǔ)電路17中。而且，在步驟S11中，使變量列地址寄存器Add_col的內(nèi)容一次一次增加，按列地址的順序取入寫(xiě)入數(shù)據(jù)。在步驟S12中，重復(fù)步驟S6～S12的動(dòng)作，直至判定輸入寫(xiě)入指令的例如16進(jìn)制碼“10”H。
上述步驟S6～S12在與寫(xiě)入允許信號(hào)nWE同步后，進(jìn)行。在輸入控制信號(hào)發(fā)生電路10中，與寫(xiě)入允許信號(hào)nWE同步，產(chǎn)生輸入控制信號(hào)INCLK。與寫(xiě)入允許信號(hào)nWE同步，輸入的寫(xiě)入數(shù)據(jù)按照在錯(cuò)誤校正電路11中與輸入控制信號(hào)INCLK同步后，產(chǎn)生的時(shí)鐘信號(hào)Φ被取入錯(cuò)誤校正電路11中，在與輸入控制信號(hào)INCLK同步的同時(shí)暫時(shí)存儲(chǔ)在按根據(jù)變量列地址寄存器Add_col的內(nèi)容產(chǎn)生的列地址信號(hào)CSL的指示選擇的數(shù)據(jù)存儲(chǔ)電路17中。
在所述步驟S12中，如果判定輸入所述寫(xiě)入指令的16進(jìn)制碼“10”H，那么在步驟S13中判定變量列地址寄存器Add_col的內(nèi)容是否比527大。如果該判定結(jié)果為變量列地址寄存器Add_col的內(nèi)容≤527，那么在步驟S14中開(kāi)關(guān)SW2截止，在步驟S15中，進(jìn)行作為輸入假設(shè)“1”寫(xiě)入數(shù)據(jù)的檢查數(shù)據(jù)和奇偶數(shù)據(jù)的運(yùn)算，在步驟S16中，使變量列地址寄存器Add_col的內(nèi)容增加1，在步驟S13中，再次判定變量列地址寄存器Add_col的內(nèi)容是否比527大。
而且，如果該判定結(jié)果為變量列地址寄存器Add_col的內(nèi)容≥528，那么在步驟S17中判定是否變量列地址寄存器Add_col的內(nèi)容＝548。如果該判定結(jié)果不是變量列地址寄存器Add_col的內(nèi)容＝548，那么在步驟S18中，開(kāi)關(guān)SW1和SW5截止，開(kāi)關(guān)SW3和SW4導(dǎo)通，在步驟S19中進(jìn)行檢查數(shù)據(jù)的輸出和奇偶運(yùn)算。此時(shí)，按照變量列地址寄存器Add_col的內(nèi)容，檢查數(shù)據(jù)暫時(shí)存儲(chǔ)在數(shù)據(jù)存儲(chǔ)電路17中。而且，在步驟S20中，使變量列地址寄存器Add_col的內(nèi)容增加一個(gè)，在步驟S17中再次判斷是否變量列地址寄存器Add_col的內(nèi)容＝548。
如果該判定結(jié)果為變量列地址寄存器Add_col的內(nèi)容＝548，那么在步驟S21中，開(kāi)關(guān)SW3截止，開(kāi)關(guān)SW5導(dǎo)通，在步驟S22中，輸出奇偶數(shù)據(jù)。此時(shí)，根據(jù)變量列地址寄存器Add_col的內(nèi)容，檢查數(shù)據(jù)暫時(shí)存儲(chǔ)在數(shù)據(jù)存儲(chǔ)電路17中。然后，在步驟S23中，基本上將數(shù)據(jù)存儲(chǔ)電路17中存儲(chǔ)的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)及奇偶數(shù)據(jù)匯總寫(xiě)入存儲(chǔ)器段。
再有，上述步驟S13～S22在與檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK同步后，進(jìn)行。利用寫(xiě)入指令信號(hào)PRO，產(chǎn)生檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN，利用該檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN，在檢查數(shù)據(jù)產(chǎn)生控制信號(hào)發(fā)生電路9中自動(dòng)地產(chǎn)生檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK。與該檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK同步，錯(cuò)誤校正電路11產(chǎn)生的檢查數(shù)據(jù)和奇偶數(shù)據(jù)在與CGCLK同步的同時(shí)暫時(shí)存儲(chǔ)在按根據(jù)變量列地址寄存器Add_col的內(nèi)容產(chǎn)生的列地址信號(hào)CSL的指示選擇的數(shù)據(jù)存儲(chǔ)電路17中。
圖7表示從存儲(chǔ)器單元陣列12的各陣列A、B中一次選擇一個(gè)存儲(chǔ)器段，同時(shí)在兩個(gè)區(qū)段中寫(xiě)入數(shù)據(jù)的動(dòng)作的時(shí)序一例。
圖8表示從存儲(chǔ)器單元陣列12的各陣列A、B中一次選擇一個(gè)存儲(chǔ)器段，僅在一個(gè)區(qū)段寫(xiě)入數(shù)據(jù)的動(dòng)作的時(shí)序一例。
首先，說(shuō)明圖7的動(dòng)作時(shí)序。在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，作為倍速寫(xiě)入指令，例如輸入16進(jìn)制碼“D0”H。接著，在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，如圖6的步驟S1所述那樣，作為數(shù)據(jù)輸入指令，輸入16進(jìn)制碼“80”H。
接著，地址鎖存允許信號(hào)ALE為“H”期間，如圖6的步驟S2～S5所述那樣，取入三次地址數(shù)據(jù)。其中，輸入存儲(chǔ)器單元陣列12的單元陣列A的地址。接著，數(shù)據(jù)輸入指令信號(hào)INPUT變?yōu)椤癏”，如圖6的步驟S6～S12所述那樣輸入寫(xiě)入數(shù)據(jù)h0～h527。與寫(xiě)入允許信號(hào)nWE同步后，輸入寫(xiě)入數(shù)據(jù)h，在錯(cuò)誤校正電路11中與INCLK同步，按照產(chǎn)生的時(shí)鐘信號(hào)Φ，取入錯(cuò)誤校正電路11中，同時(shí)在與輸入控制信號(hào)INCLK同步，暫時(shí)存儲(chǔ)在按根據(jù)變量列地址寄存器Add_col的內(nèi)容產(chǎn)生的列地址信號(hào)CSL的指示選擇的數(shù)據(jù)存儲(chǔ)電路17中。
如果輸入寫(xiě)入指令的16進(jìn)制“10”H，那么如圖6的步驟S13～S22所述的那樣，寫(xiě)入指令信號(hào)PRO變?yōu)椤癏”，利用該寫(xiě)入指令信號(hào)PRO，檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN也變?yōu)椤癏”。利用該檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN，產(chǎn)生檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK，與該檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK同步，錯(cuò)誤校正電路11產(chǎn)生的檢查數(shù)據(jù)和奇偶數(shù)據(jù)在與CGCLK同步的同時(shí)暫時(shí)存儲(chǔ)在按根據(jù)變量列地址寄存器Add_col的內(nèi)容產(chǎn)生的列地址信號(hào)CSL的指示選擇的數(shù)據(jù)存儲(chǔ)電路17中。
如果利用倍速寫(xiě)入指令的16進(jìn)制碼“D0”H，不進(jìn)行有效寫(xiě)入(圖6的步驟S23)的寫(xiě)入動(dòng)作，將奇偶數(shù)據(jù)存儲(chǔ)在數(shù)據(jù)存儲(chǔ)電路17中，那么寫(xiě)入指令信號(hào)PRO和檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN變?yōu)椤癓”，寫(xiě)入結(jié)束。在寫(xiě)入指令信號(hào)PRO和檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN為“H”期間，nBUSY變?yōu)椤癓”，對(duì)外部傳送處于占線(xiàn)狀態(tài)(內(nèi)部處理中)。
下面說(shuō)明圖8的動(dòng)作時(shí)序。在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，如圖6的步驟S1所述那樣，輸入數(shù)據(jù)輸入指令的16進(jìn)制碼“80”H。
接著，地址鎖存允許信號(hào)ALE為“H”期間，如圖6的步驟S2～S5所述那樣，取入三次地址數(shù)據(jù)。其中，輸入存儲(chǔ)器單元陣列12的單元陣列B的地址。
接著，數(shù)據(jù)輸入指令信號(hào)INPUT變?yōu)椤癏”，如圖6的步驟S6～S12所述那樣輸入寫(xiě)入數(shù)據(jù)h3～h520。與寫(xiě)入允許信號(hào)nWE同步后，輸入寫(xiě)入數(shù)據(jù)h，在錯(cuò)誤校正電路11中與INCLK同步，按照產(chǎn)生的時(shí)鐘信號(hào)Φ，取入錯(cuò)誤校正電路11中，同時(shí)在與輸入控制信號(hào)INCLK同步，暫時(shí)存儲(chǔ)在按根據(jù)變量列地址寄存器Add_col的內(nèi)容產(chǎn)生的列地址信號(hào)CSL的指示選擇的數(shù)據(jù)存儲(chǔ)電路17中。
寫(xiě)入數(shù)據(jù)h0～h2并未輸入，但數(shù)據(jù)存儲(chǔ)電路17的寫(xiě)入數(shù)據(jù)被復(fù)位至“1”，此外，如果在錯(cuò)誤校正電路11中寫(xiě)入數(shù)據(jù)h0～h2為“1”，那么由于D0～D19所示的寄存器和P所示的寄存器的內(nèi)容直至h2的運(yùn)算都沒(méi)有變化，所以沒(méi)有問(wèn)題。就是說(shuō)，寫(xiě)入數(shù)據(jù)h0～h2有效地達(dá)到“1”。
如果輸入寫(xiě)入指令的16進(jìn)制碼“10”H，那么如圖6的步驟S13～S22所述那樣，寫(xiě)入指令信號(hào)PRO變?yōu)椤癏”，利用該寫(xiě)入指令信號(hào)PRO，檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN也變?yōu)椤癏”。利用該檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN，產(chǎn)生檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK，代替不從外部輸入的寫(xiě)入數(shù)據(jù)h521～h527，在內(nèi)部與CGCLK同步后，產(chǎn)生上述檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK。此外，與上述檢查數(shù)據(jù)產(chǎn)生控制信號(hào)CGCLK同步，錯(cuò)誤校正電路11產(chǎn)生的檢查數(shù)據(jù)和奇偶數(shù)據(jù)在與CGCLK同步后，暫時(shí)存儲(chǔ)在按根據(jù)變量列地址寄存器Add_col的內(nèi)容產(chǎn)生的列地址信號(hào)CSL的指示選擇的數(shù)據(jù)存儲(chǔ)電路17中。
如果奇偶數(shù)據(jù)存儲(chǔ)在數(shù)據(jù)存儲(chǔ)電路17中，那么檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN變?yōu)椤癓”，進(jìn)行寫(xiě)入動(dòng)作。在本例中，在存儲(chǔ)器單元陣列12的單元陣列A和B選擇的兩個(gè)存儲(chǔ)器段中同時(shí)進(jìn)行寫(xiě)入。寫(xiě)入指令信號(hào)PRO為“H”期間，nBUSY變?yōu)椤癓”，對(duì)外部傳送處于占線(xiàn)狀態(tài)(內(nèi)部處理中)的情況。
圖9表示不激活錯(cuò)誤校正電路11時(shí)的數(shù)據(jù)寫(xiě)入動(dòng)作的時(shí)序一例。首先，在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，作為錯(cuò)誤校正不激活指令，例如輸入16進(jìn)制碼“A0”H。接著，在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，作為數(shù)據(jù)輸入指令，輸入16進(jìn)制碼“80”H。
接著，在地址鎖存允許信號(hào)ALE為“H”期間，取入三次地址數(shù)據(jù)。接著，數(shù)據(jù)輸入指令信號(hào)INPUT變?yōu)椤癏”，輸入寫(xiě)入數(shù)據(jù)h0～h548。如果輸入寫(xiě)入指令的16進(jìn)制碼“10”H，那么寫(xiě)入指令信號(hào)PRO變?yōu)椤癏”，但檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN仍為“L”。在投入寫(xiě)入指令的16進(jìn)制碼“10”H后，直接進(jìn)行寫(xiě)入動(dòng)作。
指令接口3是激活或不激活錯(cuò)誤校正電路11的轉(zhuǎn)換裝置。如果圖1中的ECCENB端子上輸入的錯(cuò)誤校正電路激活信號(hào)ECCENB為“L”，那么指令接口3按不激活錯(cuò)誤校正電路11那樣進(jìn)行轉(zhuǎn)換。
圖10表示錯(cuò)誤校正電路激活信號(hào)ECCENB為“L”時(shí)的數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)序的一例。在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，輸入作為數(shù)據(jù)輸入指令的16進(jìn)制碼“80”H。接著，在地址鎖存允許信號(hào)ALE為“H”期間，取入三次地址數(shù)據(jù)。接著，數(shù)據(jù)輸入指令信號(hào)INPUT變?yōu)椤癏”，輸入寫(xiě)入數(shù)據(jù)h0～h548。如果輸入寫(xiě)入指令的16進(jìn)制碼“10”H，那么寫(xiě)入指令信號(hào)PRO變?yōu)椤癏”，但檢查數(shù)據(jù)產(chǎn)生指令信號(hào)CHKGEN仍為“L”。在投入寫(xiě)入指令的16進(jìn)制碼“10”H后，直接進(jìn)行寫(xiě)入動(dòng)作。
再有，在圖8所示的動(dòng)作時(shí)序中，錯(cuò)誤校正電路激活信號(hào)ECCENB顯示為“H”，與圖10所示的動(dòng)作時(shí)序同樣，按數(shù)據(jù)輸入指令“80”→地址輸入→數(shù)據(jù)輸入→寫(xiě)入指令“10”的流動(dòng)，自動(dòng)地產(chǎn)生檢查數(shù)據(jù)。如果錯(cuò)誤校正電路激活信號(hào)ECCENB顯示為“L”，那么如圖10所示的動(dòng)作時(shí)序那樣，不產(chǎn)生檢查數(shù)據(jù)。
圖11至圖17表示在圖1中的錯(cuò)誤校正電路11中利用從存儲(chǔ)器單元讀出的數(shù)據(jù)校正和檢查產(chǎn)生錯(cuò)誤數(shù)據(jù)的部分。
就是說(shuō)，圖11表示校驗(yàn)子S1、S3計(jì)算器的一個(gè)部分，圖12表示校驗(yàn)子S3的轉(zhuǎn)換器的一個(gè)部分，圖13表示σ1(＝S1×S1)計(jì)算器的一個(gè)部分，圖14表示σ2(＝S1×S1×S1+S3)計(jì)算器的一個(gè)部分，圖15表示取出σ1→λ1轉(zhuǎn)換器的一個(gè)部分，圖16表示取出σ2→λ2轉(zhuǎn)換器的一個(gè)部分，圖17表示錯(cuò)誤位置檢測(cè)器的一個(gè)部分。
這些電路主要由D0～D19、P、A0～A9、B0～B9、C0～C9所示的51個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成，分別對(duì)應(yīng)于各信號(hào)線(xiàn)DL_0～DL_7來(lái)設(shè)置。
這些電路相對(duì)于從存儲(chǔ)器單元中讀出的數(shù)據(jù)，根據(jù)雙重錯(cuò)誤校正BHC(1023，1003)符號(hào)進(jìn)行錯(cuò)誤校正，所謂的兩個(gè)最小多項(xiàng)式M1和M3為
M1(x)＝x10+x3+1
M3(x)＝x10+x3+x2+x+1。
此外，錯(cuò)誤校正電路11的動(dòng)作為a加b等于c，a、b、c分別為“0”或“1”，全部的運(yùn)算結(jié)果如下所示那樣運(yùn)算。
表3a+b＝c“0”+“0”＝“0”“0”+“1”＝“1”“1”+“0”＝“1”“1”+“1”＝“0”
再有，直至調(diào)整錯(cuò)誤位置檢測(cè)準(zhǔn)備，與錯(cuò)誤校正控制信號(hào)發(fā)生電路7產(chǎn)生的錯(cuò)誤校正控制信號(hào)ECCLK同步后，進(jìn)行動(dòng)作。
圖11所示的校驗(yàn)子S1、S3計(jì)算器主要由D0～D19、P、A0～A9所示的31個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成。
對(duì)數(shù)據(jù)存儲(chǔ)電路17從存儲(chǔ)器段中讀出的讀出數(shù)據(jù)用I0緩沖器6進(jìn)行邏輯反轉(zhuǎn)后輸出至信號(hào)線(xiàn)DL_0～DL_7。
D0～D19、P所示的寄存器在計(jì)算前全部復(fù)位至“0”，就是說(shuō)，初始值為“0”。在時(shí)鐘信號(hào)Φ的548個(gè)周期后，在D0～D19所示的寄存器18中產(chǎn)生20比特的校驗(yàn)子S1和S3。此外，在P所示的寄存器中，產(chǎn)生讀出數(shù)據(jù)的奇偶計(jì)算結(jié)果。
與錯(cuò)誤校正控制信號(hào)ECCLK同步，產(chǎn)生列地址信號(hào)CSL，在時(shí)鐘信號(hào)Φ的第1個(gè)周期中取入0地址號(hào)碼的列地址的讀出數(shù)據(jù)，以下，按順序在第2個(gè)周期中取入1地址號(hào)碼的列地址的讀出數(shù)據(jù)…，在第548個(gè)周期中取入547地址號(hào)碼的列地址的讀出數(shù)據(jù)。
在516地址號(hào)碼的列地址的周期中，開(kāi)關(guān)SW4、SW6和SW7變得截止，取入偽數(shù)據(jù)“0”。這是因?yàn)樵跈z查數(shù)據(jù)產(chǎn)生時(shí)將516地址號(hào)碼的寫(xiě)入數(shù)據(jù)作為偽數(shù)據(jù)“0”來(lái)計(jì)算的緣故。
校驗(yàn)子S1存儲(chǔ)在A(yíng)0～A9所示的寄存器中。按至此的計(jì)算，在D0～D9表示的寄存器中存儲(chǔ)校驗(yàn)子S1，在D10～D19表示的寄存器中存儲(chǔ)校驗(yàn)子S3，在A(yíng)0～A9表示的寄存器中存儲(chǔ)校驗(yàn)子S1，在P表示的寄存器中存儲(chǔ)讀出數(shù)據(jù)的奇偶性。
再有，由于與校驗(yàn)子S1的多項(xiàng)式表現(xiàn)的次數(shù)不同，所以由圖11所示的校驗(yàn)子S1、S3計(jì)算器獲得的校驗(yàn)子S3利用圖12所示的校驗(yàn)子S3轉(zhuǎn)換器來(lái)匹配。
圖12所示的校驗(yàn)子S3的轉(zhuǎn)換器主要由B0～B9、C0～C9所示的20個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成，是使校驗(yàn)子S3與校驗(yàn)子S1匹配的裝置。
首先，在STEP1中，用C表示的寄存器全部復(fù)位至“0”，在10次重復(fù)STEP2的運(yùn)算時(shí)，在C表示的寄存器中產(chǎn)生S3的轉(zhuǎn)換值。將它存儲(chǔ)在D10～D19表示的寄存器中。
按至此的計(jì)算，在D0～D9表示的寄存器中存儲(chǔ)S1，在D10～D19表示的寄存器中存儲(chǔ)S3，在A(yíng)0～A9表示的寄存器中存儲(chǔ)S1，在P表示的寄存器中存儲(chǔ)讀出數(shù)據(jù)的奇偶性。
圖13所示的校驗(yàn)子S1×S1的計(jì)算器主要由B0～B9、C0～C9所示的20個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成，是計(jì)算校驗(yàn)子S1×S1的裝置。
首先，在STEP1中，用C表示的寄存器全部復(fù)位至“0”，在10次重復(fù)STEP2的運(yùn)算時(shí)，在C表示的寄存器中產(chǎn)生S1×S1。將它存儲(chǔ)在D0～D9表示的寄存器中。
按至此的計(jì)算，在D0～D9表示的寄存器中存儲(chǔ)S1×S1，在D10～D19表示的寄存器中存儲(chǔ)S3，在A(yíng)0～A9表示的寄存器中存儲(chǔ)S1，在P表示的寄存器中存儲(chǔ)讀出數(shù)據(jù)的奇偶性。
圖14所示的校驗(yàn)子S1×S1×S1+S3的計(jì)算器主要由B0～B9、C0～C9所示的20個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成，是計(jì)算校驗(yàn)子S1×S1×S1+S3的裝置。
首先，在STEP1中，用C表示的寄存器全部復(fù)位至“0”，在10次重復(fù)STEP2的運(yùn)算時(shí)，在C表示的寄存器中產(chǎn)生S1×S1×S1(＝S13)。將它補(bǔ)入并存儲(chǔ)在D10～D19表示的寄存器中。
按至此的計(jì)算，在D0～D9表示的寄存器中存儲(chǔ)S1×S1(＝σ1)，在D10～D19表示的寄存器中存儲(chǔ)S1^3+S3(＝σ2)，在A(yíng)0～A9表示的寄存器中存儲(chǔ)S1，在P表示的寄存器中存儲(chǔ)讀出數(shù)據(jù)的奇偶性。
再有，即使用圖14所示的校驗(yàn)子S1×S1×S1+S3的計(jì)算器獲得的σ1原封不動(dòng)，也可以使錯(cuò)誤位置檢測(cè)器動(dòng)作，但由于在最初形成上需要時(shí)間，所以為了最初形成上高速地進(jìn)行，利用圖15所示的σ1→λ1轉(zhuǎn)換器將σ1轉(zhuǎn)換成λ1。
圖15所示的σ1→λ1轉(zhuǎn)換器主要由B0～B9、C0～C9所示的20個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成，將σ1轉(zhuǎn)換成λ1。
首先，在STEP1中，用C表示的寄存器全部復(fù)位至“0”，在10次重復(fù)STEP2的運(yùn)算時(shí)，在C表示的寄存器中產(chǎn)生λ1。將它存儲(chǔ)在D0～D9表示的寄存器中。
按至此的計(jì)算，在D0～D9表示的寄存器中存儲(chǔ)λ1，在D10～D19表示的寄存器中存儲(chǔ)σ2，在A(yíng)0～A9表示的寄存器中存儲(chǔ)S1，在P表示的寄存器中存儲(chǔ)讀出數(shù)據(jù)的奇偶性。
再有，即使用圖15所示的σ1→λ1轉(zhuǎn)換器獲得的σ2原封不動(dòng)，也可以使錯(cuò)誤位置檢測(cè)器動(dòng)作，但由于在最初形成上需要時(shí)間，所以為了最初形成上高速地進(jìn)行，利用圖16所示的σ2→λ2轉(zhuǎn)換器將σ2轉(zhuǎn)換成λ2。
圖16所示的σ2→λ2轉(zhuǎn)換器主要由B0～B9、C0～C9所示的20個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成，將σ2轉(zhuǎn)換成λ2。
首先，在STEP1中，用C表示的寄存器全部復(fù)位至“0”，在10次重復(fù)STEP2的運(yùn)算時(shí)，用C表示的寄存器中產(chǎn)生λ2。將它存儲(chǔ)在D10～D19表示的寄存器中。
按至此的計(jì)算，在D0～D9表示的寄存器中存儲(chǔ)λ1，在D10～D19表示的寄存器中存儲(chǔ)λ2，在A(yíng)0～A9表示的寄存器中存儲(chǔ)S1，在P表示的寄存器中存儲(chǔ)讀出數(shù)據(jù)的奇偶性。
圖17所示的錯(cuò)誤位置檢測(cè)器主要由D0～D19、A0～A9所示的30個(gè)移位寄存器18和多個(gè)邏輯運(yùn)算電路19構(gòu)成。
該錯(cuò)誤位置檢測(cè)器檢測(cè)D0～D9所示的寄存器中存儲(chǔ)的λ1、D10～D19所示的寄存器中存儲(chǔ)的λ2和A0～A9所示的寄存器中存儲(chǔ)的校驗(yàn)子S1，與輸出控制信號(hào)發(fā)生電路8產(chǎn)生的輸出控制信號(hào)OUTCLK同步，利用時(shí)鐘信號(hào)Φ進(jìn)行工作。這種情況下，在下述條件式
A0＝D0+D10
A1＝D1+D11
A2＝D2+D12
A3＝D3+D13
A4＝D4+D14
A5＝D5+D15
A6＝D6+D16
A7＝D7+D17
A8＝D8+D18
A9＝D9+D19
成立時(shí)，通過(guò)來(lái)自數(shù)據(jù)存儲(chǔ)電路17的各信號(hào)線(xiàn)DL_0～DL_7，使對(duì)D0端子～D7輸出的讀出數(shù)據(jù)反轉(zhuǎn)，進(jìn)行錯(cuò)誤校正。
在時(shí)鐘信號(hào)Φ的一個(gè)周期(錯(cuò)誤位置運(yùn)算的一個(gè)周期)后，如果條件式成立，那么列地址0地址號(hào)碼的讀出數(shù)據(jù)錯(cuò)誤。在詳細(xì)的實(shí)例中，例如，如果信號(hào)線(xiàn)DL-3的錯(cuò)誤位置檢測(cè)電路在時(shí)鐘信號(hào)Φ的的第200周期(錯(cuò)誤位置運(yùn)算的第200周期)時(shí)滿(mǎn)足條件式，那么可檢測(cè)出199地址號(hào)碼的列地址錯(cuò)誤。
圖18表示圖1中的錯(cuò)誤校正電路11中根據(jù)讀出數(shù)據(jù)進(jìn)行錯(cuò)誤位置檢測(cè)和校正的算法一例。
首先，在步驟S101中，讀出存儲(chǔ)器段，輸入最前面開(kāi)始的列地址數(shù)據(jù)。接著，在步驟S102中，利用存儲(chǔ)器段讀出數(shù)據(jù)存儲(chǔ)電路17中的數(shù)據(jù)。接著，在步驟S103中，使D0～D19表示的寄存器、P表示的寄存器都復(fù)位成“0”。接著，在步驟S104中，將變量列地址寄存器Add_col的內(nèi)容設(shè)定為0。該變量列地址寄存器Add_col在列地址發(fā)生電路16中，按照變量列地址寄存器Add_col的內(nèi)容產(chǎn)生列地址信號(hào)CSL。
接著，在步驟S105中，利用列地址，從選擇的數(shù)據(jù)存儲(chǔ)電路17輸出讀出數(shù)據(jù)。而且，在步驟S106中，判定變量列地址寄存器Add_col的內(nèi)容是否為516，在變量列地址寄存器Add_col的內(nèi)容達(dá)到516的情況下，在步驟S108中，開(kāi)關(guān)SW4、SW6、SW7截止，而如果變量列地址寄存器Add_col的內(nèi)容在516以外，那么在步驟S107中，開(kāi)關(guān)SW4、SW6、SW7導(dǎo)通。
接著，在步驟S109中，與錯(cuò)誤校正控制信號(hào)ECCLK同步，利用產(chǎn)生的時(shí)鐘信號(hào)Φ進(jìn)行校驗(yàn)子和奇偶運(yùn)算。而且，在步驟S110中，判定是否變量列地址寄存器Add_col的內(nèi)容＝547，如果為547以外，那么返回步驟S111，推進(jìn)一個(gè)變量列地址寄存器Add_col的內(nèi)容，返回所述步驟S105。這樣，一邊一次一次地增加直至變量地址寄存器Add_col的內(nèi)容＝547，一邊反復(fù)進(jìn)行校驗(yàn)子和奇偶的運(yùn)算。再有，與錯(cuò)誤校正控制信號(hào)ECCLK同步后，進(jìn)行上述步驟S105～S111的動(dòng)作。
而且，在所述步驟S110中，如果判定變量地址寄存器Add_col的內(nèi)容＝547，那么在步驟S112中，判定校驗(yàn)子S1是否為0。如果該判定結(jié)果為S1＝0，那么在步驟S113中判定是否S3＝0。如果該判定結(jié)果為S3＝0，那么判定沒(méi)有錯(cuò)誤，在步驟S114中，將狀態(tài)設(shè)定為“正?！薄?br> 與此相對(duì)，如果在所述步驟S112中的判定結(jié)果為S1＝0，在所述步驟S113中的判定結(jié)果為S3≠0，那么判定產(chǎn)生3比特以上的錯(cuò)誤，在步驟S115中將狀態(tài)設(shè)定為“不能校正”。
與此相對(duì)，如果所述步驟S112中的判定結(jié)果為S1≠0，那么在步驟S116中判定是否S3＝0。如果該判定結(jié)果為S3＝0，那么判定產(chǎn)生3比特以上的錯(cuò)誤，在步驟S122中將狀態(tài)設(shè)定為“不能校正”。此外，如果在步驟S116中的判定結(jié)果為S3≠0，那么在步驟S117中，進(jìn)行S3的轉(zhuǎn)換、σ1的計(jì)算、σ2的計(jì)算、λ1的計(jì)算、λ2的計(jì)算。
接著，在步驟S118中，判定λ2是否為0。如果該判定結(jié)果為λ2＝0，那么判定產(chǎn)生1比特錯(cuò)誤，在步驟S119中在狀態(tài)上設(shè)定“1比特錯(cuò)誤”。
與此相對(duì)，如果所述步驟S118中的判定結(jié)果為λ2≠0，那么在步驟S120中，判定寫(xiě)入數(shù)據(jù)產(chǎn)生的奇偶和讀出數(shù)據(jù)產(chǎn)生的奇偶是否一致。如果該判定結(jié)果為奇偶一致，那么判定產(chǎn)生2比特錯(cuò)誤，在步驟S121中在狀態(tài)上設(shè)定“2比特錯(cuò)誤”。此外，如果在所述步驟S120中的判定結(jié)果為奇偶不一致，那么判定產(chǎn)生3比特以上的錯(cuò)誤，在步驟S122中，在狀態(tài)上設(shè)定“不能校正”。而且，如果狀態(tài)確定，那么在步驟S123中再次將變量列地址寄存器Add_col的內(nèi)容設(shè)定為0。再有，與錯(cuò)誤校正控制信號(hào)ECCLK同步后，進(jìn)行上述步驟S112～S123、S105～S111。
接著，在步驟S124中，進(jìn)行一個(gè)周期的錯(cuò)誤位置運(yùn)算，在步驟S125中判定變量列地址寄存器Add_col的內(nèi)容是否與數(shù)據(jù)輸出開(kāi)始的列地址一致。如果該判定結(jié)果為不一致，那么移至步驟S126，推進(jìn)一個(gè)變量列地址寄存器Add_col的內(nèi)容，返回所述步驟S124。這樣，經(jīng)一次一次增加，直至變量列地址寄存器Add_col的內(nèi)容與數(shù)據(jù)輸出開(kāi)始的列地址一致，再返回步驟S124～S126。再有，與錯(cuò)誤校正控制信號(hào)ECCLK同步，與產(chǎn)生的時(shí)鐘信號(hào)Φ同步，進(jìn)行上述步驟S124～S126的動(dòng)作。
在所述步驟S125中，如果判定變量列地址寄存器Add_col的內(nèi)容與數(shù)據(jù)輸出開(kāi)始的列地址一致，那么在步驟S127中，與讀出允許信號(hào)nRE同步，與產(chǎn)生的OUTCLK同步，進(jìn)行錯(cuò)誤位置運(yùn)算，根據(jù)變量列地址寄存器Add_col的內(nèi)容，進(jìn)行數(shù)據(jù)的向外部的輸出。
再有，錯(cuò)誤位置運(yùn)算和數(shù)據(jù)輸出根據(jù)讀出允許信號(hào)nRE僅重復(fù)來(lái)自外部的要求。這樣，通過(guò)在一個(gè)周期前調(diào)查是否應(yīng)該校正輸出數(shù)據(jù)，可以高速地進(jìn)行輸出。當(dāng)然，如果不考慮高速地輸出，也可以在同一周期中處理輸出和應(yīng)該進(jìn)行的校正。
圖19表示圖18所示的算法中數(shù)據(jù)讀出動(dòng)作的時(shí)序一例。
就是說(shuō)，在圖19中，首先，在地址鎖存允許信號(hào)ALE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，進(jìn)行存儲(chǔ)器段的選擇和數(shù)據(jù)輸出開(kāi)始列地址的指定，輸入地址數(shù)據(jù)ad0～ad2(圖18的步驟S101)。
如果取入地址數(shù)據(jù)ad2，那么讀出指令信號(hào)READ自動(dòng)地變?yōu)椤癏”，從被選擇的存儲(chǔ)器段向數(shù)據(jù)存儲(chǔ)電路17讀出存儲(chǔ)器單元的數(shù)據(jù)(圖18的步驟S102)。此外，在該期間，D0～D19表示的寄存器、P表示的寄存器都被復(fù)位到“0”(圖18的步驟S103)，變量列地址寄存器Add_col的內(nèi)容被設(shè)定為0(圖18的步驟S104)。
變量列地址寄存器Add_col在列地址發(fā)生電路16中，根據(jù)該變量列地址寄存器Add_col的內(nèi)容產(chǎn)生列地址信號(hào)CSL。
如果向數(shù)據(jù)存儲(chǔ)電路17的數(shù)據(jù)讀出結(jié)束，那么數(shù)據(jù)鎖存讀出指令信號(hào)DLREAD變?yōu)椤癏”，因此輸出錯(cuò)誤校正控制信號(hào)ECCLK。與錯(cuò)誤校正控制信號(hào)ECCLK同步，按照從列地址0地址號(hào)碼至547地址號(hào)碼的順序，根據(jù)列地址，將來(lái)自被選擇的數(shù)據(jù)存儲(chǔ)電路17的讀出數(shù)據(jù)輸出至錯(cuò)誤校正電路11，進(jìn)行校驗(yàn)子和奇偶計(jì)算(圖18的步驟S105～S111)。
接著，計(jì)算指令信號(hào)CALC變?yōu)椤癏”，再次輸出錯(cuò)誤校正控制信號(hào)ECCLK。與錯(cuò)誤校正控制信號(hào)ECCLK同步，進(jìn)行讀出數(shù)據(jù)的錯(cuò)誤檢測(cè)(圖18的步驟S112～S122)。
如果CALC變?yōu)椤癓”，那么數(shù)據(jù)輸出指令信號(hào)OUTPUT變?yōu)椤癏”，輸出輸出控制信號(hào)OUTCLK，進(jìn)行向外部的輸出準(zhǔn)備(圖18的步驟S123～S126)。在圖19的例中，由于數(shù)據(jù)輸出開(kāi)始列地址為“1”地址號(hào)碼，所以進(jìn)行兩次錯(cuò)誤位置運(yùn)算(圖18的步驟S124)。
然后，讀出指令信號(hào)READ變?yōu)椤癓”，變?yōu)榭上蛲獠枯敵?。在該讀出指令信號(hào)READ為“H”期間，占線(xiàn)信號(hào)nBUSY為“L”，傳送處于向外部輸出準(zhǔn)備中的狀態(tài)。
在讀出允許信號(hào)nRE從“H”過(guò)渡到“L”的時(shí)序中，輸出控制信號(hào)OUTPUT從“L”變?yōu)椤癏”，輸出列地址信號(hào)CSL，從讀出數(shù)據(jù)D0～D7對(duì)應(yīng)的D0端子～D7端子開(kāi)始輸出。同時(shí)，為了檢測(cè)后面的列地址的輸出數(shù)據(jù)是否有錯(cuò)誤，進(jìn)行錯(cuò)誤位置運(yùn)算(圖18的步驟S127)。
在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，如果輸入狀態(tài)讀出指令的16進(jìn)制碼“70”H，那么如圖18的步驟S114、S115、S119、S121、S122中所述的那樣，輸出設(shè)定的狀態(tài)。此外，如果輸入上述狀態(tài)讀出指令“70”H，那么狀態(tài)讀出指令信號(hào)STATUS變?yōu)椤癏”。接受該狀態(tài)讀出指令信號(hào)STATUS，在nCE＝“L”時(shí)，在讀出允許信號(hào)nRE從“H”過(guò)渡到“L”的時(shí)序中，從狀態(tài)端子D0～端子D7開(kāi)始輸出。例如，使用來(lái)自端子D0～端子D2的輸出，如下述表4那樣輸出。
表4
狀態(tài) 寫(xiě)入1比特錯(cuò)誤2比特錯(cuò)誤不能校正D00001D10101D20011
D0表示的寄存器的狀態(tài)數(shù)據(jù)意味著還包含錯(cuò)誤校正讀出上成功嗎(0＝“通過(guò)”/1＝“失敗”)。如果在寫(xiě)入/清除后進(jìn)行狀態(tài)讀出，那么如果成功就產(chǎn)生0，而如果不成功就產(chǎn)生1。
D0表示的寄存器的狀態(tài)數(shù)據(jù)作為讀出/寫(xiě)入/清除的狀態(tài)數(shù)據(jù)共同使用。D1表示的寄存器和D2表示的寄存器表示最大的錯(cuò)誤數(shù)。
圖11～17的電路與各信號(hào)線(xiàn)DL_0～DL_7對(duì)應(yīng)設(shè)置，由于同時(shí)動(dòng)作，所以可獲得各自的錯(cuò)誤數(shù)。作為狀態(tài)，輸出最大的錯(cuò)誤數(shù)。
圖20表示圖18所示的算法中不進(jìn)行錯(cuò)誤校正輸出讀出數(shù)據(jù)的動(dòng)作時(shí)序的一例。
在本例中，還輸出檢查數(shù)據(jù)和奇偶數(shù)據(jù)。因此，可以在外部檢查錯(cuò)誤校正電路11的動(dòng)作。
就是說(shuō)，在圖20中，首先，在指令鎖存允許信號(hào)CLE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，輸入錯(cuò)誤校正不激活指令的16進(jìn)制碼“B0”H。再有，該錯(cuò)誤校正不激活指令也可以使用與寫(xiě)入時(shí)的錯(cuò)誤校正不激活指令“A0”H相同的指令。
圖20所示的動(dòng)作時(shí)序與圖19所示的動(dòng)作時(shí)序大致相同。不同點(diǎn)在于，(1)投入“B0”H指令，(2)即使檢測(cè)出錯(cuò)誤數(shù)據(jù)也不校正進(jìn)行輸出，(3)還輸出檢查數(shù)據(jù)和奇偶數(shù)據(jù)。
圖21表示圖1中的ECCENB端子上輸入的錯(cuò)誤校正電路激活信號(hào)ECCENB為“L”時(shí)的數(shù)據(jù)讀出動(dòng)作的時(shí)序一例。
如果錯(cuò)誤校正電路激活信號(hào)ECCENB為“L”，那么在圖1中的指令接口3中按不激活錯(cuò)誤校正電路11那樣轉(zhuǎn)換。
就是說(shuō)，在圖21中，在地址鎖存允許信號(hào)ALE為“H”期間內(nèi)的寫(xiě)入允許信號(hào)nWE的上升中，進(jìn)行存儲(chǔ)器段的選擇和數(shù)據(jù)輸出開(kāi)始列地址的指定，輸入地址數(shù)據(jù)ad0～ad2。
如果取入地址數(shù)據(jù)ad2，那么讀出指令信號(hào)READ自動(dòng)地變?yōu)椤癏”，從被選擇的存儲(chǔ)器段向數(shù)據(jù)存儲(chǔ)電路17進(jìn)行存儲(chǔ)器單元的數(shù)據(jù)讀出。然后，讀出指令信號(hào)READ變?yōu)椤癓”，變得可向外部輸出。此外，數(shù)據(jù)輸出指令信號(hào)OUTPUT變?yōu)椤癏”，輸出控制信號(hào)OUTPUT變得可輸出。在讀出指令信號(hào)READ為“H”期間，占線(xiàn)信號(hào)nBUSY為“L”，傳送處于向外部輸出準(zhǔn)備中的狀態(tài)。
在讀出允許信號(hào)nRE從“H”過(guò)渡到“L”的時(shí)序中，輸出控制信號(hào)OUTCLK從“L”變?yōu)椤癏”，輸出列地址信號(hào)CSL，讀出數(shù)據(jù)D0～D7從D0端子～D7端子開(kāi)始輸出。
圖22表示在圖3所示的系統(tǒng)中電源上升時(shí)自動(dòng)地進(jìn)行預(yù)定地址號(hào)碼的存儲(chǔ)器段讀出的動(dòng)作時(shí)序的一例。
就是說(shuō)，在圖22中，如果電源電壓VCC從0V上升，達(dá)到預(yù)定的電壓值，那么通電檢測(cè)電路2使通電檢測(cè)信號(hào)PON達(dá)到“H”。指令接口3接受上述通電檢測(cè)信號(hào)PON的從“L”向“H”的過(guò)渡，自動(dòng)地使讀出指令信號(hào)READ為“H”，開(kāi)始讀出。地址緩沖器4也自動(dòng)地將地址數(shù)據(jù)設(shè)定為預(yù)定值。在本例中，數(shù)據(jù)輸出開(kāi)始列地址被設(shè)定為“0”地址號(hào)碼。
圖22所示的動(dòng)作時(shí)序與圖19所示的動(dòng)作時(shí)序大致相同，不同點(diǎn)在于，利用通電檢測(cè)信號(hào)PON來(lái)起動(dòng)。
<第二實(shí)施例>
第二實(shí)施例與上述第一實(shí)施例僅在讀出動(dòng)作上有所不同。
裝載第二實(shí)施例的錯(cuò)誤校正電路的快閃存儲(chǔ)器的電路結(jié)構(gòu)與圖1所示的電路結(jié)構(gòu)大致相同，而且，不同點(diǎn)在于，接受來(lái)自外部的錯(cuò)誤校正指令，利用指令接口3輸出錯(cuò)誤校正讀出指令信號(hào)ECREAD。
圖23表示在第二實(shí)施例中在圖1中的錯(cuò)誤校正電路11中利用讀出數(shù)據(jù)進(jìn)行錯(cuò)誤位置檢測(cè)和校正的算法一例，與參照?qǐng)D18在上述第一實(shí)施例的圖1中的錯(cuò)誤校正電路11情況下利用讀出數(shù)據(jù)進(jìn)行錯(cuò)誤位置檢測(cè)和校正的算法的不同。
就是說(shuō)，首先，在步驟S201中，讀出存儲(chǔ)器段，輸入最前面開(kāi)始的列地址數(shù)據(jù)。接著，在步驟S202中，利用存儲(chǔ)器段讀出數(shù)據(jù)存儲(chǔ)電路17中的數(shù)據(jù)。接著，在步驟S203中，使D0D19表示的寄存器、P表示的寄存器都復(fù)位成“0”。接著，在步驟S204中，將變量列地址寄存器Add_col的內(nèi)容設(shè)定為0。該變量列地址寄存器Add_col在列地址發(fā)生電路16中，根據(jù)它的內(nèi)容產(chǎn)生列地址信號(hào)CSL。
接著，在步驟S205中，利用列地址，從選擇的數(shù)據(jù)存儲(chǔ)電路17中向外部輸出讀出數(shù)據(jù)。而且，在步驟S206中，判定變量列地址寄存器Add_col的內(nèi)容是否為516，在達(dá)到516的情況下，在步驟S208中，開(kāi)關(guān)SW4、SW6、SW7截止，而如果在516以外，那么在步驟S207中，開(kāi)關(guān)SW4、SW6、SW7導(dǎo)通。
接著，在步驟S209中，在與來(lái)自外部的讀出允許信號(hào)nRE同步的輸出控制信號(hào)OUTCLK同步，利用產(chǎn)生的時(shí)鐘信號(hào)Φ進(jìn)行校驗(yàn)子和奇偶運(yùn)算。而且，在步驟S210中，推進(jìn)一個(gè)變量列地址寄存器Add_col的內(nèi)容后，返回步驟S205。這樣，一邊一次一次增加直至變量地址寄存器Add_col的內(nèi)容＝527，一邊反復(fù)進(jìn)行校驗(yàn)子和奇偶的運(yùn)算。再有，與輸出控制信號(hào)OUTCLK同步后，進(jìn)行上述步驟S205～S210的動(dòng)作。
接著，在步驟S211中，如果在指令接口3中輸入作為校正讀出指令的例如16進(jìn)制碼“20”H，那么根據(jù)校正讀出指令信號(hào)ECREAD進(jìn)行錯(cuò)誤校正動(dòng)作。而且，在步驟S212中，開(kāi)關(guān)SW4、SW6、SW7導(dǎo)通。而且，在步驟S213中，與錯(cuò)誤校正控制信號(hào)ECCLK同步，利用產(chǎn)生的時(shí)鐘信號(hào)Φ進(jìn)行校驗(yàn)子和奇偶運(yùn)算。
而且，在步驟S214中，判定變量列地址Add_col的內(nèi)容是否為547，如果是547以外，那么移至步驟S215，前進(jìn)一次，返回所述步驟S213。于是，一邊一次一次增加直至變量地址寄存器Add_col的內(nèi)容＝547，一邊反復(fù)進(jìn)行校驗(yàn)子和奇偶的運(yùn)算。再有，與錯(cuò)誤校正控制信號(hào)ECCLK同步后，進(jìn)行上述步驟S213～S215的動(dòng)作。
而且，在所述步驟S214中，如果判定變量列地址Add_col的內(nèi)容＝547，那么在步驟S216中，判定校驗(yàn)子S1是否為0。如果該判定結(jié)果為S1＝0，那么在步驟S217中判定是否S3＝0。如果該判定結(jié)果為S3＝0，那么判定沒(méi)有錯(cuò)誤，在步驟S218中將狀態(tài)設(shè)定為“正常”。
與此相對(duì)，如果所述步驟S216中的判定結(jié)果為S1＝0，所述步驟S217中的判定結(jié)果為S3≠0，那么判定產(chǎn)生3比特以上的錯(cuò)誤，在步驟S219中將狀態(tài)設(shè)定為“不能校正”。
與此相對(duì)，如果所述步驟S216中的判定結(jié)果為S1≠0，那么在步驟S220中判定是否S3＝0。如果該判定結(jié)果為S3＝0，那么判定為產(chǎn)生3比特以上的錯(cuò)誤，在步驟S226中將狀態(tài)設(shè)定為“不能校正”。此外，如果在所述步驟S220中的判定結(jié)果為S3≠0，那么在步驟S221中，進(jìn)行S3的轉(zhuǎn)換、σ1的計(jì)算、σ2的計(jì)算、λ1的計(jì)算、λ2的計(jì)算。
接著，在步驟S222中，判定λ2是否為0。如果λ2＝0，那么該判定結(jié)果就判定為產(chǎn)生1比特錯(cuò)誤，在步驟S223中在狀態(tài)上設(shè)定“1比特錯(cuò)誤”。
與此相對(duì)，如果所述步驟S222中的判定結(jié)果為λ2≠0，那么在步驟S224中，判定寫(xiě)入數(shù)據(jù)產(chǎn)生的奇偶和讀出數(shù)據(jù)產(chǎn)生的奇偶是否一致。如果該判定結(jié)果為奇偶一致，那么判定產(chǎn)生2比特錯(cuò)誤，在步驟S225中在狀態(tài)上設(shè)定“2比特錯(cuò)誤”。
與此相對(duì)，如果所述步驟S224中的判定結(jié)果為奇偶不一致，那么判定產(chǎn)生3比特以上的錯(cuò)誤，在步驟S226中在狀態(tài)上設(shè)定“不能校正”。如果狀態(tài)確定，那么在步驟S227中將變量列地址寄存器Add_col的內(nèi)容再次設(shè)定成0，在步驟S228中將錯(cuò)誤位置運(yùn)算進(jìn)行一個(gè)循環(huán)。再有，與錯(cuò)誤校正控制信號(hào)ECCLK同步后，進(jìn)行上述步驟S216～S228的動(dòng)作。
接著，在步驟S229中，在指令鎖存允許信號(hào)CLE為“H”，在寫(xiě)入允許信號(hào)nWE的上升中，如果輸入16進(jìn)制碼“70”H，那么在步驟S230中輸出在所述步驟S218、S219、S223、S225、S226中分別設(shè)定的狀態(tài)。
就是說(shuō)，如果輸入狀態(tài)讀出指令“70”H，那么狀態(tài)讀出指令信號(hào)STATUS變?yōu)椤癏”。接收狀態(tài)讀出指令信號(hào)STATUS，在芯片允許信號(hào)nCE＝“L”時(shí)，在讀出允許信號(hào)nRE從“H”過(guò)渡到“L”中，在所述步驟S230中，例如，如表4所示，從D0端子～D2端子輸出狀態(tài)。
通常，由于沒(méi)有錯(cuò)誤，所以輸出狀態(tài)“正?！?，讀出結(jié)束。如果輸出1比特或2比特錯(cuò)誤的狀態(tài)，那么再次輸出讀出數(shù)據(jù)。此時(shí)，進(jìn)行校正輸出。如果輸出“不能校正”的狀態(tài)，那么變?yōu)樽x出結(jié)束，不能校正的存儲(chǔ)器段為被破壞的存儲(chǔ)器段，由CPU21識(shí)別。
圖24表示圖23所示的算法中數(shù)據(jù)讀出動(dòng)作時(shí)序的一例。
在地址鎖存允許信號(hào)ALE為“H”期間，在寫(xiě)入允許信號(hào)nWE的上升中，進(jìn)行存儲(chǔ)器段的選擇和數(shù)據(jù)輸出開(kāi)始列地址的指定，輸入地址數(shù)據(jù)ad0～ad2(圖23的步驟S201)。
如果取入地址數(shù)據(jù)ad2，那么讀出指令信號(hào)READ自動(dòng)地變?yōu)椤癏”，從被選擇的存儲(chǔ)器段向數(shù)據(jù)存儲(chǔ)電路17進(jìn)行存儲(chǔ)器單元的數(shù)據(jù)讀出(圖23的步驟S202)。此外，在此期間，用D0～D19表示的寄存器、用P表示的寄存器都被復(fù)位成“0”(圖23的步驟S203)，變量列地址寄存器Add_col的內(nèi)容被復(fù)位成0(圖23的步驟S204)。變量列地址寄存器Add_col在列地址發(fā)生電路16中，根據(jù)該變量列地址寄存器Add_col的內(nèi)容產(chǎn)生列地址信號(hào)CSL。在讀出指令信號(hào)READ為“H”期間，占線(xiàn)信號(hào)nBUSY為“L”，傳送處于向外部輸出準(zhǔn)備中的狀態(tài)。
如果向數(shù)據(jù)存儲(chǔ)電路17的輸出讀出結(jié)束，那么數(shù)據(jù)輸出指令信號(hào)OUTPUT變?yōu)椤癏”，由此，與復(fù)位允許信號(hào)nRE同步后，輸出輸出控制信號(hào)OUTCLK。與輸出控制信號(hào)OUTCLK同步，按從列地址0地址號(hào)碼至527地址號(hào)碼的順序，將根據(jù)列地址來(lái)自被選擇的數(shù)據(jù)存儲(chǔ)電路17的讀出數(shù)據(jù)輸出至錯(cuò)誤校正電路11，進(jìn)行校驗(yàn)子和奇偶計(jì)算(圖23的步驟S205～S210)。
如果輸入校正讀出指令“20”H(圖23的步驟S211)，那么校正讀出指令信號(hào)ECREAD變?yōu)椤癏”，接受該信號(hào)，數(shù)據(jù)鎖存讀出指令信號(hào)DLREAD變?yōu)椤癏”，由此輸出錯(cuò)誤校正控制信號(hào)ECCLK。與錯(cuò)誤校正控制信號(hào)ECCLK同步，按從列地址528地址號(hào)碼至547地址號(hào)碼的順序，將根據(jù)列地址來(lái)自被選擇的數(shù)據(jù)存儲(chǔ)電路17的讀出數(shù)據(jù)輸出至錯(cuò)誤校正電路11，進(jìn)行校驗(yàn)子和奇偶計(jì)算(圖23的步驟S212～S215)。
接著，計(jì)算指令信號(hào)CALC變?yōu)椤癏”，再次輸出錯(cuò)誤校正控制信號(hào)ECCLK。與錯(cuò)誤校正控制信號(hào)ECCLK同步，進(jìn)行讀出數(shù)據(jù)的錯(cuò)誤檢測(cè)(圖23的步驟S216～S226)。
如果計(jì)算指令信號(hào)CALC變?yōu)椤癓”，那么數(shù)據(jù)輸出指令信號(hào)OUTPUT變?yōu)椤癏”，輸出輸出控制信號(hào)OUTCLK，進(jìn)行向外部的輸出準(zhǔn)備(圖23的步驟S227、S228)。錯(cuò)誤校正讀出指令信號(hào)ECREAD變?yōu)椤癓”后，結(jié)束校正讀出動(dòng)作。在錯(cuò)誤校正讀出指令信號(hào)ECREAD為“H”期間，占線(xiàn)信號(hào)nBUSY成“L”，傳送處于向外部輸出準(zhǔn)備中的狀態(tài)。
在指令鎖存允許信號(hào)CLE為“H”期間，在寫(xiě)入允許信號(hào)nWE的上升中，如果輸入狀態(tài)讀出指令“70”H(圖23的步驟S229)，那么在圖23的步驟S230中輸出在圖23的步驟S218、S219、S223、S225、S226中復(fù)位的狀態(tài)。這種情況下，如果輸入狀態(tài)讀出指令“70”H，那么狀態(tài)讀出指令信號(hào)STATUS變?yōu)椤癏”。在接受狀態(tài)讀出指令信號(hào)STATUS，nCE＝“L”時(shí)，在nRE從“H”過(guò)渡到“L”的時(shí)序中，例如，如表4所示，從D0端子～D2端子輸出狀態(tài)。
如果是1比特或2比特錯(cuò)誤的狀態(tài)，那么讀出允許信號(hào)nRE處于從“H”過(guò)渡至“L”時(shí)序，輸出控制信號(hào)OUTCLK從“L”變?yōu)椤癏”，輸出列地址信號(hào)CSL，從D0端子～D7端子開(kāi)始讀出數(shù)據(jù)的輸出。同時(shí)，為了檢查隨后的列地址的輸出數(shù)據(jù)是否有錯(cuò)誤，進(jìn)行錯(cuò)誤位置運(yùn)算。這樣，通過(guò)在1周期前進(jìn)行調(diào)查，可以高速輸出是否應(yīng)該校正輸出數(shù)據(jù)。當(dāng)然，如果不考慮高速輸出，那么也可以在同一周期中處理是否應(yīng)該輸出和校正的檢測(cè)。
在上述第二實(shí)施例中，如所述第一實(shí)施例所述那樣，可以容易地激活或不激活錯(cuò)誤校正電路。此外，檢查數(shù)據(jù)和奇偶數(shù)據(jù)的輸出也容易。
圖25表示第一實(shí)施例和第二實(shí)施例的快閃存儲(chǔ)器中數(shù)據(jù)清除動(dòng)作時(shí)序一例的圖。
其中，該圖表示從存儲(chǔ)器單元陣列12的各陣列A、B中各選擇一個(gè)存儲(chǔ)器塊，同時(shí)清除兩個(gè)塊的情況。
在指令鎖存允許信號(hào)CLE為“H”期間，在寫(xiě)入允許信號(hào)nWE的上升中，輸入作為清除地址輸入指令的16進(jìn)制碼“60”H。接著，在地址鎖存允許信號(hào)ALE為“H”期間，取入第二次的地址數(shù)據(jù)。在指令鎖存允許信號(hào)CLE再次為“H”期間，在寫(xiě)入允許信號(hào)nWE的上升中，輸入清除地址輸入指令“60”H，接著，在地址鎖存允許信號(hào)ALE為“H”期間，取入第二次的地址數(shù)據(jù)。再有，在僅清除1塊的情況下，不進(jìn)行第二次清除地址輸入指令“60”H的輸入和地址的輸入。
在指令鎖存允許信號(hào)CLE為“H”期間，在寫(xiě)入允許信號(hào)的nWE上升中輸入作為清除指令的16進(jìn)制碼“90”H，清除指令信號(hào)ERASE變?yōu)椤癏”，清除選擇的塊。在清除指令信號(hào)ERASE為“H”期間，占線(xiàn)信號(hào)nBUSY變?yōu)椤癓”，向外部傳送處于內(nèi)部處理中的狀態(tài)。
在以上說(shuō)明中，為了容易理解分別采用檢查數(shù)據(jù)和奇偶數(shù)據(jù)，但奇偶數(shù)據(jù)也是檢查錯(cuò)誤程度的一種檢查數(shù)據(jù)。
從上述實(shí)施例中可以理解，本發(fā)明分別提供具有下述特征的快閃存儲(chǔ)器。
就是說(shuō)，本發(fā)明第1方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；指令接口3，接受來(lái)自外部的寫(xiě)入數(shù)據(jù)輸入指令“80”，產(chǎn)生寫(xiě)入數(shù)據(jù)輸入指令信號(hào)INPUT，接受來(lái)自外部的寫(xiě)入指令“10”H，產(chǎn)生寫(xiě)入指令信號(hào)PRO；第一信號(hào)緩沖器10，接受從外部輸入的第一信號(hào)nWE；控制信號(hào)發(fā)生電路9，被所述寫(xiě)入指令信號(hào)PRO激活，產(chǎn)生控制信號(hào)CGCLK；數(shù)據(jù)輸入緩沖器5，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)INPUT激活，與所述第一信號(hào)nWE同步，接受從外部輸入的寫(xiě)入數(shù)據(jù)；錯(cuò)誤校正電路11，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)INPUT激活，與所述第一信號(hào)nWE同步，接受所述寫(xiě)入數(shù)據(jù)，被所述寫(xiě)入指令PRO激活，與所述控制信號(hào)CGCLK同步后，產(chǎn)生錯(cuò)誤校正的檢查數(shù)據(jù)；地址緩沖器4，接受從外部輸入的地址數(shù)據(jù)；地址信號(hào)發(fā)生電路16，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)INPUT激活，與所述第一信號(hào)nWE同步，根據(jù)所述地址數(shù)據(jù)按預(yù)定順序產(chǎn)生地址信號(hào)CSL，被所述寫(xiě)入指令信號(hào)PRO激活，與所述控制信號(hào)CSL同步，按預(yù)定順序產(chǎn)生地址信號(hào)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元M來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路接受分配的地址信號(hào)CSL，取入并暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)；和寫(xiě)入裝置(13，14，15)，被所述寫(xiě)入指令PRO激活，將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中暫時(shí)存儲(chǔ)的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段。
而且，作為優(yōu)選實(shí)施例，配有占線(xiàn)信號(hào)輸出電路3，按照所述寫(xiě)入指令信號(hào)PRO，向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第1方案的快閃存儲(chǔ)器，對(duì)寫(xiě)入電路的信息數(shù)據(jù)的輸入與外部控制的信號(hào)nWE同步進(jìn)行，但使錯(cuò)誤校正電路在兩個(gè)期間中與兩個(gè)控制信號(hào)同步動(dòng)作，就是說(shuō)，第一期間與外部控制信號(hào)nWE同步，在第二期間自動(dòng)地產(chǎn)生內(nèi)部控制信號(hào)CGCLK，并與它同步。
由此，即使在未輸入外部控制信號(hào)期間，也可以用內(nèi)部錯(cuò)誤校正電路產(chǎn)生用于錯(cuò)誤校正的檢查數(shù)據(jù)，向?qū)懭腚娐份敵鰴z查數(shù)據(jù)等處理可以在快閃存儲(chǔ)器的內(nèi)部自動(dòng)地處理。因此，可以提供與未裝載以往的錯(cuò)誤校正電路的快閃存儲(chǔ)器具有互換性的快閃存儲(chǔ)器。
此外，本發(fā)明第2方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列12；控制信號(hào)發(fā)生電路7，產(chǎn)生控制信號(hào)ECCLK；第一信號(hào)緩沖器8，接受從外部輸入的第一信號(hào)nRE；地址緩沖器4，接受從外部輸入的地址數(shù)據(jù)；地址信號(hào)發(fā)生電路16，與所述控制信號(hào)ECCLK同步后，按預(yù)定順序產(chǎn)生地址信號(hào)CSL，與所述第一信號(hào)nRE同步，根據(jù)所述地址數(shù)據(jù)，按預(yù)定順序產(chǎn)生地址信號(hào)CSL；讀出裝置(13，14，15)，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列12中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元m中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元M來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從與被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)，各數(shù)據(jù)存儲(chǔ)電路接受分配的地址信號(hào)CSL，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器5，與所述第一控制信號(hào)nRE同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路11，與所述控制信號(hào)ECCLK同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，第一控制信號(hào)nRE同步，判斷從所述數(shù)據(jù)緩沖器5輸出的數(shù)據(jù)是否有錯(cuò)誤，并進(jìn)行校正。
而且，作為優(yōu)選實(shí)施例，配有
(1)指令接口3，接受來(lái)自外部的狀態(tài)讀出指令“70”H，產(chǎn)生狀態(tài)讀出指令信號(hào)STATUS；和狀態(tài)輸出裝置(5，11)，通過(guò)所述數(shù)據(jù)輸出緩沖器5輸出在從被所述狀態(tài)讀出指令信號(hào)STATUS激活的存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置(5，11)可輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可檢測(cè)存在的(n+1)個(gè)錯(cuò)誤，所述狀態(tài)輸出裝置(5，11)可輸出是否進(jìn)行錯(cuò)誤校正。
(4)配有占線(xiàn)信號(hào)輸出電路3，在從所述存儲(chǔ)器單元M的數(shù)據(jù)讀出和所述錯(cuò)誤校正電路11接受從存儲(chǔ)器單元M中讀出的數(shù)據(jù)期間連續(xù)地向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第2方案的快閃存儲(chǔ)器，使來(lái)自讀出電路的信息數(shù)據(jù)的輸出與外部控制的信號(hào)nRE同步進(jìn)行，但使錯(cuò)誤校正電路在兩個(gè)期間中與兩個(gè)控制信號(hào)同步動(dòng)作，就是說(shuō)，第一期間與外部控制信號(hào)nRE同步，在第二期間自動(dòng)地產(chǎn)生內(nèi)部控制信號(hào)ECCLK，并與其同步。
由此，即使在未輸入外部控制信號(hào)期間，也可以用內(nèi)部錯(cuò)誤校正電路產(chǎn)生用于錯(cuò)誤校正的檢查數(shù)據(jù)。向錯(cuò)誤校正電路讀出來(lái)自錯(cuò)誤校正的讀出電路的讀出數(shù)據(jù)(信息數(shù)據(jù)和檢查數(shù)據(jù))等處理可以在快閃存儲(chǔ)器的內(nèi)部自動(dòng)地處理。因此，可以提供與未裝載以往的錯(cuò)誤校正電路的快閃存儲(chǔ)器具有互換性的快閃存儲(chǔ)器。
此外，本發(fā)明第3方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列12；指令接口3，接受來(lái)自外部的校正讀出指令“20”H，產(chǎn)生校正讀出指令信號(hào)ECREAD；控制信號(hào)發(fā)生電路7，被所述校正讀出指令信號(hào)ECREAD激活，產(chǎn)生控制信號(hào)ECCLK；第一信號(hào)緩沖器8，接受從外部輸入的第一信號(hào)nRE；地址緩沖器4，接受從外部輸入的地址數(shù)據(jù)；地址信號(hào)發(fā)生電路16，與所述第一信號(hào)nRE同步，根據(jù)所述地址數(shù)據(jù)按預(yù)定順序產(chǎn)生地址信號(hào)CSL，被所述校正讀出指令信號(hào)ECREAD激活，與所述控制信號(hào)ECCLK同步后，按預(yù)定的順序產(chǎn)生地址信號(hào)CSL；讀出裝置(13，14，15)，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列12中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元M中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元M來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從與被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)，各數(shù)據(jù)存儲(chǔ)電路接受分配的地址信號(hào)CSL，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器5，與所述第一控制信號(hào)nRE同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)；錯(cuò)誤校正電路11，與所述第一控制信號(hào)nRE同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，與所述控制信號(hào)ECCLK同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，判斷從存儲(chǔ)器單元M讀出的數(shù)據(jù)中是否有錯(cuò)誤，在有錯(cuò)誤的情況下特定該數(shù)據(jù)。
而且，作為優(yōu)選實(shí)施例，配有
(1)指令接口3，接受來(lái)自外部的狀態(tài)讀出指令“70”H，產(chǎn)生狀態(tài)讀出指令信號(hào)STATUS；和狀態(tài)輸出裝置(5，11)，通過(guò)所述數(shù)據(jù)輸出緩沖器5輸出在從被所述狀態(tài)讀出指令信號(hào)STATUS激活的存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置(5，11)可輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可檢測(cè)存在的(n+1)個(gè)錯(cuò)誤，所述狀態(tài)輸出裝置(5，11)可輸出是否進(jìn)行錯(cuò)誤校正。
(4)配有占線(xiàn)信號(hào)輸出電路3，在所述存儲(chǔ)器單元M的數(shù)據(jù)讀出期間向外部輸出占線(xiàn)信號(hào)nBUSY，并且，按照所述校正讀出指令信號(hào)ECREAD向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第3方案的快閃存儲(chǔ)器，在兩個(gè)期間中，使兩個(gè)控制信號(hào)同步，使錯(cuò)誤校正電路動(dòng)作，就是說(shuō)，第一期間使外部控制信號(hào)nRE同步，第二期間自動(dòng)地產(chǎn)生內(nèi)部控制信號(hào)ECCLK，并與該信號(hào)同步。由此，即使在未輸出外部控制信號(hào)期間，也可以用內(nèi)部錯(cuò)誤校正電路產(chǎn)生用于錯(cuò)誤校正的檢查數(shù)據(jù)，在有錯(cuò)誤的情況下，特定該數(shù)據(jù)等的處理可以在快閃存儲(chǔ)器的內(nèi)部自動(dòng)地處理。因此，可以提供與未裝載以往的錯(cuò)誤校正電路的快閃存儲(chǔ)器具有互換性的快閃存儲(chǔ)器。
此外，本發(fā)明第4方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；指令接口3，接受來(lái)自外部的寫(xiě)入數(shù)據(jù)輸入指令“80”H，產(chǎn)生寫(xiě)入數(shù)據(jù)輸入指令信號(hào)INPUT，接受來(lái)自外部的寫(xiě)入指令“10H”，產(chǎn)生寫(xiě)入指令信號(hào)PRO；第一信號(hào)緩沖器10，接受從外部輸入的第一信號(hào)nWE；控制信號(hào)發(fā)生電路9，被所述寫(xiě)入指令信號(hào)PRO激活，產(chǎn)生控制信號(hào)CGCLK；數(shù)據(jù)輸入緩沖器5，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)INPUT激活，與所述第一信號(hào)nWE同步，接受從外部輸入的寫(xiě)入數(shù)據(jù)；錯(cuò)誤校正電路11，被所述寫(xiě)入數(shù)據(jù)輸入指令信號(hào)INPUT激活，與所述第一信號(hào)nWE同步，接受所述寫(xiě)入數(shù)據(jù)，被所述寫(xiě)入指令PRO激活，與所述控制信號(hào)CGCLK同步后，產(chǎn)生錯(cuò)誤校正的檢查數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元M來(lái)設(shè)置，與所述第一信號(hào)nWE和所述控制信號(hào)CGCLK同步后，取入并暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)；寫(xiě)入裝置(13，14，15)，被所述寫(xiě)入指令PRO激活，將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中暫時(shí)存儲(chǔ)的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段。
而且，作為優(yōu)選實(shí)施例，配有占線(xiàn)信號(hào)輸出電路3，按照所述寫(xiě)入指令信號(hào)PRO向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第4方案的快閃存儲(chǔ)器，與所述第一方案的快閃存儲(chǔ)器相比，不同點(diǎn)在于，在取入并暫時(shí)存儲(chǔ)數(shù)據(jù)存儲(chǔ)電路17中的寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)時(shí)，沒(méi)有分配的地址信號(hào)，外部控制信號(hào)nEW和內(nèi)部控制信號(hào)CGCLK同步，但可以獲得與第一方案的快閃存儲(chǔ)器基本相同的效果。
此外，本發(fā)明第5方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列12；控制信號(hào)發(fā)生電路7，產(chǎn)生控制信號(hào)ECCLK；第一信號(hào)緩沖器8，接受從外部輸入的第一信號(hào)nRE；地址緩沖器4，取入從外部輸入的地址數(shù)據(jù)；讀出裝置(13，14，15)，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列12中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元M中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元M來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從與被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)，與所述控制信號(hào)ECCLK和所述第一控制信號(hào)nRE同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器5，與所述第一控制信號(hào)nRE同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)；錯(cuò)誤校正電路11，與所述控制信號(hào)ECCLK同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，與所述第一控制信號(hào)nRE同步，判斷從所述數(shù)據(jù)輸出緩沖器5輸出的數(shù)據(jù)是否有錯(cuò)誤，并進(jìn)行校正。
而且，作為優(yōu)選實(shí)施例，配有
(1)指令接口3，接受來(lái)自外部的狀態(tài)讀出指令“70”H，產(chǎn)生狀態(tài)讀出指令信號(hào)STATUS；和狀態(tài)輸出裝置(5，11)，通過(guò)所述數(shù)據(jù)輸出緩沖器5輸出在從被狀態(tài)讀出指令信號(hào)STATUS激活的存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置(5，11)可輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可檢測(cè)存在的(n+1)個(gè)錯(cuò)誤，所述狀態(tài)輸出裝置(5，11)可輸出是否進(jìn)行錯(cuò)誤校正。
(4)配有占線(xiàn)信號(hào)輸出電路3，在從存儲(chǔ)器單元M的數(shù)據(jù)讀出和所述錯(cuò)誤校正電路11接受從存儲(chǔ)器單元M中讀出的數(shù)據(jù)期間，連續(xù)地向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第5方案的快閃存儲(chǔ)器，與所述第2方案的快閃存儲(chǔ)器相比，不同點(diǎn)在于，在從數(shù)據(jù)存儲(chǔ)電路17輸出數(shù)據(jù)時(shí)，不分配地址信號(hào)，使內(nèi)部控制信號(hào)ECCLK和外部控制信號(hào)nRE同步，可獲得與上述第2方案的快閃存儲(chǔ)器基本相同的效果。
此外，本發(fā)明第6方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列12；指令接口3，接受來(lái)自外部的校正讀出指令“20”H，產(chǎn)生校正讀出指令信號(hào)ECREAD；控制信號(hào)發(fā)生電路7，產(chǎn)生被所述校正讀出指令信號(hào)ECREAD激活的控制信號(hào)ECCLK；第一信號(hào)緩沖器8，接受從外部輸入的第一信號(hào)nRE；地址緩沖器4，取入從外部輸入的地址數(shù)據(jù)；讀出裝置(13，14，15)，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列12中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元M中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元M來(lái)設(shè)置，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從與被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)，與所述第一控制信號(hào)nRE同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器5，與所述第一控制信號(hào)nRE同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路11，與所述第一控制信號(hào)nRE同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，與所述控制信號(hào)ECCLK同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，判斷在從存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤，在有錯(cuò)誤的情況下，特定該數(shù)據(jù)。
而且，作為優(yōu)選實(shí)施例，配有
(1)指令接口3，接受來(lái)自外部的狀態(tài)讀出指令“70”H，產(chǎn)生狀態(tài)讀出指令信號(hào)STATUS；和狀態(tài)輸出裝置(5，11)，通過(guò)所述數(shù)據(jù)輸出緩沖器5輸出在從被狀態(tài)讀出指令信號(hào)STATUS激活的存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置(5，11)可輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可檢測(cè)存在的(n+1)個(gè)錯(cuò)誤，所述狀態(tài)輸出裝置(5，11)可輸出是否進(jìn)行錯(cuò)誤校正。
(4)配有占線(xiàn)信號(hào)輸出電路3，在存儲(chǔ)器單元M的數(shù)據(jù)讀出期間，向外部輸出占線(xiàn)信號(hào)nBUSY，并且，按照所述校正讀出指令信號(hào)ECREAD向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第6方案的快閃存儲(chǔ)器，與所述第3方案的快閃存儲(chǔ)器相比，不同點(diǎn)在于，在從數(shù)據(jù)存儲(chǔ)電路17輸出數(shù)據(jù)時(shí)，不分配地址信號(hào)，使外部控制信號(hào)nRE和內(nèi)部控制信號(hào)ECCLK同步，可獲得與上述第3方案的快閃存儲(chǔ)器基本相同的效果。
此外，本發(fā)明第7方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；信號(hào)緩沖器10，接受從外部輸入的第一信號(hào)nEW，在第一期間輸出第一控制信號(hào)INCLK；控制信號(hào)發(fā)生電路9，在與所述第一期間不同的第二期間，自動(dòng)地產(chǎn)生第二控制信號(hào)CGCLK；數(shù)據(jù)輸入緩沖器5，與所述第一信號(hào)nEW同步，接受從外部輸入的寫(xiě)入數(shù)據(jù)；錯(cuò)誤校正電路11，與所述第一控制信號(hào)INCLK同步，接受所述寫(xiě)入數(shù)據(jù)，與所述第二控制信號(hào)CGCLK同步后，產(chǎn)生用于錯(cuò)誤校正的檢查數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元M來(lái)設(shè)置，與所述第一控制信號(hào)INCLK和所述第二控制信號(hào)CGCLK同步，取入并暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)；和將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中暫時(shí)存儲(chǔ)的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置(13，14，15)。
而且，作為優(yōu)選實(shí)施例，配有
(1)占線(xiàn)信號(hào)輸出電路3，在所述第二期間向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第7方案的快閃存儲(chǔ)器，與所述第1方案的快閃存儲(chǔ)器相比，不同點(diǎn)在于使用兩個(gè)內(nèi)部控制信號(hào)CGCLK、INCLK，但可獲得與上述第1方案的快閃存儲(chǔ)器大致相同的效果。
此外，本發(fā)明第8方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列12；控制信號(hào)發(fā)生電路7，在第一期間自動(dòng)地產(chǎn)生第一控制信號(hào)ECCLK；信號(hào)緩沖器8，接受從外部輸入的第一信號(hào)nRE，在與所述第一期間不同的第二期間輸出第二控制信號(hào)OUTCLK；接受從外部輸入的地址數(shù)據(jù)的地址緩沖器4；讀出裝置(13，14，15)，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列12中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元M中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，相對(duì)于各個(gè)存儲(chǔ)器單元M設(shè)置各數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)，在與所述第一控制信號(hào)ECCLK和所述第二控制信號(hào)OUTCLK同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器5，與所述第二控制信號(hào)OUTCLK同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路11，與所述第一控制信號(hào)ECCLK同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，與所述第二信號(hào)OUTCLK同步后，判斷從所述數(shù)據(jù)輸出緩沖器5中輸出的數(shù)據(jù)是否有錯(cuò)誤，并進(jìn)行校正。
而且，作為優(yōu)選實(shí)施例，配有
(1)指令接口3，接受來(lái)自外部的狀態(tài)讀出指令“70”H，產(chǎn)生狀態(tài)讀出指令信號(hào)STATUS；和狀態(tài)輸出裝置(5，11)，通過(guò)所述數(shù)據(jù)輸出緩沖器5輸出在從被狀態(tài)讀出指令信號(hào)STATUS激活的存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置(5，11)可輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可檢測(cè)存在的(n+1)個(gè)錯(cuò)誤，所述狀態(tài)輸出裝置(5，11)可輸出是否進(jìn)行錯(cuò)誤校正。
(4)而且，配有占線(xiàn)信號(hào)輸出電路3，在從存儲(chǔ)器單元M的數(shù)據(jù)讀出和所述錯(cuò)誤校正電路11接受從存儲(chǔ)器單元M中讀出的數(shù)據(jù)期間，連續(xù)地向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第8方案的快閃存儲(chǔ)器，與所述第2方案的快閃存儲(chǔ)器相比，不同點(diǎn)在于使用兩個(gè)內(nèi)部控制信號(hào)ECCLK、OUTCLK，但可獲得與上述第2方案的快閃存儲(chǔ)器大致相同的效果。
此外，本發(fā)明第9方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列12；信號(hào)緩沖器8，接受從外部輸入的第一信號(hào)nRE，在第一期間輸出第一控制信號(hào)OUTCLK；控制信號(hào)發(fā)生電路7，在與所述第一期間不同的第二期間，自動(dòng)地產(chǎn)生第二控制信號(hào)ECCLK；接受從外部輸入的地址數(shù)據(jù)的地址緩沖器4；讀出裝置(13，14，15)，根據(jù)所述地址數(shù)據(jù)，選擇所述存儲(chǔ)器單元陣列12中的存儲(chǔ)器段，從被選擇的存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元M中讀出數(shù)據(jù)；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，相對(duì)于各個(gè)存儲(chǔ)器單元M設(shè)置各數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路暫時(shí)存儲(chǔ)從被選擇的存儲(chǔ)器段對(duì)應(yīng)的存儲(chǔ)器單元M中讀出的數(shù)據(jù)，在與所述第一控制信號(hào)OUTCLK和所述第二控制信號(hào)ECCLK同步，輸出從暫時(shí)存儲(chǔ)的存儲(chǔ)器單元中讀出的數(shù)據(jù)；數(shù)據(jù)輸出緩沖器5，與所述第一控制信號(hào)OUTCLK同步，向外部輸出從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)；和錯(cuò)誤校正電路11，與所述第一控制信號(hào)OUTCLK同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，與所述第二控制信號(hào)ECCLK同步，接受從所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17輸出的從存儲(chǔ)器單元M中讀出的數(shù)據(jù)，判斷在從存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤，在有錯(cuò)誤的情況下，特定該數(shù)據(jù)。
而且，作為優(yōu)選實(shí)施例，配有
(1)指令接口3，接受來(lái)自外部的狀態(tài)讀出指令“70”H，產(chǎn)生狀態(tài)讀出指令信號(hào)STATUS；和狀態(tài)輸出裝置(5，11)，通過(guò)所述數(shù)據(jù)輸出緩沖器5輸出在從被狀態(tài)讀出指令信號(hào)STATUS激活的存儲(chǔ)器單元M中讀出的數(shù)據(jù)中是否有錯(cuò)誤。
(2)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的多個(gè)數(shù)據(jù)，所述狀態(tài)輸出裝置(5，11)可輸出錯(cuò)誤的數(shù)。
(3)所述錯(cuò)誤校正電路11可校正從存儲(chǔ)器單元M中讀出的數(shù)據(jù)內(nèi)的n個(gè)(n≥1)數(shù)據(jù)，可檢測(cè)存在的(n+1)個(gè)錯(cuò)誤，所述狀態(tài)輸出裝置(5，11)可輸出是否進(jìn)行錯(cuò)誤校正。
(4)占線(xiàn)信號(hào)輸出電路3，在存儲(chǔ)器單元M的數(shù)據(jù)讀出期間向外部輸出占線(xiàn)信號(hào)nBUSY，并且，在所述第二期間向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第9方案的快閃存儲(chǔ)器，與所述第3方案的快閃存儲(chǔ)器相比，不同點(diǎn)在于使用兩個(gè)內(nèi)部控制信號(hào)ECCLK、OUTCLK，但可獲得與上述第3方案的快閃存儲(chǔ)器大致相同的效果。
此外，本發(fā)明第10方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；向外部輸出占線(xiàn)信號(hào)nBUSY的占線(xiàn)信號(hào)輸出電路3；接受從外部輸入的各個(gè)存儲(chǔ)器單元中寫(xiě)入的寫(xiě)入數(shù)據(jù)的數(shù)據(jù)輸入緩沖器5；暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)的n比特可存儲(chǔ)的多個(gè)數(shù)據(jù)存儲(chǔ)電路17；和錯(cuò)誤校正電路11，在取入m1比特(m1＜n)的寫(xiě)入數(shù)據(jù)，產(chǎn)生m2比特(m1+m2＜n)的檢查數(shù)據(jù)，以及產(chǎn)生所述m2比特的檢查數(shù)據(jù)后，取入m3比特(m1+m2+m3＜n)的寫(xiě)入數(shù)據(jù)，產(chǎn)生m4比特(m1+m2+m3+m4≤n)的檢查數(shù)據(jù)；其特征在于，m2比特的檢查數(shù)據(jù)在m1比特的寫(xiě)入數(shù)據(jù)輸入至所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17后被輸入并暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中，m4比特的檢查數(shù)據(jù)在m3比特的寫(xiě)入數(shù)據(jù)輸入至所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17后被輸入并暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中，所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中暫時(shí)存儲(chǔ)的m1比特和m3比特的寫(xiě)入數(shù)據(jù)以及m2比特和m4比特的檢查數(shù)據(jù)在m4比特的檢查數(shù)據(jù)暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17后被寫(xiě)入所述存儲(chǔ)器段，所述錯(cuò)誤校正電路11在產(chǎn)生所述m2比特的檢查數(shù)據(jù)時(shí)從所述占線(xiàn)信號(hào)輸出電路3向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第10方案的快閃存儲(chǔ)器，接受兩個(gè)存儲(chǔ)器段部分的信息數(shù)據(jù)，匯總寫(xiě)入兩個(gè)存儲(chǔ)器段中。如果輸入第一存儲(chǔ)器段中寫(xiě)入的信息數(shù)據(jù)，那么取出占線(xiàn)信號(hào)，如偽寫(xiě)入那樣觀(guān)察快閃管理系統(tǒng)，在內(nèi)部產(chǎn)生檢查數(shù)據(jù)。因此，由于與寫(xiě)入相比可以在短時(shí)間內(nèi)處理產(chǎn)生的檢查數(shù)據(jù)，所以可以提供偽寫(xiě)入時(shí)間短的快閃存儲(chǔ)器。
此外，本發(fā)明第11方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；向外部輸出占線(xiàn)信號(hào)nBUSY的占線(xiàn)信號(hào)輸出電路3；和錯(cuò)誤校正電路11，讀出來(lái)自所述存儲(chǔ)器段的讀出數(shù)據(jù)，特定錯(cuò)誤的讀出數(shù)據(jù)；其特征在于，經(jīng)過(guò)讀出來(lái)自所述存儲(chǔ)器段的讀出數(shù)據(jù)期間和所述錯(cuò)誤校正電路11特定錯(cuò)誤的讀出數(shù)據(jù)期間，利用所述占線(xiàn)信號(hào)輸出電路3進(jìn)行連接，并向外部輸出占線(xiàn)信號(hào)nBUSY。
按照上述第11方案的快閃存儲(chǔ)器，經(jīng)過(guò)讀出來(lái)自存儲(chǔ)器段的數(shù)據(jù)期間和用錯(cuò)誤校正電路11特定錯(cuò)誤的期間，進(jìn)行連接并向外部輸出占線(xiàn)信號(hào)nBUSY。因此，可以提供與以往未裝載的錯(cuò)誤校正電路的快閃存儲(chǔ)器具有互換性的快閃存儲(chǔ)器。
此外，本發(fā)明第12方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；向外部輸出從所述存儲(chǔ)器段中讀出的讀出數(shù)據(jù)的數(shù)據(jù)緩沖器5；和錯(cuò)誤校正電路11，輸出來(lái)自所述數(shù)據(jù)緩沖器5的讀出數(shù)據(jù)，同時(shí)為了特定讀出數(shù)據(jù)中錯(cuò)誤的讀出數(shù)據(jù)，輸入讀出數(shù)據(jù)；其特征在于，所述錯(cuò)誤校正電路11在再次向外部輸出來(lái)自數(shù)據(jù)緩沖器5的讀出數(shù)據(jù)時(shí)，校正錯(cuò)誤的讀出數(shù)據(jù)。
而且，作為優(yōu)選實(shí)施例，配有
(1)向外部輸出錯(cuò)誤狀態(tài)的狀態(tài)輸出電路(5，11)。
(2)暫時(shí)存儲(chǔ)從所述存儲(chǔ)器段中讀出的讀出數(shù)據(jù)的多個(gè)數(shù)據(jù)存儲(chǔ)電路17。
按照上述第12的快閃存儲(chǔ)器，以邊向外部輸出讀出數(shù)據(jù)一邊使錯(cuò)誤校正電路動(dòng)作。然后，進(jìn)行剩余的錯(cuò)誤校正處理，僅在有錯(cuò)誤的情況下，再次校正錯(cuò)誤并向外部輸出。
因此，可以縮短了內(nèi)部錯(cuò)誤校正電路中來(lái)自讀出數(shù)據(jù)的錯(cuò)誤檢出和進(jìn)行該錯(cuò)誤特定所需要的時(shí)間，并縮短偽讀出時(shí)間，可以提供平均讀出時(shí)間短的快閃存儲(chǔ)器。
此外，本發(fā)明第13方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；將預(yù)定的信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置(13，14，15)；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置(13，14，15)；和錯(cuò)誤校正電路11，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述n比特信息數(shù)據(jù)的錯(cuò)誤校正；其特征在于，所述錯(cuò)誤校正電路11將至少一個(gè)以上的預(yù)定存儲(chǔ)器單元中存儲(chǔ)的信息數(shù)據(jù)置換成預(yù)定的偽數(shù)據(jù)，產(chǎn)生所述檢查數(shù)據(jù)，將從所述預(yù)定存儲(chǔ)器單元中讀出的信息數(shù)據(jù)置換成所述偽數(shù)據(jù)，校正所述信息數(shù)據(jù)。
按照上述第13方案的快閃存儲(chǔ)器，將預(yù)定存儲(chǔ)器單元中寫(xiě)入的信息數(shù)據(jù)置換成固定數(shù)據(jù)，產(chǎn)生檢查數(shù)據(jù)，進(jìn)行錯(cuò)誤校正。
因此，快閃存儲(chǔ)器管理系統(tǒng)即使在該存儲(chǔ)器單元中寫(xiě)入追加信息數(shù)據(jù)的情況下，也可以提供正確地進(jìn)行錯(cuò)誤校正的快閃存儲(chǔ)器。
此外，本發(fā)明第14方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；將預(yù)定的n比特信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置(13，14，15)；從所述存儲(chǔ)器段中讀出所述n比特信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置(13，14，15)；錯(cuò)誤校正電路11，利用所述n比特信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述n比特信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述n比特信息數(shù)據(jù)的錯(cuò)誤校正；其特征在于，所述錯(cuò)誤校正電路11在外部輸入的所述信息數(shù)據(jù)為m比特(m＜n)情況下將預(yù)定的(n-m)比特的偽數(shù)據(jù)作為信息數(shù)據(jù)有效地添加，產(chǎn)生所述檢查數(shù)據(jù)。
按照上述第14方案的快閃存儲(chǔ)器，從外部輸入的信息數(shù)據(jù)長(zhǎng)度即使不是預(yù)定的長(zhǎng)度，也可以正確地進(jìn)行錯(cuò)誤校正。就是說(shuō)，即使來(lái)自快閃存儲(chǔ)器管理系統(tǒng)的信息數(shù)據(jù)長(zhǎng)度比預(yù)定長(zhǎng)度短，也可以正確地進(jìn)行錯(cuò)誤校正。因此，可以提供不依賴(lài)于信息數(shù)據(jù)長(zhǎng)度可以正確地進(jìn)行錯(cuò)誤校正的快閃存儲(chǔ)器。
此外，本發(fā)明第15方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置(13，14，15)；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置(13，14，15)；錯(cuò)誤校正電路11，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；和開(kāi)關(guān)電路3，選擇向外部輸出錯(cuò)誤校正的所述信息數(shù)據(jù)還是向外部輸出未錯(cuò)誤校正的所述信息數(shù)據(jù)。
按照上述第15方案的快閃存儲(chǔ)器，設(shè)置電開(kāi)關(guān)，可以選擇激活或不激活內(nèi)部裝載的錯(cuò)誤校正電路。因此，可以提供可以容易進(jìn)行不良解析的快閃存儲(chǔ)器。
就是說(shuō)，在正常激活錯(cuò)誤校正電路中，如果校正錯(cuò)誤并輸出，如果不清楚造成錯(cuò)誤的錯(cuò)誤校正電路或造成錯(cuò)誤的存儲(chǔ)器單元，那么存在制品實(shí)驗(yàn)中難以進(jìn)行不良解析情況的問(wèn)題，但通過(guò)設(shè)置選擇電路，可以不產(chǎn)生上述問(wèn)題。
此外，本發(fā)明第16方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置(13，14，15)；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置(13，14，15)；錯(cuò)誤校正電路11，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；和開(kāi)關(guān)電路3，選擇激活還是不激活所述錯(cuò)誤校正電路11。
按照第16方案的快閃存儲(chǔ)器，在制品出廠(chǎng)時(shí)設(shè)置固定的開(kāi)關(guān)，可以選擇激活或不激活在內(nèi)部裝載的錯(cuò)誤校正電路。因此，可以提供可同時(shí)生產(chǎn)使內(nèi)部錯(cuò)誤校正電路動(dòng)作的制品和不動(dòng)作的制品的快閃存儲(chǔ)器。
就是說(shuō)，在采用快閃存儲(chǔ)器的系統(tǒng)側(cè)進(jìn)行錯(cuò)誤校正的情況下，由于內(nèi)部的錯(cuò)誤校正動(dòng)作只不過(guò)延遲寫(xiě)入和讀出動(dòng)作，所以必須不激活內(nèi)部錯(cuò)誤校正電路。因此，分開(kāi)制作使內(nèi)部錯(cuò)誤校正電路動(dòng)作的制品和不動(dòng)作的制品，存在生產(chǎn)率低的問(wèn)題，但通過(guò)設(shè)置選擇電路可以解決這個(gè)問(wèn)題。
此外，本發(fā)明第17方案的快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列12；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置(13，14，15)；從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置(13，14，15)；錯(cuò)誤校正電路11，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述檢查數(shù)據(jù)的錯(cuò)誤校正；和隨著投入電源自動(dòng)地讀出預(yù)定的存儲(chǔ)器段的數(shù)據(jù)的裝置(2，3，13，14，15)。
按照上述第17方案的快閃存儲(chǔ)器，在采用電源投入的同時(shí)自動(dòng)地從存儲(chǔ)器單元陣列中讀出預(yù)定數(shù)據(jù)的快閃存儲(chǔ)器的系統(tǒng)中，由于在快閃存儲(chǔ)器中裝載錯(cuò)誤校正電路，所以在任何情況下都可以進(jìn)行錯(cuò)誤校正，可以提供穩(wěn)定并且可靠性高的快閃存儲(chǔ)器。
就是說(shuō)，在使用電源投入的同時(shí)自動(dòng)地從存儲(chǔ)器單元陣列中讀出預(yù)定數(shù)據(jù)的快閃存儲(chǔ)器的系統(tǒng)中，如果形成根據(jù)其預(yù)定的數(shù)據(jù)控制快閃存儲(chǔ)器的系統(tǒng)，那么即使該系統(tǒng)進(jìn)行錯(cuò)誤校正，也可以解決有關(guān)該預(yù)定數(shù)據(jù)在系統(tǒng)恢復(fù)前錯(cuò)誤校正無(wú)效的問(wèn)題。
此外，本發(fā)明第18方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；多值寫(xiě)入裝置(13，14，15)，將第一信息數(shù)據(jù)和第一檢查數(shù)據(jù)各1比特地寫(xiě)入所述存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，然后，將寫(xiě)入的第一信息數(shù)據(jù)和寫(xiě)入的第一檢查數(shù)據(jù)以及第二信息數(shù)據(jù)和第二檢查數(shù)據(jù)各1比特地原樣寫(xiě)入所述存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元M中，在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特的數(shù)據(jù)；多值讀出裝置(13，14，15)，從所述存儲(chǔ)器段中讀出所述第一信息數(shù)據(jù)和所述第一檢查數(shù)據(jù)，從所述存儲(chǔ)器段中讀出所述第二信息數(shù)據(jù)和所述第二檢查數(shù)據(jù)；和錯(cuò)誤校正電路11，利用所述第一信息數(shù)據(jù)產(chǎn)生所述第一檢查數(shù)據(jù)，利用所述第二信息數(shù)據(jù)產(chǎn)生所述第二檢查數(shù)據(jù)，利用所述第一信息數(shù)據(jù)和所述第一檢查數(shù)據(jù)校正所述第一信息數(shù)據(jù)的錯(cuò)誤，利用所述第二信息數(shù)據(jù)和所述第二檢查數(shù)據(jù)校正所述第二信息數(shù)據(jù)的錯(cuò)誤；其特征在于，所述錯(cuò)誤校正電路11根據(jù)BCH符號(hào)進(jìn)行檢查數(shù)據(jù)的產(chǎn)生和錯(cuò)誤校正。
按照上述第18方案的快閃存儲(chǔ)器，將第一信息數(shù)據(jù)和第一檢查數(shù)據(jù)各1比特地寫(xiě)入存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，然后，利用寫(xiě)入的第一信息數(shù)據(jù)和第一檢查數(shù)據(jù)以及第二信息數(shù)據(jù)和第二檢查數(shù)據(jù)還各1比特地寫(xiě)入該存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特的數(shù)據(jù)。此外，裝載基于BCH符號(hào)的電路。因此，可以提供芯片尺寸比較小的多值快閃存儲(chǔ)器。
就是說(shuō)，在多值快閃存儲(chǔ)器中，因一個(gè)存儲(chǔ)器單元的破壞造成多個(gè)比特錯(cuò)誤。因此，作為錯(cuò)誤校正方法，有高效率的可閃現(xiàn)錯(cuò)誤校正的方法。另一方面，比特單位下的錯(cuò)誤校正電路比較精簡(jiǎn)，芯片尺寸的增大很小。作為多值快閃存儲(chǔ)器中采用的錯(cuò)誤校正電路，可以解決在采用比特單位錯(cuò)誤校正的錯(cuò)誤校正電路時(shí)救濟(jì)效率低的問(wèn)題。
此外，本發(fā)明第19方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；清除電路(13，14，15)，清除所述存儲(chǔ)器段，將全部存儲(chǔ)器單元的數(shù)據(jù)變?yōu)椤?”；將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置(13，14，15)；和錯(cuò)誤校正電路11，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；其特征在于，所述錯(cuò)誤校正電路利用所有“1”的信息數(shù)據(jù)產(chǎn)生所有“1”的檢查數(shù)據(jù)。
按照上述第19方案的快閃存儲(chǔ)器，清除的存儲(chǔ)器單元的數(shù)據(jù)為“0”。此外，相對(duì)于所有“0”的信息數(shù)據(jù)設(shè)定錯(cuò)誤校正電路，以便產(chǎn)生所有“0”的檢查數(shù)據(jù)。因此，可以提供在清除后的讀出中錯(cuò)誤校正電路也可以正常動(dòng)作的快閃存儲(chǔ)器。
就是說(shuō)，在清除裝載錯(cuò)誤校正電路的快閃存儲(chǔ)器的數(shù)據(jù)后，有讀出數(shù)據(jù)的情況。在這種情況下，如果錯(cuò)誤校正電路動(dòng)作，那么可以解決如果存在錯(cuò)誤就可能誤檢出的問(wèn)題。
此外，本發(fā)明第20方案快閃存儲(chǔ)器的特征在于包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；錯(cuò)誤校正電路11，由外部輸入的信息數(shù)據(jù)產(chǎn)生用于錯(cuò)誤校正的檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，相對(duì)于各個(gè)存儲(chǔ)器單元M設(shè)置的各數(shù)據(jù)存儲(chǔ)電路；將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中暫時(shí)存儲(chǔ)的信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的寫(xiě)入裝置(13，14，15)；在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中讀出來(lái)自所述存儲(chǔ)器段的所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置(13，14，15)；和向外部輸出所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中存儲(chǔ)的從存儲(chǔ)器段中讀出的信息數(shù)據(jù)和檢查數(shù)據(jù)的裝置(3，5，6，16)。
按照上述第20方案的快閃存儲(chǔ)器，配有向外部輸出從存儲(chǔ)器段中讀出的信息數(shù)據(jù)和檢查數(shù)據(jù)的裝置。因此，可以提供可以檢查是否正確產(chǎn)生檢查數(shù)據(jù)，可靠性高的快閃存儲(chǔ)器。
此外，本發(fā)明第21方案的快閃存儲(chǔ)器包括由多個(gè)快閃存儲(chǔ)器單元M構(gòu)成的存儲(chǔ)器段；錯(cuò)誤校正電路11，由外部輸入的信息數(shù)據(jù)產(chǎn)生用于錯(cuò)誤校正的檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正；多個(gè)數(shù)據(jù)存儲(chǔ)電路17，相對(duì)于各個(gè)存儲(chǔ)器單元M設(shè)置的各數(shù)據(jù)存儲(chǔ)電路；將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中暫時(shí)存儲(chǔ)的信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的寫(xiě)入裝置(13，14，15)；和在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中讀出來(lái)自所述存儲(chǔ)器段的所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置；其特征在于，在從外部輸入信息數(shù)據(jù)前，將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路17中存儲(chǔ)的數(shù)據(jù)都復(fù)位成預(yù)定的數(shù)據(jù)“1”。
按照上述第21方案的快閃存儲(chǔ)器，在錯(cuò)誤校正電路11中，將預(yù)定存儲(chǔ)器單元中寫(xiě)入的信息數(shù)據(jù)置換成固定數(shù)據(jù)，產(chǎn)生檢查數(shù)據(jù)。此時(shí)，將信息數(shù)據(jù)和檢查數(shù)據(jù)暫時(shí)存儲(chǔ)在相對(duì)于各個(gè)存儲(chǔ)器單元設(shè)置的多個(gè)數(shù)據(jù)存儲(chǔ)電路中，匯總寫(xiě)入存儲(chǔ)器單元。在數(shù)據(jù)存儲(chǔ)電路中，在輸入信息數(shù)據(jù)前，存儲(chǔ)的數(shù)據(jù)被復(fù)位成固定數(shù)據(jù)。因此，可以提供具有精簡(jiǎn)高速電路，同時(shí)不依賴(lài)于數(shù)據(jù)長(zhǎng)度，可以正確地進(jìn)行錯(cuò)誤校正的快閃存儲(chǔ)器。
再有，本發(fā)明不限于上述實(shí)施例。作為快閃存儲(chǔ)器單元，除了上述實(shí)施例的NAND型存儲(chǔ)器單元以外，也可以選擇NOR型存儲(chǔ)器單元、虛擬接地存儲(chǔ)器單元等存儲(chǔ)器單元的形態(tài)。此外，群的大小在上述實(shí)施例中為4區(qū)段，但也可以根據(jù)系統(tǒng)特性選擇8區(qū)段、9區(qū)段、16區(qū)段等。此外，群和區(qū)段的數(shù)也可以相同。
此外，在上述實(shí)施例中，在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特的數(shù)據(jù)，但在一個(gè)存儲(chǔ)器單元中也可以寫(xiě)入1比特、3比特、4比特的數(shù)據(jù)等。另外，在不脫離本發(fā)明主要精神的范圍內(nèi)，可以進(jìn)行各種變形。
如上所述，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求1，3，8，13，15，20，25，27，32和從屬它們的權(quán)利要求)在兩個(gè)期間與兩個(gè)控制信號(hào)同步后，使錯(cuò)誤校正電路動(dòng)作，第一期間與外部控制信號(hào)同步，第二期間自動(dòng)地產(chǎn)生內(nèi)部控制信號(hào)，通過(guò)與該信號(hào)同步，即使在未輸出外部控制信號(hào)期間，也可以在內(nèi)部自動(dòng)地進(jìn)行用內(nèi)部錯(cuò)誤校正電路產(chǎn)生用于錯(cuò)誤校正的檢查數(shù)據(jù)，向?qū)懭腚娐份斎霗z查數(shù)據(jù)，讀出從錯(cuò)誤校正的讀出電路向錯(cuò)誤校正電路的讀出數(shù)據(jù)(信息數(shù)據(jù)和檢查數(shù)據(jù))等處理。因此，可以提供與未裝載以往的錯(cuò)誤校正電路的快閃存儲(chǔ)器具有互換性的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求37)接受兩個(gè)存儲(chǔ)器段部分的信息數(shù)據(jù)，匯總寫(xiě)入兩個(gè)存儲(chǔ)器段中。如果輸入第一個(gè)存儲(chǔ)器段中寫(xiě)入的信息數(shù)據(jù)，那么取出占線(xiàn)信號(hào)，如偽寫(xiě)入那樣觀(guān)察快閃管理系統(tǒng)，在內(nèi)部產(chǎn)生檢查數(shù)據(jù)。與寫(xiě)入相比，由于可以在短時(shí)間內(nèi)處理產(chǎn)生的檢查數(shù)據(jù)，所以可以提供偽寫(xiě)入時(shí)間短的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求39和從屬它的權(quán)利要求)一邊向外部輸出讀出數(shù)據(jù)一邊使錯(cuò)誤校正電路動(dòng)作。然后，進(jìn)行剩余的錯(cuò)誤校正處理，僅在有錯(cuò)誤的情況下，再次校正錯(cuò)誤，向外部輸出。由此，可以提供平均讀出時(shí)間短的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求42)將預(yù)定的存儲(chǔ)器單元中寫(xiě)入的信息數(shù)據(jù)置換成固定數(shù)據(jù)，產(chǎn)生檢查數(shù)據(jù)，通過(guò)進(jìn)行錯(cuò)誤校正，即使在快閃存儲(chǔ)器管理系統(tǒng)在其存儲(chǔ)器單元中寫(xiě)入追加信息數(shù)據(jù)的情況下，也可以提供可以正確地進(jìn)行錯(cuò)誤校正的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求43)在如果從外部輸入的信息數(shù)據(jù)長(zhǎng)度不是預(yù)定長(zhǎng)度的情況下，通過(guò)可以有效地自動(dòng)追加固定數(shù)據(jù)，進(jìn)行檢查數(shù)據(jù)的產(chǎn)生和錯(cuò)誤校正，可以提供不依賴(lài)于信息數(shù)據(jù)長(zhǎng)度可以正確地進(jìn)行錯(cuò)誤校正的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求44)設(shè)有電開(kāi)關(guān)，通過(guò)選擇激活還是不激活在內(nèi)部裝載的錯(cuò)誤校正電路，可以提供容易進(jìn)行不良解析的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求45)在制品出廠(chǎng)時(shí)設(shè)有固定開(kāi)關(guān)，通過(guò)選擇激活還是不激活在內(nèi)部裝載的錯(cuò)誤校正電路，可以提供可同時(shí)生產(chǎn)內(nèi)部錯(cuò)誤校正電路動(dòng)作的制品和不動(dòng)作的制品的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求46)在動(dòng)作的快閃存儲(chǔ)器中裝載錯(cuò)誤校正電路，以便在電源投入的同時(shí)可自動(dòng)地讀出存儲(chǔ)器單元陣列的預(yù)定數(shù)據(jù)，可以提供在任何情況下都穩(wěn)定并且可靠性高的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求47)將第一信息數(shù)據(jù)和第一檢查數(shù)據(jù)各1比特地寫(xiě)入存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，然后，還用寫(xiě)入的第一信息數(shù)據(jù)和第一檢查數(shù)據(jù)以及第二信息數(shù)據(jù)和第二檢查數(shù)據(jù)各1比特地寫(xiě)入其存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特的數(shù)據(jù)。此外，裝載基于BCH符號(hào)的錯(cuò)誤校正電路。由此，可以提供芯片尺寸比較小的多值快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求48)可以提供在清除后的讀出中錯(cuò)誤校正電路也正常動(dòng)作的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求49)利用配有向外部輸出從存儲(chǔ)器段讀出的信息數(shù)據(jù)和檢查數(shù)據(jù)的裝置，可以檢查檢查數(shù)據(jù)是否正確地產(chǎn)生，可以提供可靠性高的快閃存儲(chǔ)器。
此外，本發(fā)明的快閃存儲(chǔ)器(權(quán)利要求50)有精簡(jiǎn)高速電路，同時(shí)不依賴(lài)于數(shù)據(jù)長(zhǎng)度，可以提供可正確地進(jìn)行錯(cuò)誤校正的快閃存儲(chǔ)器。
權(quán)利要求
1.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
占線(xiàn)信號(hào)輸出電路，向外部輸出占線(xiàn)信號(hào)，
數(shù)據(jù)輸入緩沖器，接受從外部輸入的向各個(gè)存儲(chǔ)器單元中寫(xiě)入的寫(xiě)入數(shù)據(jù)，
可存儲(chǔ)n比特多個(gè)數(shù)據(jù)存儲(chǔ)電路，暫時(shí)存儲(chǔ)所述寫(xiě)入數(shù)據(jù)，和
錯(cuò)誤校正電路，取入m1比特(m1＜n)的寫(xiě)入數(shù)據(jù)，產(chǎn)生m2比特(m1+m2＜n)的檢查數(shù)據(jù)，在產(chǎn)生所述m2比特的檢查數(shù)據(jù)后，取入m3比特(m1+m2+m3＜n)的寫(xiě)入數(shù)據(jù)，產(chǎn)生m4比特(m1+m2+m3+m4≤n)的檢查數(shù)據(jù)，
在m1比特的寫(xiě)入數(shù)據(jù)輸入至所述多個(gè)數(shù)據(jù)存儲(chǔ)電路后，m2比特的檢查數(shù)據(jù)被輸入并暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中，在m3比特的寫(xiě)入數(shù)據(jù)輸入至所述多個(gè)數(shù)據(jù)存儲(chǔ)電路后，m4比特的檢查數(shù)據(jù)被輸入并暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中，在m4比特的檢查數(shù)據(jù)暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中后，暫時(shí)存儲(chǔ)在所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中的m1和m3比特的寫(xiě)入數(shù)據(jù)以及m2和m4比特的檢查數(shù)據(jù)被寫(xiě)入所述存儲(chǔ)器段中，
所述錯(cuò)誤校正電路在產(chǎn)生所述m2比特的檢查數(shù)據(jù)時(shí)向外部輸出來(lái)自所述占線(xiàn)信號(hào)輸出電路的占線(xiàn)信號(hào)。
2.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
占線(xiàn)信號(hào)輸出電路，向外部輸出占線(xiàn)信號(hào)，和
錯(cuò)誤校正電路，讀出來(lái)自所述存儲(chǔ)器段的讀出數(shù)據(jù)，特定錯(cuò)誤的讀出數(shù)據(jù)，
在讀出來(lái)自所述存儲(chǔ)器段的讀出數(shù)據(jù)的期間和所述錯(cuò)誤校正電路特定錯(cuò)誤的讀出數(shù)據(jù)的期間，從所述占線(xiàn)信號(hào)輸出電路連續(xù)地向外部輸出占線(xiàn)信號(hào)。
3.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置，
自所述存儲(chǔ)器段讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置，和
錯(cuò)誤校正電路，自所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，由所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正，
所述錯(cuò)誤校正電路，將至少一個(gè)以上的規(guī)定存儲(chǔ)器單元中存儲(chǔ)的信息數(shù)據(jù)置換成預(yù)定的偽數(shù)據(jù)，產(chǎn)生所述檢查數(shù)據(jù)，將從所述規(guī)定的存儲(chǔ)器單元中讀出的信息數(shù)據(jù)置換成所述偽數(shù)據(jù)，校正所述信息數(shù)據(jù)。
4.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
將規(guī)定的n比特信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置，
從所述存儲(chǔ)器段中讀出所述n比特信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置，和
錯(cuò)誤校正電路，利用所述n比特信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述n比特信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述n比特信息數(shù)據(jù)的校正，
所述錯(cuò)誤校正電路在從外部輸入的所述信息數(shù)據(jù)為m比特(m＜n)的情況下，將預(yù)定的(n-m)比特的偽數(shù)據(jù)作為信息數(shù)據(jù)進(jìn)行有效添加，產(chǎn)生所述檢查數(shù)據(jù)。
5.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置，
從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置，
錯(cuò)誤校正電路，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正，和
開(kāi)關(guān)電路，選擇向外部輸出錯(cuò)誤校正后的所述信息數(shù)據(jù)還是向外部輸出未錯(cuò)誤校正下的所述信息數(shù)據(jù)。
6.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置，
從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置，
錯(cuò)誤校正電路，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正，和
開(kāi)關(guān)電路，選擇激活還是不激活所述錯(cuò)誤校正電路。
7.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
由多個(gè)所述存儲(chǔ)器段構(gòu)成的存儲(chǔ)器單元陣列，
將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置，
從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置，
錯(cuò)誤校正電路，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正，和
基于投入的電源自動(dòng)地讀出規(guī)定存儲(chǔ)器段數(shù)據(jù)的裝置。
8.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
多值寫(xiě)入裝置，將第一信息數(shù)據(jù)和第一檢查數(shù)據(jù)各1比特地寫(xiě)入所述存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，然后將寫(xiě)入的第一信息數(shù)據(jù)和寫(xiě)入的第一檢查數(shù)據(jù)以及第二信息數(shù)據(jù)和第二檢查數(shù)據(jù)也原樣各1比特地寫(xiě)入所述存儲(chǔ)器段的各個(gè)存儲(chǔ)器單元中，在一個(gè)存儲(chǔ)器單元中寫(xiě)入2比特?cái)?shù)據(jù)，
多值讀出裝置，從所述存儲(chǔ)器段中讀出所述第一信息數(shù)據(jù)和所述第一檢查數(shù)據(jù)，從所述存儲(chǔ)器段中讀出所述第二信息數(shù)據(jù)和所述第二檢查數(shù)據(jù)，和
錯(cuò)誤校正電路，利用所述第一信息數(shù)據(jù)產(chǎn)生所述第一檢查數(shù)據(jù)，利用所述第二信息數(shù)據(jù)產(chǎn)生所述第二檢查數(shù)據(jù)，利用所述第一信息數(shù)據(jù)和所述第一檢查數(shù)據(jù)校正所述第一信息數(shù)據(jù)的錯(cuò)誤，利用所述第二信息數(shù)據(jù)和所述第二檢查數(shù)據(jù)校正所述第二信息數(shù)據(jù)的錯(cuò)誤，
所述錯(cuò)誤校正電路根據(jù)BCH符號(hào)進(jìn)行檢查數(shù)據(jù)的產(chǎn)生和錯(cuò)誤校正。
9.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
清除電路，清除所述存儲(chǔ)器段，將所有存儲(chǔ)器單元的數(shù)據(jù)置為“1”，
將信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置，
從所述存儲(chǔ)器段中讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置，和
錯(cuò)誤校正電路，利用所述信息數(shù)據(jù)產(chǎn)生所述檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正，
所述錯(cuò)誤校正電路用所有“1”的信息數(shù)據(jù)產(chǎn)生所有“1”的檢查數(shù)據(jù)。
10.一種快閃存儲(chǔ)器，其特征在于包括
由多個(gè)快閃存儲(chǔ)器單元構(gòu)成的存儲(chǔ)器段，
錯(cuò)誤校正電路，由外部輸入的信息數(shù)據(jù)產(chǎn)生校正錯(cuò)誤的檢查數(shù)據(jù)，利用所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)進(jìn)行所述信息數(shù)據(jù)的錯(cuò)誤校正，
多個(gè)數(shù)據(jù)存儲(chǔ)電路，各數(shù)據(jù)存儲(chǔ)電路相對(duì)于各個(gè)存儲(chǔ)器單元設(shè)置，
將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中暫時(shí)存儲(chǔ)的信息數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入所述存儲(chǔ)器段的裝置，和
從所述存儲(chǔ)器段向所述多個(gè)數(shù)據(jù)存儲(chǔ)電路讀出所述信息數(shù)據(jù)和所述檢查數(shù)據(jù)的裝置，
將所述多個(gè)數(shù)據(jù)存儲(chǔ)電路中存儲(chǔ)的數(shù)據(jù)在從外部輸入信息數(shù)據(jù)前復(fù)位成預(yù)定的數(shù)據(jù)。
全文摘要
一種快閃存儲(chǔ)器，可內(nèi)部自動(dòng)校正錯(cuò)誤，與現(xiàn)有產(chǎn)品具有互換性。它包括存儲(chǔ)器段；指令接口3，接受外部指令產(chǎn)生控制信號(hào)；電路7，由寫(xiě)入指令信號(hào)激活，產(chǎn)生控制信號(hào)；錯(cuò)誤校正電路11，由寫(xiě)入數(shù)據(jù)輸入指令信號(hào)激活，與外部輸入的第一信號(hào)同步，接受外部輸入的寫(xiě)入數(shù)據(jù)，由寫(xiě)入指令激活，與控制信號(hào)同步，產(chǎn)生檢查數(shù)據(jù)；電路17，相對(duì)各個(gè)存儲(chǔ)器單元設(shè)置，將寫(xiě)入數(shù)據(jù)或檢查數(shù)據(jù)取入暫存；寫(xiě)入電路13～15，由寫(xiě)入指令激活，將存儲(chǔ)的寫(xiě)入數(shù)據(jù)和檢查數(shù)據(jù)寫(xiě)入存儲(chǔ)器段。
文檔編號(hào)G06F11/10GK1681046SQ20051006556
公開(kāi)日2005年10月12日 申請(qǐng)日期2000年6月28日 優(yōu)先權(quán)日1999年6月28日
發(fā)明者田中智晴, 柴田昇, 丹沢徹 申請(qǐng)人:株式會(huì)社東芝