專利名稱：限制指令寬度處理器中增加寄存器尋址空間的系統(tǒng)與方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種計算機架構(gòu)，尤其是一種計算機處理器。
背景技術(shù)：
超長指令字或者VLIW(very long instruction word；VLIW)處理器是為公知技術(shù)，而圖1是展示其一范例。如圖1中所示，一傳統(tǒng)處理器是包含一指令譯碼器105、一控制次序硬件115、一輸入/輸出緩沖器130、一個或多個寄存器陣列110以及一個或多個功能單元120(其亦被稱為發(fā)送槽(issue slot))。
在此架構(gòu)中，指令是從一外部資源進(jìn)入指令譯碼器105。指令譯碼器105將所接收的指令轉(zhuǎn)換成為一較寬但卻較容易處理的已解碼內(nèi)部格式。隨后此已譯碼的指令是用以控制數(shù)據(jù)路徑組件(包含輸入/輸出緩沖器130、寄存器組110以及功能單元120)的操作。由于傳統(tǒng)處理器的各項操作是為熟習(xí)此技術(shù)者所知悉，因此在這里僅提供此類處理器的簡短討論。
保留暫時工作數(shù)據(jù)的寄存器組110，其相對于外部存儲器而言是可相當(dāng)快速地存取數(shù)據(jù)。功能單元(或稱為發(fā)送槽)120是執(zhí)行與處理器相關(guān)的實際計算工作。
在圖2中，其展示控制次序硬件115、寄存器組110及功能單元120更多細(xì)節(jié)。如圖2中所示，控制次序硬件115發(fā)送一指令字組，此指令字組包含與寄存器組110相關(guān)的控制位(RFC)以及與每一功能單元120相關(guān)的控制位(FnC)。在此多功能單元120a、…、120d的條件下，圖2的處理器是可在每一脈沖周期執(zhí)行多項操作。一更具體的范例是提供參照圖3。
圖3具體展示控制次序硬件115是耦合至一64信道、32位寄存器組310以及四個功能單元322、324、326、328。在具有此四個功能單元322、324、326、328的條件下，圖3的處理器是可在每一脈沖周期執(zhí)行四項操作。為圖解說明的目的，圖3的四個功能單元是一第一加法器322、一第二加法器324、一第一乘法器326以及一第二乘法器328。因此，上述的四項操作是包含兩加法運算以及兩乘法運算。
每一功能單元322、324、326、328是具有兩讀取端(功能單元透過此讀取端接收數(shù)據(jù))以及一寫出端(功能單元透過寫出端輸出數(shù)據(jù))。換言之，就圖3的范例而言，每一功能單元是接收兩個值，并以此兩個值執(zhí)行一運算且輸出所執(zhí)行運算的結(jié)果的單一值。具體而言，如圖3所示，第一加法器322從寄存器組310接收R1與R2，并且亦從控制次序硬件315接收控制信號A1C。第一加法器322響應(yīng)控制信號A1C執(zhí)行一R1與R2的加法運算，然后運算的結(jié)果是輸出如W1。同理，第二加法器324接收R3與R4，并且響應(yīng)控制信號A2C輸出W2。第一乘法器326接收R5與R6，并且響應(yīng)控制信號M1C輸出W3，以及第二乘法器328接收R7與R8，并且響應(yīng)控制信號M2C輸出W4。
當(dāng)寄存器組310是一64信道(entry)、32位寄存器組時，則存取此64信道的寄存器組310是需要6位。因此，如果每一指令是具有一2位運算字段以及6位用以存取此64信道的寄存器組310，則處理器將操作80位指令字組(在此標(biāo)示為INST[79:0])。例如R1至R8的值(即出現(xiàn)在寄存器組310的每一讀取端的值)、W1至W4的值(即出現(xiàn)在寄存器組310的每一寫出端的值)以及用于每一功能單元的控制位是可被表示為R1＝INST[79:74]R2＝INST[73:68]W1＝INST[67:62]A1C＝INST[61:60]R3＝INST[59:54]
R4＝INST[53:48]W2＝INST[47:42]A2C＝INST[41:40]R5＝INST[39:34]R6＝INST[33:28]W3＝INST[27:22]M1C＝INST[21:20]R7＝INST[19:14]R8＝INST[13:08]W4＝INST
M2C＝INST[1:0]在圖3的64信道、32位寄存器組310及要求2位運算的條件下，寄存器組需要(64信道)×(32位)×(8讀取端+4寫出端口)＝24576位眾所周知，就極長指令(VLIW)處理器而言，每一指令在每一運算是經(jīng)常包含數(shù)個操作數(shù)的地址字段。在此類處理器的高指令寬度的條件下，當(dāng)芯片外接指令(off-chipinstruction)的效率減少時，晶載儲存(on-chip storage)的成本則增加。此經(jīng)常為系統(tǒng)性能的主要限制因素。至少就上述的理由，在此工業(yè)界是存在一迄今仍未被指出的需求。
參考附圖有利于更好的理解本發(fā)明內(nèi)容。圖中的組成部分與本發(fā)明沒有比例關(guān)系，而只是為了清楚的表示本發(fā)明。另外，在幾個不同視圖中的相似標(biāo)號代表相應(yīng)部分。
在一些較佳實施例中，提供了一種處理器寄存器空間的修改方案以容許由指令對寄存器進(jìn)行較大量的存取。這種修改是允許較短指令字組用于多發(fā)送裝置，由此減少指令的存取帶寬并且相應(yīng)地減少與指令字組相關(guān)的晶載儲存成本。
其它系統(tǒng)、裝置、方法、特征及優(yōu)點在依據(jù)下列的圖示及詳細(xì)描述后，對于熟習(xí)該項技術(shù)者將是或變成是顯而易見的。也就是說，所述附加系統(tǒng)、方法、特征及優(yōu)點均為本發(fā)明的保護(hù)范圍，均受到從屬權(quán)利要求的保護(hù)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種限制指令寬度處理器中增加寄存器尋址空間的系統(tǒng)與方法，其可減少指令的存取帶寬并且相應(yīng)地減少與指令字組相關(guān)的晶載儲存成本。
本發(fā)明一種指令執(zhí)行系統(tǒng)，其特征在于，包括k個功能單元，k是一整數(shù)，每一個所述功能單元包含一第一讀取輸入；一第二讀取輸入；及一寫輸出；k個2×1多任務(wù)器，每一個所述多任務(wù)器對應(yīng)至所述功能單元其中之一，每一個所述多任務(wù)器包括一控制線；一第一輸入；一第二輸入；及一輸出，電性耦合至對應(yīng)所述功能單元的所述第二讀取輸入；k個局部寄存器組，每一個所述局部寄存器組對應(yīng)至所述多任務(wù)器其中之一，每一所述局部寄存器組更對應(yīng)至所述k個功能單元其中之一，每一個所述局部寄存器組包含n個寄存器，n是一整數(shù)，每一該n個寄存器是一m位寄存器，m是一整數(shù)；一第一局部讀取端，電性耦合至對應(yīng)功能單元的該第一讀取輸入；一第二局部讀取端，電性耦合至對應(yīng)2×1多任務(wù)器的該第一輸入；及一局部寫入端，電性耦合至對應(yīng)功能單元的該寫輸出；總體寄存器組，包含n個寄存器，每一該n個寄存器是一m位寄存器；一總體讀取端，電性耦合至每一2×1多任務(wù)器的該第二輸入；及一總體寫入端；以及一k×1多任務(wù)器，包含一控制線；k個輸入，每一輸入對應(yīng)至該k個功能單元其中之一，每一輸入是電性耦合至對應(yīng)功能單元的該寫輸出；及一輸出，電性耦合至該總體寄存器組的該總體寫入端。
還包括一指令譯碼器，電性耦合至每一2×1多任務(wù)器的該控制線，該指令譯碼器還電性耦合至該k×1多任務(wù)器的該控制線，該指令譯碼器還提供一總體控制輸入至該k×1多任務(wù)器，該局部控制輸入是與該總體控制輸入相關(guān)聯(lián)。
其中，所述的m是2的冪次方。
其中上述的n是2的冪次方。
其中上述的k是2的冪次方。
本發(fā)明一種指令執(zhí)行系統(tǒng)，其特征在于，包括k個功能單元，k是一整數(shù)，每一功能單元包含一第一讀取輸入；一第二讀取輸入；及一寫輸出；k個2×1多任務(wù)器，每一2×1多任務(wù)器對應(yīng)至該k個功能單元其中之一，每一2×1多任務(wù)器包含一控制線；
一第一輸入；一第二輸入；及一輸出，電性耦合至對應(yīng)功能單元的該第二讀取輸入；k個局部寄存器組，每一局部寄存器組對應(yīng)至該k個2×1多任務(wù)器其中之一，每一局部寄存器組還對應(yīng)至該k個功能單元其中之一，每一局部寄存器組包含n個寄存器，n是一整數(shù)，每一該n個寄存器是一m位寄存器，m是一整數(shù)；一第一局部讀取端，電性耦合至對應(yīng)功能單元的該第一讀取輸入；一第二局部讀取端，電性耦合至對應(yīng)2×1多任務(wù)器的該第一輸入；及一局部寫入端，電性耦合至對應(yīng)功能單元的該寫輸出；以及一總體寄存器組，包含n個寄存器，每一該n個寄存器是一m位寄存器；k個總體讀取端，每一總體讀取端對應(yīng)至該k個2×1多任務(wù)器其中之一，每一總體讀取端是電性耦合至對應(yīng)2×1多任務(wù)器的該第二輸入；及k個總體寫入端，每一總體寫入端對應(yīng)至該k個功能單元其中之一，每一總體寫入端是電性耦合至對應(yīng)功能單元的該寫輸出。
還包括一指令譯碼器，電性耦合至每一2×1多任務(wù)器的該控制線，該指令譯碼器是配置以提供一局部控制輸入至該2×1多任務(wù)器。
其中上述的m是2的冪次方。
其中上述的n是2的冪次方。
其中上述的k是2的冪次方。


如下幾個實施例和附圖詳細(xì)揭露本發(fā)明，然而并非用于限定本發(fā)明。相反的，對發(fā)明中特征的選擇、修改和等同替換都在保護(hù)范圍的內(nèi)，其中圖1是一傳統(tǒng)中央處理單元或處理器的方塊圖；圖2是圖1的傳統(tǒng)中央處理單元的控制次序硬件、寄存器組及功能單元的一般排列的較詳細(xì)的方塊圖；圖3是圖2的組件的一具體范例的方塊圖；圖4是一提供較短指令字組處理器的一較佳實施例的方塊圖；以及圖5是一容納較短指令字組處理器的另一較佳實施例的方塊圖。
具體實施例方式
在極長指令(VLIW)處理器內(nèi)的指令，其等在每一運算是經(jīng)常包含數(shù)個操作數(shù)的地址字段。這些高指令寬度是導(dǎo)致此類指令的晶載儲存(on-chip storage)成本增加。并且相應(yīng)地，這些高指令寬度亦降低了系統(tǒng)效率。此經(jīng)常為系統(tǒng)性能的主要限制因素。
在處理器空間一具體架構(gòu)內(nèi)配置組件的技術(shù)是被揭露，由此容許在單一脈沖周期內(nèi)以較短指令字組進(jìn)行多個運算。這些縮短的指令字組是由附加的硬件組件提供至處理器的寄存器空間以及一額外的預(yù)先處理步驟，此額外的預(yù)先處理步驟可由編譯器在碼產(chǎn)生期間執(zhí)行。圖4及圖5揭露數(shù)個配置容納縮短指令字組處理器的實施例。
如圖4所示，處理器空間是包含一總體寄存器組210及多個局部寄存器組220a、…220d，其是策略性配置用以減少與指令晶載儲存相關(guān)的成本。為了與那些圖2的傳統(tǒng)處理器100內(nèi)所示的類似的晶載成本比較，相對的寄存器值是被選取用于圖4所示的處理器的實施例。
進(jìn)行一相當(dāng)對等的比較，圖4的總體寄存器組210是一具有一單一讀取端GR及一單一寫入端口GW的16信道、32位的寄存器組210。同理，圖4的局部寄存器組220a、…、220d亦展示是16信道、32位寄存器組，每一局部寄存器組是具有兩讀取端以及一單一寫出端。此特殊的配置使得一晶載成本是{(4局部)×(16信道)×[(32位)×(2讀取端+1寫出端)]}+{(1總體)×(16信道)×(32位)×(1讀取端+1寫出端)]}＝7168位與圖3所示的傳統(tǒng)處理器，其導(dǎo)致的需求量大約為(64信道)×(32位)×(8讀取端+4寫出端口)＝24576位兩相比較下，則圖4的處理器使得寄存器組占據(jù)硅晶范圍減少將近71％。
并且，如圖4所示，每一功能單元(或發(fā)送槽)240a、…、240d是具有通道至一局部寄存器組220a、…、220d以及總體寄存器組210。因此，當(dāng)每一局部寄存器組220a、…、220d與總體寄存器組210是配置成16信道、32位的寄存器組時，則每一功能單元220a、…、220d是具有信道至共32個寄存器(例如16個總體寄存器以及16個局部寄存器)。因此每一功能單元僅要求5位用以尋址32個寄存器，而不是要求6位用以尋址64個寄存器(如圖2所示)。
因此，不同于圖2的傳統(tǒng)結(jié)構(gòu)，其要求(4指令/頻率)× ＝80位指令在圖4的實施例的處理器，其要求(4指令/頻率)×[2運算位+{(2輸入端口+1輸出端口)}×5尋址位]＝68位指令相應(yīng)地，每一指令的大小(例如每一指令的位數(shù))是減少將近15％。
更廣泛地，就執(zhí)行k個指令于一單一脈沖周期的實施例而言，當(dāng)運算字段是j位且每一寄存器組是具有n個寄存器時，則指令字組的大小將為(k指令/頻率)×{j位運算字段+[(2輸入端+1輸出端)×(2×√n寄存器)]}并且在k指令字組處理器內(nèi)的寄存器組對應(yīng)的晶載成本4各為(k局部寄存器組)×(n寄存器/組×m位×[2輸入端口+1輸出端])+(1總體寄存器組)×(n寄存器/組×m位×[1輸入端口+1輸出端])為了在晶載硅晶范圍內(nèi)達(dá)成此類的增加，并且相對增加處理器效率，各種寄存器組的布局是被修改，由此提供比傳統(tǒng)處理器所允許對寄存器空間進(jìn)行更大量的存取。修改布局的一較佳實施例，如圖4所示，其使用多任務(wù)器230a、…、230d，這些多任務(wù)器230a、…、230d是選擇性地提供從各寄存器組210、220a、…、220d所接收的輸入，并且輸出至功能單元240a、…、240d。每一多任務(wù)器230a、…、230d對應(yīng)至一局部寄存器組220a、…、220d與一功能單元240a、…、240d。
圖4所示是一般k指令字組處理器的部分，其中k是任何非負(fù)數(shù)的整數(shù)。此類k指令字組的一處理器包含k個功能單元，每一功能單元是具有一第一讀取輸入、一第二讀取輸入以及一寫出輸出。在圖4的具體實施例中，k的值是為4，由此容許透過4個功能單元240a、…、240d在每一脈沖周期執(zhí)行4個指令。
對應(yīng)至k個功能單元，k指令字組處理器是包含k個2×1多任務(wù)器(2輸入1個輸出的多任務(wù)器)。每一2×1多任務(wù)器是對應(yīng)至功能單元其中之一，且每一2×1多任務(wù)器是具有一第一輸入、一第二輸入以及一輸出，此輸出是電性耦合至所對應(yīng)的功能單元的第二讀取輸入。此外，每一2×1多任務(wù)器是包含一控制線(未繪出)用以選取兩輸入其中之一。再者，對圖4而言，其中k＝4，有4個2×1多任務(wù)器230a、…、230d。
在k個2×1多任務(wù)器之外，k指令字組處理器包含k個局部寄存器組，每一局部寄存器組是對應(yīng)至一個別2×1多任務(wù)器與一個別功能單元。每一k個局部寄存器組是包含n個寄存器，且每一寄存器是可儲存m個位。其中n與m是非負(fù)數(shù)的整數(shù)，而較理想的情況是n為2的冪次方(a power of2)。而每一局部寄存器組是具有至少兩讀取端。當(dāng)?shù)诙植孔x取端是電性耦合全其所對應(yīng)的2×1多任務(wù)器的第一輸入時，則第一局部讀取端是電性耦合至其所對應(yīng)的功能單元的第一讀取輸入。除了讀取端口之外，每一寄存器組是包含一寫出端，此寫出端是電性耦合至其所對應(yīng)的功能單元的寫出輸出。圖4所示是4個局部寄存器組220a、…、220d，而其等是對應(yīng)至個別2×1多任務(wù)器230a、…230d與個別功能單元240a、…、240d。
k指令字組處理器還包含一個k×1多任務(wù)器(亦即k個輸入一個輸出的多任務(wù)器)。每一k輸入是電性耦合至k個功能單元其中之一，由此k個功能單元的寫出輸出可出現(xiàn)在所對應(yīng)的k×1多任務(wù)器的k個輸入。k×1多任務(wù)器是具有一控制線用以選取k個輸入其中之一，而被選取的輸入是被放置于k×1多任務(wù)器的輸出。因此，假設(shè)k＝4，第一功能單元240a的輸出是被放置于4×1多任務(wù)器250的第一輸入；第二功能單元240b的輸出是被放置于4×1多任務(wù)器250的第二輸入；第三功能單元240c的輸出是被放置于4×1多任務(wù)器250的第三輸入…等等。
k指令字組處理器還包含一總體寄存器組的n個寄存器。每一n個寄存器是一m個位寄存器?？傮w寄存器組是包含一總體讀取端以及一總體寫入端。而總體寫入端是耦合至k×1多任務(wù)器的輸出，因此k×1多任務(wù)器的輸出是顯現(xiàn)在總體寄存器組的寫入端口。而總體寄存器組的讀取端口是電性耦合至每一2×1多任務(wù)器的第二輸入。
當(dāng)圖4的配置是包含額外組件(例如各種多任務(wù)器250、230a、…、230d)時，則可以推知的是，可用相當(dāng)少數(shù)的附加組件而達(dá)到較高的效率。
圖4的k指令字組處理器的效能是可由多端化(multi-porting)每一寄存器組而增加。當(dāng)寄存器組的多端口化可能增加效能時，則在寄存器組所增加的多個輸出/入端亦增加了晶裁成本。其中多端口寄存器組的一較佳實施例是參照如圖5所示。
如圖5所示，圖4的4×1多任務(wù)器250與1讀1寫的總體寄存器組210是被一單一4讀4寫的總體寄存器組510所替代。在如此替代的條件下，則每一功能單元240a、…、240d此刻將其等的輸出W1、W2、W3、W4寫至總體寄存器組510的一相對寫入輸入GW1、GW2、GW3、GW4。
因此，對k指令字組處理器而言，是將使用一k讀k寫的總體寄存器組。相應(yīng)地，其晶載成本是計算如下(k局部寄存器組)×(n寄存器/組×m位×[2讀取+1寫出])+(1總體寄存器組)×(n寄存器/組×m位×[k讀取+1寫出])并且，更具體對一4指令字組處理器而言，其晶載成本將為(4局部寄存器組)×(16寄存器/組×32位×[2讀取/1寫出])+(1總體寄存器組)×(16寄存器/組×32位×[4讀取+4寫出])＝10240位如圖4及圖5所示的實施例，對一具有n個寄存器及可在每一脈沖周期發(fā)送k個指令的機器而言，在傳統(tǒng)處理器內(nèi)的單一排(bank)寄存器是由將近k排n/(k+1)寄存器所替代，每一用于一功能單元(或發(fā)送槽)。此外，由任何功能單元內(nèi)的指令，一總體排寄存器是被提供用以存取。處理器空間如此重新排列使得晶載硅晶范圍大量的節(jié)省，并且亦使得指令字組大小減少。由于許多高速處理器的效能是受限于指令字組大小(或?qū)挾?，因此由提供一容許較小指令字組的硬件配置增加處理器或系統(tǒng)的效能。
雖然示范的實施例已展現(xiàn)并且描述，然而對于熟習(xí)該項技術(shù)者而言是顯而易知的是改變數(shù)量、修改或是對所描述發(fā)明的替換。例如當(dāng)所揭露的實施例是具有32位寄存器時，熟習(xí)該項技術(shù)者將可推知各種大小的寄存器是可在本發(fā)明中使用而對本發(fā)明范圍并無不利的影響。例如8位寄存器、16位寄存器、24位寄存器、64位寄存器、128位寄存器或是任何m位寄存器(m是一整數(shù))，其等可輕易替代32位寄存器。
同理，當(dāng)一較佳實施例是展現(xiàn)64個寄存器時，寄存器的數(shù)量是可被修改以適應(yīng)各種設(shè)計的需要。在此關(guān)系中，寄存器排的數(shù)量并非用以當(dāng)成一限制條件，僅提供用以說明的目的，且n個寄存器排是可被實現(xiàn)，其中n是一整數(shù)。
同理，當(dāng)在每一脈沖周期發(fā)送4個指令的一機器展現(xiàn)時，則熟習(xí)該項技術(shù)者將可推知發(fā)送多指令機器，其無論同時發(fā)送的指令數(shù)量為何，是可使用本發(fā)明所揭露的結(jié)構(gòu)而設(shè)計。在此關(guān)系中，是可推知任何k指令機器(其中k是一整數(shù))是可依照所揭露的實施例而設(shè)計。并且，當(dāng)指令如所揭露的實施例所示是具有2位運算字段時，則熟習(xí)該項技術(shù)者將可推知任何j位運算字段(其中j是一整數(shù))是可輕易地被實現(xiàn)。亦可推知的是，j、k、m以及n是可為任意整數(shù)值，在此關(guān)系中，j、k、m以及n是可為不同的整數(shù)值，或者，在一些實施例中，其等亦可為相同的整數(shù)值。
并且，在所揭露架構(gòu)的條件下，熟習(xí)該項技術(shù)者將可以決定在碼產(chǎn)生期間由編譯器所要求的對應(yīng)預(yù)先處理步驟。因此此處并不討論其細(xì)節(jié)。
所有此類的改變、修改以及替換應(yīng)被了解是在本揭露的范圍內(nèi)。
顯然地，依照上面實施例中的描述，本發(fā)明可能有許多的修正與差異。因此需要在其附加的權(quán)利要求項的范圍內(nèi)加以理解，除了上述詳細(xì)的描述外，本發(fā)明還可以廣泛地在其它的實施例中施行。上述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的申請專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在下述申請專利范圍內(nèi)。
權(quán)利要求
1.一種指令執(zhí)行系統(tǒng)，其特征在于，包括k個功能單元，k是一整數(shù)，每一個所述功能單元包含一第一讀取輸入；一第二讀取輸入；及一寫輸出；k個2×1多任務(wù)器，每一個所述多任務(wù)器對應(yīng)至所述功能單元其中之一，每一個所述多任務(wù)器包括一控制線；一第一輸入；一第二輸入；及一輸出，電性耦合至對應(yīng)所述功能單元的所述第二讀取輸入；k個局部寄存器組，每一個所述局部寄存器組對應(yīng)至所述多任務(wù)器其中之一，每一所述局部寄存器組更對應(yīng)至所述k個功能單元其中之一，每一個所述局部寄存器組包含n個寄存器，n是一整數(shù)，每一該n個寄存器是一m位寄存器，m是一整數(shù)；一第一局部讀取端，電性耦合至對應(yīng)功能單元的該第一讀取輸入；一第二局部讀取端，電性耦合至對應(yīng)2×1多任務(wù)器的該第一輸入；及一局部寫入端，電性耦合至對應(yīng)功能單元的該寫輸出；總體寄存器組，包含n個寄存器，每一該n個寄存器是一m位寄存器；一總體讀取端，電性耦合至每一2×1多任務(wù)器的該第二輸入；及一總體寫入端；以及一k×1多任務(wù)器，包含一控制線；k個輸入，每一輸入對應(yīng)至該k個功能單元其中之一，每一輸入是電性耦合至對應(yīng)功能單元的該寫輸出；及一輸出，電性耦合至該總體寄存器組的該總體寫入端。
2.如權(quán)利要求1所述的指令執(zhí)行系統(tǒng)，其特征在于，還包括一指令譯碼器，電性耦合至每一2×1多任務(wù)器的該控制線，該指令譯碼器還電性耦合至該k×1多任務(wù)器的該控制線，該指令譯碼器還提供一總體控制輸入至該k×1多任務(wù)器，該局部控制輸入是與該總體控制輸入相關(guān)聯(lián)。
3.如權(quán)利要求1所述的指令執(zhí)行系統(tǒng)，其特征在于，其中，所述的m是2的冪次方。
4.如權(quán)利要求1所述的指令執(zhí)行系統(tǒng)，其特征在于，其中上述的n是2的冪次方。
5.如權(quán)利要求1所述的指令執(zhí)行系統(tǒng)，其特征在于，其中上述的k是2的冪次方。
6.一種指令執(zhí)行系統(tǒng)，其特征在于，包括k個功能單元，k是一整數(shù)，每一功能單元包含一第一讀取輸入；一第二讀取輸入；及一寫輸出；k個2×1多任務(wù)器，每一2×1多任務(wù)器對應(yīng)至該k個功能單元其中之一，每一2×1多任務(wù)器包含一控制線；一第一輸入；一第二輸入；及一輸出，電性耦合至對應(yīng)功能單元的該第二讀取輸入；k個局部寄存器組，每一局部寄存器組對應(yīng)至該k個2×1多任務(wù)器其中之一，每一局部寄存器組還對應(yīng)至該k個功能單元其中之一，每一局部寄存器組包含n個寄存器，n是一整數(shù)，每一該n個寄存器是一m位寄存器，m是一整數(shù)；一第一局部讀取端，電性耦合至對應(yīng)功能單元的該第一讀取輸入；一第二局部讀取端，電性耦合至對應(yīng)2×1多任務(wù)器的該第一輸入；及一局部寫入端，電性耦合至對應(yīng)功能單元的該寫輸出；以及一總體寄存器組，包含n個寄存器，每一該n個寄存器是一m位寄存器；k個總體讀取端，每一總體讀取端對應(yīng)至該k個2×1多任務(wù)器其中之一，每一總體讀取端是電性耦合至對應(yīng)2×1多任務(wù)器的該第二輸入；及k個總體寫入端，每一總體寫入端對應(yīng)至該k個功能單元其中之一，每一總體寫入端是電性耦合至對應(yīng)功能單元的該寫輸出。
7.如權(quán)利要求6所述的指令執(zhí)行系統(tǒng)，其特征在于，還包括一指令譯碼器，電性耦合至每一2×1多任務(wù)器的該控制線，該指令譯碼器是配置以提供一局部控制輸入至該2×1多任務(wù)器。
8.如權(quán)利要求6所述的指令執(zhí)行系統(tǒng)，其特征在于，其中上述的m是2的冪次方。
9.如權(quán)利要求6所述的指令執(zhí)行系統(tǒng)，其特征在于，其中上述的n是2的冪次方。
10.如權(quán)利要求6所述的指令執(zhí)行系統(tǒng)，其特征在于，其中上述的k是2的冪次方。
全文摘要
本發(fā)明揭露一種指令執(zhí)行系統(tǒng)，其中在一些較佳實施例中，此系統(tǒng)是包含多個功能單元、多個區(qū)域多任務(wù)器、多個局部寄存器組以及一個總體寄存器組，它們彼此通信地耦合并用以容納多發(fā)送處理器內(nèi)的縮短指令字組。這些組件是被安排用以容許由指令對寄存器進(jìn)行較大量的存取，由此與傳統(tǒng)極長指令處理器相比，是容許字組長度的減少。
文檔編號G06F9/318GK1740964SQ20051008855
公開日2006年3月1日 申請日期2005年8月4日 優(yōu)先權(quán)日2004年11月1日
發(fā)明者柏瑞斯·柏克潘克, 提莫·佩塔西, 德瑞克·格蘭丁 申請人:威盛電子股份有限公司