專利名稱：電路和電路設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路和電路設(shè)計(jì)方法。
背景技術(shù)：
在現(xiàn)代VLSI(超大規(guī)模集成)電路設(shè)計(jì)中，隨著集成電路(IC)工藝將電路壓縮到更小的尺寸，以便實(shí)現(xiàn)更高的性能和集成度，功耗就成了一個(gè)重要問(wèn)題。例如，在一類電路設(shè)計(jì)中，以下拉和上拉關(guān)系設(shè)置晶體管(例如，場(chǎng)效應(yīng)晶體管(FET))組，例如，用于實(shí)現(xiàn)執(zhí)行邏輯功能的動(dòng)態(tài)電路。
然而，由于這種電路中晶體管尺寸的縮小，通過(guò)下拉晶體管的泄漏趨于增加。下拉網(wǎng)絡(luò)(pull-down network)包括設(shè)置成把輸出節(jié)點(diǎn)從第一電壓拉到較低的第二電壓的晶體管。上拉網(wǎng)絡(luò)設(shè)計(jì)成通過(guò)補(bǔ)償經(jīng)由下拉網(wǎng)絡(luò)的泄漏來(lái)使輸出節(jié)點(diǎn)保持在第一電壓。經(jīng)由下拉網(wǎng)絡(luò)的泄漏的增加通常需要增加上拉晶體管的尺寸，上拉晶體管尺寸的增大將導(dǎo)致功耗的增加，運(yùn)行性能的下降。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)實(shí)施例可以包括動(dòng)態(tài)電路系統(tǒng)的設(shè)計(jì)方法。所述方法可以包括提供單級(jí)網(wǎng)絡(luò)的設(shè)計(jì)，所述單級(jí)網(wǎng)絡(luò)包括配置成根據(jù)多路輸入執(zhí)行所需邏輯功能的下拉網(wǎng)絡(luò)。所述方法還可以包括設(shè)計(jì)至少包括兩級(jí)的多級(jí)網(wǎng)絡(luò)，所述至少兩級(jí)中的每一級(jí)都包括接收所述多路輸入中的相應(yīng)部分的下拉網(wǎng)絡(luò)，并且所述至少兩級(jí)中的每一級(jí)相配合以便實(shí)現(xiàn)所需的邏輯功能。
另一個(gè)實(shí)施例可以包括用于設(shè)計(jì)偽動(dòng)態(tài)電路的方法。所述方法包括提供單級(jí)偽動(dòng)態(tài)電路系統(tǒng)的設(shè)計(jì)，所述偽動(dòng)態(tài)電路包括連接到輸出節(jié)點(diǎn)的上拉網(wǎng)絡(luò)和連接到輸出節(jié)點(diǎn)的下拉網(wǎng)絡(luò)。下拉網(wǎng)絡(luò)配置成根據(jù)執(zhí)行邏輯功能并多路輸入提供輸出。多級(jí)偽動(dòng)態(tài)系統(tǒng)的第一級(jí)設(shè)計(jì)成包括配置成根據(jù)多路輸入的第一部分在輸出節(jié)點(diǎn)上提供相應(yīng)的輸出的下拉網(wǎng)絡(luò)。上拉網(wǎng)絡(luò)設(shè)計(jì)成補(bǔ)償與第一級(jí)的下拉網(wǎng)絡(luò)相關(guān)聯(lián)的泄漏，以便相對(duì)于單級(jí)網(wǎng)絡(luò)的上拉網(wǎng)絡(luò)的尺寸與單級(jí)網(wǎng)絡(luò)的下拉網(wǎng)絡(luò)的尺寸之比，減小至少第一級(jí)的上拉網(wǎng)絡(luò)的尺寸與至少第一級(jí)的下拉網(wǎng)絡(luò)的尺寸之比。多級(jí)偽動(dòng)態(tài)系統(tǒng)的第二級(jí)設(shè)計(jì)成包括第二下拉網(wǎng)絡(luò)，所述第二下拉網(wǎng)絡(luò)配置成根據(jù)在第一級(jí)的輸出節(jié)點(diǎn)的輸出和多路輸入的第二部分在輸出節(jié)點(diǎn)上提供對(duì)應(yīng)的輸出，使得第二級(jí)的輸出對(duì)應(yīng)于單級(jí)偽動(dòng)態(tài)系統(tǒng)的輸出。
還有另一個(gè)實(shí)施例可以包括包含第一級(jí)的多級(jí)動(dòng)態(tài)電路系統(tǒng)。所述第一級(jí)包括連接成把第一節(jié)點(diǎn)上拉到高電壓電平的上拉網(wǎng)絡(luò)和連接成把第一節(jié)點(diǎn)下拉到低電壓的下拉網(wǎng)絡(luò)。第二級(jí)包括連接成把第二節(jié)點(diǎn)下拉到低電壓電平的下拉網(wǎng)絡(luò)。緩沖區(qū)連接第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間。所述系統(tǒng)還包括多路輸入，所述多路輸入的第一子集提供給第一級(jí)的下拉網(wǎng)絡(luò)，而所述多路輸入的第二子集提供給第二級(jí)的下拉網(wǎng)絡(luò)，使得第一級(jí)的下拉網(wǎng)絡(luò)和第二級(jí)的下拉網(wǎng)絡(luò)相配合而根據(jù)所述多路輸入執(zhí)行所需的邏輯功能。
又一個(gè)實(shí)施例可以包括用于設(shè)計(jì)電路的系統(tǒng)。所述系統(tǒng)包括用于提供單級(jí)偽動(dòng)態(tài)系統(tǒng)的設(shè)計(jì)的裝置，所述裝置包括連接到輸出節(jié)點(diǎn)的上拉網(wǎng)絡(luò)和連接到輸出節(jié)點(diǎn)的下拉網(wǎng)絡(luò)。上拉網(wǎng)絡(luò)設(shè)計(jì)成執(zhí)行邏輯功能并根據(jù)多路輸出提供輸出。所述系統(tǒng)也包括用于設(shè)計(jì)多級(jí)偽動(dòng)態(tài)系統(tǒng)的第一級(jí)的裝置，所述裝置包括設(shè)計(jì)成根據(jù)多路輸入的第一部分，在輸出節(jié)點(diǎn)上提供對(duì)應(yīng)的輸出的第一下拉網(wǎng)絡(luò)。所述系統(tǒng)還包括用于設(shè)計(jì)上拉網(wǎng)絡(luò)的裝置，所述上拉網(wǎng)絡(luò)補(bǔ)償與第一級(jí)的下拉網(wǎng)絡(luò)相關(guān)聯(lián)的泄漏，以便相對(duì)于單級(jí)網(wǎng)絡(luò)的上拉網(wǎng)絡(luò)的尺寸與單級(jí)網(wǎng)絡(luò)的下拉網(wǎng)絡(luò)的尺寸之比，減小至少第一級(jí)的上拉網(wǎng)絡(luò)的尺寸與至少第一級(jí)的下拉網(wǎng)絡(luò)的尺寸之比。所述系統(tǒng)還包括用于設(shè)計(jì)多路偽動(dòng)態(tài)系統(tǒng)的第二級(jí)的裝置，所述裝置包括第二下拉網(wǎng)絡(luò)，所述第二下拉網(wǎng)絡(luò)設(shè)計(jì)成根據(jù)在第一級(jí)的輸出節(jié)點(diǎn)上的輸出和多路輸入的第二部分，在輸出節(jié)點(diǎn)上提供對(duì)應(yīng)的輸出，使得第二級(jí)的輸出與單級(jí)偽動(dòng)態(tài)系統(tǒng)的輸出對(duì)應(yīng)。


圖1描繪多級(jí)偽動(dòng)態(tài)電路的一個(gè)實(shí)施例的原理方框圖。
圖2描繪多級(jí)偽動(dòng)態(tài)電路的另一個(gè)實(shí)施例的原理方框圖。
圖3描繪偽動(dòng)態(tài)電路的第一級(jí)的一個(gè)實(shí)施例的電路圖。
圖4描繪偽動(dòng)態(tài)電路的下一級(jí)的一個(gè)實(shí)施例的電路圖。
圖5描繪偽動(dòng)態(tài)電路下一級(jí)的另一個(gè)實(shí)施例的電路圖。
圖6是描述方法的實(shí)施例的流程圖。
圖7是描述方法的另一個(gè)實(shí)施例的流程圖。
圖8是描述的方法的又一個(gè)實(shí)施例的流程圖。
具體實(shí)施例方式
圖1描繪多級(jí)偽動(dòng)態(tài)電路10的例子。電路10包括第一級(jí)12，后者通過(guò)緩沖區(qū)16連接到第二級(jí)14，以便根據(jù)給定的N個(gè)輸入的集合實(shí)現(xiàn)一種功能，其中N是大于或等于2的正整數(shù)。所述N個(gè)輸入的集合形成集合INPUT，所述集合INPUT被分成輸入的對(duì)應(yīng)子集，所述子集被提供給相應(yīng)的級(jí)12和14。所述相應(yīng)的各級(jí)12和14相配合以便執(zhí)行等效效單級(jí)電路的功能(例如，組合邏輯，諸如包括寬寬”或”功能或?qū)拰挕被蚍恰惫δ?，但是與等效單級(jí)電路比較具有降低的功率。此外，盡管增加了可以用于實(shí)現(xiàn)多級(jí)電路10的晶體管數(shù)目，但是由于較小、較快的部件(例如，晶體管)可以用在多級(jí)電路的一級(jí)或兩個(gè)級(jí)12和14上，所以多級(jí)電路相對(duì)于等效單級(jí)電路可以提高電路的性能。
第一級(jí)12和第二級(jí)14中的每一級(jí)都分別包括相關(guān)聯(lián)的下拉網(wǎng)絡(luò)18和20。下拉網(wǎng)絡(luò)18和20中的每一個(gè)都包括設(shè)計(jì)成實(shí)現(xiàn)所需功能(例如，邏輯”或”或”或非”功能)的下拉網(wǎng)絡(luò)的一部分，所需功能通常都在等效單級(jí)電路中實(shí)現(xiàn)。即，N個(gè)輸入的對(duì)應(yīng)子集將作為輸入提供給下拉網(wǎng)絡(luò)18和20中的每一個(gè)。
電路10的至少第一級(jí)12也包括對(duì)應(yīng)的下拉網(wǎng)絡(luò)22。所述下拉網(wǎng)絡(luò)22按大小排列，以便維持輸出節(jié)點(diǎn)24的高電壓電平。然而，由于實(shí)現(xiàn)電路10的晶體管的尺寸縮小，就將增加通過(guò)下拉網(wǎng)絡(luò)的泄漏。這樣，上拉網(wǎng)絡(luò)22就按大小排列，以便維持節(jié)點(diǎn)24上的電壓，補(bǔ)償通過(guò)下拉網(wǎng)絡(luò)18的泄漏。
本專業(yè)的技術(shù)人員將理解和明白，由于級(jí)12和14中每一級(jí)都包括對(duì)應(yīng)的下拉網(wǎng)絡(luò)18和20，下拉網(wǎng)絡(luò)18和20與等效單級(jí)電路的下拉網(wǎng)絡(luò)的相應(yīng)部分對(duì)應(yīng)，明顯較小的上拉網(wǎng)絡(luò)22就能夠應(yīng)用于第一級(jí)12中，而不是等效單級(jí)電路中。換句話說(shuō)，相對(duì)于上拉網(wǎng)絡(luò)中部件尺寸與等效單級(jí)網(wǎng)絡(luò)的下拉網(wǎng)絡(luò)的尺寸的比值，形成上拉網(wǎng)絡(luò)22的部件(例如PFET)的尺寸與至少第一級(jí)中下拉網(wǎng)絡(luò)18(或下拉網(wǎng)絡(luò)18和20兩者)的尺寸的比值(或百分比)被降低了，等效。通過(guò)使用第一級(jí)12中的較小的上拉網(wǎng)絡(luò)22，電路10的性能可以改善，而且操作比兼容的等效單級(jí)電路更快。此外，由于節(jié)點(diǎn)24通過(guò)緩沖區(qū)16連接到電路10的第二級(jí)14，因此可以附加地節(jié)省功率，這是因?yàn)?，可以隨著提供給第一級(jí)12的下拉網(wǎng)絡(luò)18的輸入信號(hào)部分而變地控制第二級(jí)14的激活和供電。就是說(shuō)，在不存在由第一級(jí)12激活下拉網(wǎng)絡(luò)的情況下，可以減輕通過(guò)下拉網(wǎng)絡(luò)20的泄漏功率。
ENABLE(起動(dòng))信號(hào)可以提供給電路10的第一級(jí)12以便激活和去激活第一級(jí)。在激活條件下，可以提供ENABLE信號(hào)以便操作第一級(jí)12，例如，通過(guò)使上拉網(wǎng)絡(luò)22將第一級(jí)12的輸出節(jié)點(diǎn)24拉至高電壓電平。如果提供ENABLE信號(hào)以便將第一級(jí)12去激活，那么，不管提供給相應(yīng)的下拉網(wǎng)絡(luò)18和20的N個(gè)輸入信號(hào)如何，第二級(jí)14都將被去激活。第二級(jí)14的去激活起因于通過(guò)緩沖區(qū)16將輸出信號(hào)(例如，通過(guò)ENABLE信號(hào)拉低)轉(zhuǎn)移到第二級(jí)14的輸出節(jié)點(diǎn)26上。
可以調(diào)節(jié)緩沖區(qū)16以便起高速緩沖區(qū)的作用，所述高速緩沖區(qū)在節(jié)點(diǎn)24提供信號(hào)作為到電路10的第二級(jí)14的輸入。例如，可以倒相器以配置成將節(jié)點(diǎn)24的信號(hào)提供給與第二級(jí)相關(guān)聯(lián)的節(jié)點(diǎn)26的一序列的一個(gè)或多個(gè)倒相器或直通門(pass gate)的形式來(lái)實(shí)現(xiàn)緩沖區(qū)16。當(dāng)?shù)诙?jí)14被起動(dòng)(例如，通過(guò)激活第一級(jí)12)時(shí)，提供INPUT信號(hào)的第二子集以便控制下拉網(wǎng)絡(luò)20，并且隨后在節(jié)點(diǎn)26上提供對(duì)應(yīng)的OUT信號(hào)。因此，如上所述，下拉網(wǎng)絡(luò)18和20的組合相配合，以便根據(jù)提供給相應(yīng)的下拉網(wǎng)絡(luò)18和20的集合N個(gè)輸入信號(hào)實(shí)現(xiàn)邏輯功能(例如，組合邏輯功能)。此外，由于應(yīng)用小的上拉網(wǎng)絡(luò)22，所以可以改善動(dòng)態(tài)電路10的性能，小的上拉網(wǎng)絡(luò)22可以具有這樣的尺寸以便減輕與下拉網(wǎng)絡(luò)18相關(guān)聯(lián)的泄漏功率，并且與下拉網(wǎng)絡(luò)20相關(guān)聯(lián)的泄漏不會(huì)對(duì)上拉網(wǎng)絡(luò)產(chǎn)生影響。
圖2描繪另一個(gè)多級(jí)偽動(dòng)態(tài)電路系統(tǒng)50的例子。所述多級(jí)系統(tǒng)50包括配置成根據(jù)分別以IN1至INQ表示的多個(gè)輸入實(shí)現(xiàn)所需邏輯功能的多級(jí)(例如，兩級(jí)或兩級(jí)以上)52和54，其中Q為表示輸入數(shù)目的正整數(shù)。所需邏輯功能可以對(duì)應(yīng)于)等效單級(jí)網(wǎng)絡(luò)(例如，偽動(dòng)態(tài)門)用來(lái)執(zhí)行的但是以低于所期望的性能水平執(zhí)行的邏輯功能。例如，等效單級(jí)網(wǎng)絡(luò)可以包括設(shè)計(jì)為補(bǔ)償通過(guò)相關(guān)聯(lián)的下拉網(wǎng)絡(luò)的泄漏的上拉網(wǎng)絡(luò)；但是由于泄漏量，存在通過(guò)下拉網(wǎng)絡(luò)的明顯的功率泄漏和/或補(bǔ)償這種把性能降低到不能接受的程度的泄漏所需的上拉網(wǎng)絡(luò)的尺寸。
在圖2的例子中，第一級(jí)52接收包括IN1至INP的Q個(gè)輸入子集，其中P為表示由第一級(jí)52接收的輸入數(shù)目的正整數(shù)。剩余的Q個(gè)輸入部分的子集(包括INP+1至INQ)被提供作為多級(jí)系統(tǒng)50的第二級(jí)54的輸入。第一和第二級(jí)52和54根據(jù)多個(gè)Q輸入，相互配合提供對(duì)應(yīng)的輸出(OUT)。輸入信號(hào)可以從相關(guān)邏輯電路的其它部分，例如設(shè)計(jì)成實(shí)現(xiàn)比較功能的”異”門提供。
第一級(jí)52包括多個(gè)下拉式裝置60，它們連接到實(shí)現(xiàn)所需邏輯(例如，組合邏輯)功能部分的第一級(jí)的輸出節(jié)點(diǎn)62。在圖2的例子中，所有裝置60都可以用晶體管(例如，N型場(chǎng)效應(yīng)晶體管(NFET))實(shí)現(xiàn)。在圖2的例子中，所有下拉式裝置都可以根據(jù)各自的輸入信號(hào)將節(jié)點(diǎn)62連接到地電位電位(或其它低電壓)。因此，至少有一個(gè)下拉裝置60提供給第一級(jí)52中的P個(gè)輸入中的每一個(gè)。
第一級(jí)52還包括上拉式網(wǎng)絡(luò)64，所述上拉式網(wǎng)絡(luò)可以將第一級(jí)的輸出節(jié)點(diǎn)62上拉。上拉網(wǎng)絡(luò)64根據(jù)相應(yīng)的下拉裝置60的數(shù)目和尺寸(例如，通道長(zhǎng)度和寬度)進(jìn)行配置。確定上拉網(wǎng)絡(luò)64的尺寸，使輸出節(jié)點(diǎn)62維持在不激活下拉裝置60時(shí)的高電壓(例如，通過(guò)將P型FET激活到穩(wěn)定狀態(tài)ON的條件)，這種情況還可以根據(jù)通過(guò)相應(yīng)的下拉裝置60的泄漏量來(lái)改變。由于下拉網(wǎng)絡(luò)60只包括相對(duì)于等效單級(jí)網(wǎng)絡(luò)(處于第二級(jí)54的下拉裝置的其它部分)的下拉裝置部分，因此，相對(duì)于在等效單級(jí)網(wǎng)絡(luò)中的集合下拉子網(wǎng)絡(luò)，就降低了通過(guò)第一級(jí)52的下拉網(wǎng)絡(luò)的泄漏量。就是說(shuō)，與等效單級(jí)系統(tǒng)比較，對(duì)于第一和第二級(jí)中的總NFET尺寸來(lái)說(shuō)，在上拉網(wǎng)絡(luò)64中的PFET尺寸的百分比就可以降低。因此，上拉網(wǎng)絡(luò)64就可以配置成較小裝置那樣的等效單級(jí)網(wǎng)絡(luò)。因而，通過(guò)應(yīng)用較小的上拉網(wǎng)絡(luò)64，而不是等效單級(jí)網(wǎng)絡(luò)，就可以提高多級(jí)系統(tǒng)50的綜合性能(例如，速度)。
起動(dòng)塊66也可以與用于起動(dòng)第一級(jí)的操作的第一級(jí)52相關(guān)聯(lián)，所述第一級(jí)52還可以起啟動(dòng)多級(jí)系統(tǒng)50的作用。這樣，第一級(jí)的輸出節(jié)點(diǎn)62通過(guò)緩沖網(wǎng)絡(luò)56連接成驅(qū)動(dòng)第二級(jí)54。例如，由于第二級(jí)54的運(yùn)行依賴于可以通過(guò)起動(dòng)模塊66進(jìn)行控制的第一級(jí)52的激活和運(yùn)行，所以當(dāng)?shù)谝患?jí)不能使第二級(jí)運(yùn)行時(shí)，就能夠降低功耗。就是說(shuō)，由于多級(jí)網(wǎng)絡(luò)50中總的上拉裝置的數(shù)目被分成級(jí)52和54，所以當(dāng)?shù)谝患?jí)不能使第二級(jí)起動(dòng)時(shí)，就降低了系統(tǒng)50的總泄露量。由于當(dāng)?shù)诙?jí)不起動(dòng)時(shí)，第二級(jí)中上拉和下拉網(wǎng)絡(luò)之間驅(qū)動(dòng)爭(zhēng)斗減輕，因而導(dǎo)致泄漏的降低。這可以與等效單級(jí)系統(tǒng)進(jìn)行比較，當(dāng)網(wǎng)絡(luò)起動(dòng)時(shí)，等效單級(jí)系統(tǒng)(與第一級(jí)52的運(yùn)行類似)將導(dǎo)致驅(qū)動(dòng)的爭(zhēng)斗和上拉網(wǎng)絡(luò)之間的功率泄漏和通過(guò)下拉網(wǎng)絡(luò)的泄漏。
緩中區(qū)56將第一級(jí)52和第二級(jí)54互連，以便將節(jié)點(diǎn)62的信號(hào)提供給第二級(jí)54的輸出節(jié)點(diǎn)68?？梢哉{(diào)節(jié)緩沖區(qū)56，以便提供高速運(yùn)行(例如，可以通過(guò)使緩沖區(qū)56的相應(yīng)部分歪斜(skewing)以便有利于在62提供的信號(hào)的臨界邊緣來(lái)實(shí)現(xiàn))。第二級(jí)54也包括下拉裝置70，后者根據(jù)以INP+1至INQ表示的輸入信號(hào)的第二個(gè)集合實(shí)現(xiàn)所需邏輯功能的另一部分。
在沒(méi)有激活下拉裝置70的情況下，任選的上拉網(wǎng)絡(luò)72可以連接到節(jié)點(diǎn)68，以便幫助把68上的電壓維持在所需的高壓電平。附加地或者可供選擇的方式，可以配置緩沖區(qū)56的對(duì)應(yīng)部件，以便幫助維持節(jié)點(diǎn)68的電壓，補(bǔ)償通過(guò)下拉裝置70的泄漏。在一個(gè)例子中，在多級(jí)電路系統(tǒng)50的每一級(jí)中，下拉部件60和70的總數(shù)目實(shí)際可以相等。通過(guò)在每一級(jí)中應(yīng)用實(shí)際相等的下拉部件數(shù)目，可以使每一個(gè)下拉網(wǎng)絡(luò)64和72的尺寸最小，從而相應(yīng)地提高系統(tǒng)的性能。
圖3描繪偽動(dòng)態(tài)電路100的例子，例如，可以用于實(shí)現(xiàn)多級(jí)偽動(dòng)態(tài)系統(tǒng)的第一級(jí)。所述電路100包括下拉網(wǎng)絡(luò)102，所述下拉網(wǎng)絡(luò)包括多個(gè)NFET晶體管，以N1、N2、N13至NP表示，其中P為表示下拉網(wǎng)絡(luò)中晶體管數(shù)目的正整數(shù)。下拉網(wǎng)絡(luò)102中的晶體管N1、N2、N13至NP中的每一個(gè)由分別用IN1、IN2、IN3和INP表示的對(duì)應(yīng)的輸入信號(hào)控制，所述輸入信號(hào)提供給它們的門電路。下拉網(wǎng)絡(luò)102連接在輸出節(jié)點(diǎn)104和地電位之間，因而，用于隨相應(yīng)的輸入信號(hào)而變地設(shè)置輸出節(jié)點(diǎn)104上的邏輯狀態(tài)。在圖3的例子中，晶體管N1、N2、N13和NP設(shè)置成根據(jù)輸入信號(hào)實(shí)現(xiàn)邏輯”或非”功能。
上拉網(wǎng)絡(luò)106還連接到節(jié)點(diǎn)104。上拉網(wǎng)絡(luò)106連接成幫助隨節(jié)點(diǎn)104和ENABLE信號(hào)的狀態(tài)而變地將節(jié)點(diǎn)104保持在所需的高電平狀態(tài)(例如，VDD)。ENABLE信號(hào)可以提供作為標(biāo)準(zhǔn)的低信號(hào)。當(dāng)ENABLE信號(hào)為低時(shí)，把ENABLE信號(hào)饋送給連接在VDD和節(jié)點(diǎn)104之間的晶體管P6，用于通過(guò)將節(jié)點(diǎn)104拉到VDD來(lái)激活電路100。如果ENABLE信號(hào)為高，則NFET N8被激活，節(jié)點(diǎn)104被拉推到低，從而電路100被禁止。當(dāng)下拉網(wǎng)絡(luò)102沒(méi)有被激活將節(jié)點(diǎn)推到低時(shí)，上拉網(wǎng)絡(luò)也可以通過(guò)將節(jié)點(diǎn)104拉到高電壓狀態(tài)VDD的PFET晶體管P6來(lái)實(shí)現(xiàn)。這樣確定P6的尺寸以便提供電流來(lái)補(bǔ)償通過(guò)下拉網(wǎng)絡(luò)102中的NFET裝置的泄漏。由于控制P1有利于節(jié)點(diǎn)104的轉(zhuǎn)變轉(zhuǎn)變，因此，可以把P1和P6考慮為電路100的上拉網(wǎng)絡(luò)的一部分。
為了控制P1，反饋網(wǎng)絡(luò)108根據(jù)節(jié)點(diǎn)104的電壓和根據(jù)ENABLE信號(hào)實(shí)現(xiàn)NMOS電路。具體地說(shuō)，節(jié)點(diǎn)104被連接到晶體管門N5、N7和P4。P4通過(guò)P5連接到VDD，通過(guò)另一個(gè)NFET N6接地。P5和P6的門電路還連接到ENABLE信號(hào)。這樣，反饋網(wǎng)絡(luò)108在門電路P1提供控制輸入，通常起”或非”功能的作用，以便根據(jù)ENABLE信號(hào)和節(jié)點(diǎn)104的電壓控制P1。如上所述，ENABLE信號(hào)也連接到反饋網(wǎng)絡(luò)108的P5和N6的門電路。因此，當(dāng)ENABLE信號(hào)為低時(shí)，電路100被起動(dòng)從而可以隨提供給下拉網(wǎng)絡(luò)102的各個(gè)NFET的門電路的相應(yīng)的輸入信號(hào)而變地在節(jié)點(diǎn)104上提供所需的輸出。
作為另一個(gè)例子，假設(shè)ENABLE信號(hào)為低以便激活第一級(jí)電路100，當(dāng)PD節(jié)點(diǎn)104為低時(shí)，反饋網(wǎng)絡(luò)108接通P1，如果PD節(jié)點(diǎn)為高，則P1被斷開。例如，如果下拉網(wǎng)絡(luò)102將節(jié)點(diǎn)104推到低電壓(例如，通過(guò)激活一個(gè)或多個(gè)MFET)，則P1將被激活以便將節(jié)點(diǎn)104推向高電平，因此下拉網(wǎng)絡(luò)一旦停止下拉，節(jié)點(diǎn)104的電壓將快速上升。如果在節(jié)點(diǎn)104上下拉網(wǎng)絡(luò)102沒(méi)有下拉，則P1將禁止，使得當(dāng)下拉網(wǎng)絡(luò)開始在節(jié)點(diǎn)104上下拉時(shí)，P1不會(huì)被激活去阻止(或爭(zhēng)斗)轉(zhuǎn)變轉(zhuǎn)變到低電壓。通過(guò)反饋網(wǎng)絡(luò)108的門電路的延遲可以保證節(jié)點(diǎn)104在P1被確認(rèn)(assert)或否認(rèn)(de-assert)之前實(shí)現(xiàn)大多數(shù)轉(zhuǎn)變轉(zhuǎn)變，這就可以使節(jié)點(diǎn)104保持所需的轉(zhuǎn)變轉(zhuǎn)變速度。
本專業(yè)的技術(shù)人員將理解和明白，通過(guò)下拉網(wǎng)絡(luò)102的NFET出現(xiàn)功率泄漏。泄漏的數(shù)量隨實(shí)現(xiàn)電路100的相應(yīng)的集成電路中NFET不斷減小、器件的密度繼續(xù)增加而增加。因此，為了保持節(jié)點(diǎn)104處于所需狀態(tài)，P6通常必須足夠大，降低節(jié)點(diǎn)104中的轉(zhuǎn)變速度。因此，為了提高速度并降低了與所述類型的電路100相關(guān)聯(lián)的功耗，集合下拉網(wǎng)絡(luò)的NFET器件的基本部分可以在第一級(jí)電路100和一個(gè)或多個(gè)下一級(jí)之間進(jìn)行分配，并與電路100串聯(lián)(或級(jí)聯(lián))。圖4描繪第二級(jí)電路120的一個(gè)例子，它可以與電路100一起用來(lái)提供多級(jí)偽動(dòng)態(tài)系統(tǒng)。
參見圖4，第二級(jí)電路120包括連接到接收INPUT信號(hào)的下拉網(wǎng)絡(luò)122。INPUT信號(hào)可以與圖3描述和表示的第一級(jí)電路100的輸出節(jié)點(diǎn)104上的信號(hào)對(duì)應(yīng)。INPUT信號(hào)提供給緩沖區(qū)124，緩沖區(qū)124包括一對(duì)接收多級(jí)網(wǎng)絡(luò)的前一級(jí)的INPUT信號(hào)的倒相器。倒相器中的一個(gè)包括PFET P7，后者與NFET N9一起串聯(lián)在VDD和地電位之間，另一個(gè)倒相器包括分別連接在VDD和地電位之間的PFET P8和NFETN10。可以調(diào)節(jié)緩沖區(qū)124并控制其尺寸，以便有利于在INPUT信號(hào)中提供臨界邊沿，使得來(lái)自前一級(jí)的數(shù)據(jù)通過(guò)緩沖區(qū)從第一級(jí)到第二級(jí)的波動(dòng)(ripple)。這樣，INPUT信號(hào)被轉(zhuǎn)移到第二級(jí)電路120的相應(yīng)的輸出節(jié)點(diǎn)126。
下拉網(wǎng)絡(luò)122還連接在輸出節(jié)點(diǎn)126和地電位之間。所述下拉網(wǎng)絡(luò)配置成根據(jù)輸入信號(hào)的第二部分(用INP+1、INP+2、INP+3至INQ表示，其中Q為表示多級(jí)系統(tǒng)的輸入總數(shù)目的整數(shù)，而P是一個(gè)或多個(gè)前級(jí)的輸入信號(hào)的數(shù)目)，實(shí)現(xiàn)所需邏輯功能的另一部分。這樣，Q減去P表示第二級(jí)電路120的輸入數(shù)目。在圖3的例子中，下拉網(wǎng)絡(luò)122包括晶體管N11、N12、N13至NQ，這些晶體管中的每一個(gè)都接收輸入信號(hào)INP+1、INP+2、INP+3至INQ中相應(yīng)的一個(gè)?？梢栽诘谝患?jí)和第二級(jí)電路之間分配Q個(gè)輸入的集合和接收所需邏輯功能的輸入的對(duì)應(yīng)的邏輯電路系統(tǒng)(例如，NFET)。例如，近似輸入的一半和對(duì)應(yīng)的NFET可以提供給多級(jí)網(wǎng)絡(luò)的第一級(jí)電路(例如，圖3的電路100)，輸入的第二個(gè)一半和對(duì)應(yīng)的NFET可以提供給第二級(jí)電路120。這樣，多級(jí)網(wǎng)絡(luò)的第一級(jí)和下一級(jí)電路相配合實(shí)現(xiàn)所需邏輯(例如，組合邏輯)功能，例如，設(shè)計(jì)成等效單級(jí)網(wǎng)絡(luò)。
第二級(jí)電路120還包括連接在VDD和節(jié)點(diǎn)126之間的上拉網(wǎng)絡(luò)128，以便將節(jié)點(diǎn)126拉到VDD。這樣，上拉網(wǎng)絡(luò)128包括PFET P9，根據(jù)由反饋網(wǎng)絡(luò)130提供的控制信號(hào)來(lái)控制所述PFET P9。反饋網(wǎng)絡(luò)130根據(jù)ENABLE信號(hào)和輸出節(jié)點(diǎn)126的狀態(tài)連接到驅(qū)動(dòng)器P9。雖然也可以使用不同的方案，但是描述的第二級(jí)電路120的反饋網(wǎng)絡(luò)本質(zhì)上與圖3的第一級(jí)電路100中的反饋網(wǎng)絡(luò)130相同。簡(jiǎn)要地說(shuō)，反饋網(wǎng)絡(luò)130包括對(duì)輸出接點(diǎn)126的狀態(tài)敏感的晶體管N14、N15和P10。此外，晶體管P11和N16連接成接收ENABLE信號(hào)。P12、P13和N17還以串聯(lián)形式連接在VDD和接地之間并且對(duì)N14和N15的激活敏感。這樣，反饋網(wǎng)絡(luò)130用來(lái)通過(guò)保證在確認(rèn)或否認(rèn)P9之前實(shí)現(xiàn)轉(zhuǎn)變的基本部分，來(lái)便于節(jié)點(diǎn)126上的轉(zhuǎn)變。反饋網(wǎng)絡(luò)130根據(jù)ENABLE信號(hào)和輸出節(jié)點(diǎn)126的狀態(tài)，以便驅(qū)動(dòng)和控制晶體管P9的操作。
本專業(yè)的技術(shù)人員將明白，由于第二級(jí)120是根據(jù)由緩沖區(qū)124接收的INPUT信號(hào)起動(dòng)的，因此，第二級(jí)電路120不包括用于起動(dòng)第二級(jí)120的附加的上拉晶體管。作為根據(jù)INPUT信號(hào)起動(dòng)第二級(jí)電路120的結(jié)果，可以明顯地降低功率，因?yàn)樵诓淮嬖诘谝患?jí)被單獨(dú)起動(dòng)的情況下，顯著地減少了上拉晶體管P9和下拉網(wǎng)絡(luò)122之間的驅(qū)動(dòng)爭(zhēng)斗。此外，可以控制上拉晶體管P8的尺寸以便補(bǔ)償只與下拉網(wǎng)絡(luò)122中一部分NFET相關(guān)聯(lián)的泄漏。這樣，通過(guò)在多個(gè)級(jí)聯(lián)的級(jí)(包括電路120和至少一個(gè)前級(jí)電路)之間分配集合下拉網(wǎng)絡(luò)，正如本文中說(shuō)明的，可以以連接到節(jié)點(diǎn)126的總PFET寬度的較小百分比實(shí)現(xiàn)P9。這樣，與配置成實(shí)現(xiàn)所需邏輯功能的等效單級(jí)網(wǎng)絡(luò)相比，多級(jí)網(wǎng)絡(luò)合并成的第二級(jí)電路120的性能就獲得了改善，包括運(yùn)行速度更快和功率泄漏降低。
圖5描繪另一個(gè)第二級(jí)偽動(dòng)態(tài)門電路150的例子，它可以與前一級(jí)偽動(dòng)態(tài)門電路(例如，圖3示出和描述的電路100)一起實(shí)現(xiàn)。圖5的電路150包括用于接收前一級(jí)的輸出信號(hào)的輸入緩沖區(qū)152，所述緩沖區(qū)大體上類似于圖4的輸入緩沖區(qū)。簡(jiǎn)要地說(shuō)，輸入緩沖區(qū)152包括一對(duì)倒相器，倒相器中的一個(gè)包括P14和N19，另一個(gè)包括P15和P20?？梢哉{(diào)節(jié)緩沖區(qū)152并控制其尺寸，以便有利于在INPUT信號(hào)中提供的臨界邊沿，使得從前一級(jí)接收的INPUT可以通過(guò)緩沖區(qū)傳播到第二級(jí)的輸出節(jié)點(diǎn)154。
此外，為了進(jìn)一步減少所需的電路部件數(shù)目，可以從第二級(jí)電路150刪去反饋網(wǎng)絡(luò)和分離設(shè)置的上拉晶體管。代之以，可以控制緩沖網(wǎng)絡(luò)152的P15的尺寸，并將其配置成起輸出節(jié)點(diǎn)154的上拉晶體管的作用。電路150也包括連接到節(jié)點(diǎn)154的下拉網(wǎng)絡(luò)156。就是說(shuō)，可以這樣控制P15的尺寸，以便當(dāng)由來(lái)自前一級(jí)INPUT信號(hào)起動(dòng)P15時(shí)，，補(bǔ)償通過(guò)連接到輸出節(jié)點(diǎn)154的多個(gè)NFET N20、N21、N22、N23和NQ的泄漏。NFET中的每一個(gè)都接收相應(yīng)的輸入信號(hào)，分別表示為INP+1、INP+2、INP+3和INQ，其中Q為正整數(shù)(Q＞P)，其中Q-P表示由第二級(jí)下拉網(wǎng)絡(luò)接收的輸入的數(shù)目。NFET設(shè)置成實(shí)現(xiàn)所需邏輯功能的一部分，所述所需的邏輯功能與至少一個(gè)前級(jí)相配合以便實(shí)現(xiàn)完整的邏輯功能，例如，寬”或”功能、寬”或非”功能或關(guān)于提供給多級(jí)網(wǎng)絡(luò)的總數(shù)Q個(gè)輸入的其它組合邏輯功能。
這樣，與圖4的第二級(jí)電路120類似，根據(jù)從前一級(jí)接收的INPUT信號(hào)起動(dòng)第二級(jí)電路150。由于減輕了牽引器件(pull device)P15和下拉網(wǎng)絡(luò)156之間的驅(qū)動(dòng)爭(zhēng)斗并將其限制在這樣的情況，即，其中INPUT信號(hào)是激活的(例如，高壓狀態(tài))以便起動(dòng)第二級(jí)電路150，因此可以通過(guò)根據(jù)INPUT信號(hào)起動(dòng)第二級(jí)電路120來(lái)實(shí)現(xiàn)顯著的功率降低。
此外，第二級(jí)電路150幫助減少與實(shí)現(xiàn)第二級(jí)電路相關(guān)聯(lián)的導(dǎo)線計(jì)數(shù)，與許多現(xiàn)有的設(shè)計(jì)相比，還會(huì)提高性能。當(dāng)實(shí)現(xiàn)第二級(jí)電路150時(shí)，與緩沖區(qū)152相關(guān)聯(lián)的延遲可以與增加的速度平衡，所述增加的速度來(lái)源于減小用來(lái)幫助下拉上拉輸出節(jié)點(diǎn)154的PFET P15的尺寸。另外，當(dāng)?shù)诙?jí)電路150與第一級(jí)電路(例如，圖3的電路100)級(jí)聯(lián)在一起時(shí)，如果前一級(jí)電路的INPUT信號(hào)為低，那么，由于INPUT信號(hào)使第二級(jí)電路150起動(dòng)和禁止，第二級(jí)電路150和所有后面的各級(jí)電路就根據(jù)INPUT信號(hào)被斷開。因此，當(dāng)?shù)诙?jí)電路150被禁止時(shí)，驅(qū)動(dòng)的爭(zhēng)斗就不會(huì)在P15和下拉網(wǎng)絡(luò)156之間出現(xiàn)，這還有助于節(jié)省功率。
作為一個(gè)例子，假設(shè)前一級(jí)為禁止，如果提供給前一級(jí)的下拉網(wǎng)絡(luò)的P輸入為低，則來(lái)自前一級(jí)的INPUT信號(hào)就將為高。因此，緩沖區(qū)的第二個(gè)倒相器的輸入節(jié)點(diǎn)158就為低，并且P15接通，將輸出節(jié)點(diǎn)154拉高。作為另一個(gè)例子，多級(jí)網(wǎng)絡(luò)的多個(gè)NFET可以由多個(gè)”異”門的電路驅(qū)動(dòng)，所述多個(gè)”異”門將輸入信號(hào)提供給所需的邏輯功能，例如，實(shí)現(xiàn)比較或匹配功能或其它組合邏輯。
鑒于上述結(jié)構(gòu)和功能特征，參照?qǐng)D6、7和8將更容易明白某些方法。應(yīng)該理解和明白，在其它實(shí)施例中，說(shuō)明的作用可以以不同的次序出現(xiàn)和/或與其它作用同時(shí)出現(xiàn)。而且，不是所有說(shuō)明的特征都要求執(zhí)行一種方法。還應(yīng)該理解，以下方法可以由一個(gè)或多個(gè)設(shè)計(jì)者用手工或通過(guò)使用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)工具實(shí)現(xiàn)，所述計(jì)算機(jī)輔助設(shè)計(jì)工具運(yùn)行可執(zhí)行指令，實(shí)現(xiàn)用于確定設(shè)計(jì)的方法部分。
圖6描述用于動(dòng)態(tài)電路系統(tǒng)的設(shè)計(jì)方法200。如步驟210所示，所述方法200可以包括用于單級(jí)網(wǎng)絡(luò)設(shè)計(jì)的方法，所述方法包括配置成根據(jù)多個(gè)輸入實(shí)現(xiàn)所需邏輯功能的下拉網(wǎng)絡(luò)。如步驟220所示，所述方法還可以包括設(shè)計(jì)包括至少兩級(jí)的多級(jí)網(wǎng)絡(luò)，所述至少兩級(jí)中的每一級(jí)包括接收多個(gè)輸入的相應(yīng)部分的下拉網(wǎng)絡(luò)，并且所述至少兩級(jí)中的每一級(jí)相配合以便實(shí)現(xiàn)所需邏輯功能。
圖7描述用于設(shè)計(jì)偽動(dòng)態(tài)電路的設(shè)計(jì)方法250。在步驟260，所述方法250包括提供單級(jí)偽動(dòng)態(tài)系統(tǒng)的設(shè)計(jì)，所述偽動(dòng)態(tài)系統(tǒng)包括連接到輸出節(jié)點(diǎn)的上拉網(wǎng)絡(luò)和連接到輸出節(jié)點(diǎn)的下拉網(wǎng)絡(luò)。下拉網(wǎng)絡(luò)配置成實(shí)現(xiàn)邏輯功能，并根據(jù)多個(gè)輸入提供輸出。如步驟270所示，所述方法還包括設(shè)計(jì)多級(jí)偽動(dòng)態(tài)系統(tǒng)的第一級(jí)的方法，所述多級(jí)偽動(dòng)態(tài)系統(tǒng)包括配置成根據(jù)多路輸出的第一部分，在輸出節(jié)點(diǎn)上提供相應(yīng)輸出的第一下拉網(wǎng)絡(luò)。在步驟280，所述方法包括設(shè)計(jì)上拉網(wǎng)絡(luò)，以便補(bǔ)償與第一級(jí)下拉網(wǎng)絡(luò)相關(guān)聯(lián)的泄漏，使得與單級(jí)網(wǎng)絡(luò)的上拉網(wǎng)絡(luò)的尺寸與單級(jí)網(wǎng)絡(luò)的下拉網(wǎng)絡(luò)的尺寸的比值相比較，降低了至少第一級(jí)的上拉網(wǎng)絡(luò)的尺寸與至少第一級(jí)的下拉網(wǎng)絡(luò)的尺寸的比值。在步驟290，多級(jí)偽動(dòng)態(tài)系統(tǒng)的第二級(jí)設(shè)計(jì)成包括配置成根據(jù)第一級(jí)的輸出節(jié)點(diǎn)的輸出和多路輸入的第二部分，在輸出節(jié)點(diǎn)上提供相應(yīng)的輸出，使得第二級(jí)的輸出與單級(jí)偽動(dòng)態(tài)系統(tǒng)的輸出對(duì)應(yīng)。
圖8描述方法300的一個(gè)例子，所述方法可以用于設(shè)計(jì)多級(jí)偽動(dòng)態(tài)電路系統(tǒng)，與能夠?qū)崿F(xiàn)所需邏輯功能的等效單級(jí)系統(tǒng)相比，所述多級(jí)偽動(dòng)態(tài)電路系統(tǒng)實(shí)現(xiàn)了性能獲得改善的所需邏輯功能。所述方法300開始于步驟310，步驟310提供單級(jí)偽動(dòng)態(tài)系統(tǒng)的設(shè)計(jì)。所述設(shè)計(jì)能夠提供打印或電子形式，例如，由相應(yīng)的設(shè)計(jì)工具輸出。所述單級(jí)系統(tǒng)包括連接到輸出節(jié)點(diǎn)的上拉網(wǎng)絡(luò)和連接到輸出節(jié)點(diǎn)的下拉網(wǎng)絡(luò)。所述下拉網(wǎng)絡(luò)配置成實(shí)現(xiàn)所需的邏輯功能(例如，寬”或”、寬”或非”或其它組合邏輯)，并根據(jù)多路輸入提供輸出。
本專業(yè)的技術(shù)人員將明白，在許多集成電路中，由于器件密度的提高，下拉網(wǎng)絡(luò)中的部件(例如，NFET)因它們的通道長(zhǎng)度被壓縮，將出現(xiàn)明顯的泄漏。因此，上拉網(wǎng)絡(luò)不得不設(shè)計(jì)得足夠大，以便補(bǔ)償泄漏，所述泄露會(huì)導(dǎo)致單級(jí)系統(tǒng)性能(例如，速度)下降。例如，對(duì)于給定的過(guò)程，對(duì)于將單級(jí)系統(tǒng)的輸出節(jié)點(diǎn)下拉的每一個(gè)NFET，需要與NFET的數(shù)目成比例地增大相應(yīng)的PFET的尺寸。
在步驟320，單級(jí)系統(tǒng)被分成多級(jí)，以便提供多級(jí)偽動(dòng)態(tài)系統(tǒng)。多級(jí)系統(tǒng)根據(jù)多路相同的輸入，實(shí)現(xiàn)與等效單級(jí)系統(tǒng)相同的邏輯功能。在步驟330，多級(jí)系統(tǒng)的第一級(jí)設(shè)計(jì)成包括下拉網(wǎng)絡(luò)。所述設(shè)計(jì)可以由一個(gè)或多個(gè)設(shè)計(jì)者使用任何設(shè)計(jì)工具(例如，CAD工具或手工)實(shí)現(xiàn)。第一級(jí)的下拉網(wǎng)絡(luò)可以配置成根據(jù)多路輸入的第一部分，在輸出節(jié)點(diǎn)上提供相應(yīng)的輸出。
在步驟340，上拉網(wǎng)絡(luò)設(shè)計(jì)成補(bǔ)償與第一級(jí)的下拉網(wǎng)絡(luò)相關(guān)聯(lián)的泄漏。由于下拉網(wǎng)絡(luò)包括等效下拉器件(例如，NFET)總數(shù)目的一部分，與單級(jí)網(wǎng)絡(luò)的上拉網(wǎng)絡(luò)相比，第一級(jí)的上拉網(wǎng)絡(luò)的尺寸就可以設(shè)計(jì)成更小。例如，隨第一級(jí)中實(shí)現(xiàn)所需邏輯功能的NFET的一小部分(例如，隨給定過(guò)程而變化的百分比)而變地確定第一級(jí)的上拉網(wǎng)絡(luò)中對(duì)應(yīng)的PFET的尺寸。在一個(gè)或多個(gè)后面各級(jí)中(在下面的步驟350中說(shuō)明)，提供實(shí)現(xiàn)剩余部分的邏輯功能的NFET的總數(shù)目的另一部分。由于第一級(jí)的PFET是根據(jù)NFET的一小部分(例如，大約二分之一)確定其尺寸，因此，當(dāng)與等效單級(jí)系統(tǒng)比較時(shí)，多級(jí)網(wǎng)絡(luò)(盡管附加的部件和使用緩沖區(qū)將連續(xù)的各級(jí)分離)的性能獲得了改善。
在步驟350，多級(jí)偽動(dòng)態(tài)系統(tǒng)的第二級(jí)設(shè)計(jì)成包括第二個(gè)下拉網(wǎng)絡(luò)。所述下拉網(wǎng)絡(luò)包括下拉部件的另一小部分，所述下拉部件配置成根據(jù)第一級(jí)的輸出和多路輸入的第二部分，在輸出節(jié)點(diǎn)上提供相應(yīng)的輸出。對(duì)于兩級(jí)系統(tǒng)的例子來(lái)說(shuō)，第一級(jí)的下拉網(wǎng)絡(luò)和第二級(jí)的下拉網(wǎng)絡(luò)相配合實(shí)現(xiàn)所需邏輯功能(例如，寬”或”、寬”或非”或其它組合邏輯)。即，根據(jù)多路輸入第二級(jí)的輸出與單級(jí)偽動(dòng)態(tài)電路的輸出對(duì)應(yīng)。
在步驟360，緩沖網(wǎng)絡(luò)配置成將第一和第二級(jí)分離。在一個(gè)例子中，當(dāng)激活第二級(jí)時(shí)，緩沖網(wǎng)絡(luò)的輸出部分(例如，PFET)可以設(shè)計(jì)為實(shí)際補(bǔ)償通過(guò)至少兩級(jí)中的第二級(jí)的下拉網(wǎng)絡(luò)的泄漏的上拉或保持器。本專業(yè)的技術(shù)人員將理解和明白，緩沖網(wǎng)絡(luò)將第一級(jí)的輸出與第二級(jí)的輸出連接，以便在沒(méi)有時(shí)鐘信號(hào)的情況下起動(dòng)(或激活)第二級(jí)。當(dāng)?shù)诙?jí)沒(méi)有起動(dòng)時(shí)，還能進(jìn)一步降低功耗。所述設(shè)計(jì)(例如，在步驟330、340和350)可以使用任何電路設(shè)計(jì)工具(例如，包括計(jì)算機(jī)運(yùn)行的合適的CAD工具、手工或它們的組合)完成。
上面說(shuō)明的都是本發(fā)明的例子。自然，不可能描述本發(fā)明的每一個(gè)可能的部件組合或方法，但是本專業(yè)的普通技術(shù)人員將明白，可以對(duì)本發(fā)明進(jìn)行進(jìn)一步組合或置換。因此，本發(fā)明試圖包括所有這些處于所附權(quán)利要求書的精神和范圍內(nèi)的替換、修改和變化。
權(quán)利要求
1.一種用于動(dòng)態(tài)電路系統(tǒng)的設(shè)計(jì)方法(200、250、300)，它包括提供(210、260、310)單級(jí)網(wǎng)絡(luò)的設(shè)計(jì)，所述單級(jí)網(wǎng)絡(luò)包括配置成根據(jù)多路輸入實(shí)現(xiàn)所需邏輯功能的下拉網(wǎng)絡(luò)；以及設(shè)計(jì)(220、270、290、340、350)包括至少兩級(jí)(12、14、52、54、100、120、150)的多級(jí)網(wǎng)絡(luò)(10、50)，所述至少兩級(jí)中的每一級(jí)包括接收所述多路輸入的相應(yīng)部分的下拉網(wǎng)絡(luò)(18、20、60、70)，并且所述至少兩級(jí)中的每一級(jí)相配合實(shí)現(xiàn)所需的邏輯功能。
2.如權(quán)利要求1所述的方法(200、250、300)，其中還包括利用緩沖網(wǎng)絡(luò)(16、56、124、152)分離(320)所述至少兩級(jí)的第一級(jí)(12、52、100)和第二級(jí)(14、54、120、150)。
3.如權(quán)利要求2所述的方法(200、250、300)，其中，所述緩沖網(wǎng)絡(luò)(16、56、124、152)的輸出部分設(shè)計(jì)成充分地補(bǔ)償通過(guò)所述至少兩級(jí)的所述第二級(jí)(14、54、120、150)的所述下拉網(wǎng)絡(luò)(20、70)的泄漏。
4.如權(quán)利要求2所述的方法(200、250、300)，其中，所述第一級(jí)的輸出(24、62、104)通過(guò)緩沖網(wǎng)絡(luò)(16、56、124、152)連接成起動(dòng)所述至少兩級(jí)的至少第二級(jí)(14、54、120、150)的操作，并且其中所述第二級(jí)的輸出(26、68、126、154)提供所需邏輯功能的結(jié)果，在沒(méi)有時(shí)鐘信號(hào)起動(dòng)所述第二級(jí)的情況下，在所述第二級(jí)的輸出節(jié)點(diǎn)上提供所述結(jié)果。
5.如權(quán)利要求1所述的方法(200、250、300)，其中，所述單級(jí)網(wǎng)絡(luò)包括充分地補(bǔ)償與所述單級(jí)網(wǎng)絡(luò)的所述下拉網(wǎng)絡(luò)相關(guān)聯(lián)的泄漏的上拉網(wǎng)絡(luò)，所述方法還包括設(shè)計(jì)(280、340)充分地補(bǔ)償與所述至少兩級(jí)的所述第一級(jí)(12、52、100)的所述下拉網(wǎng)絡(luò)(18、60、102)相關(guān)聯(lián)的泄漏的上拉網(wǎng)絡(luò)(22、64、106)，使得與所述單級(jí)網(wǎng)絡(luò)的所述上拉網(wǎng)絡(luò)的尺寸與所述單級(jí)網(wǎng)絡(luò)的所述下拉網(wǎng)絡(luò)的尺寸的比值相比，減小了至少所述第一級(jí)的所述上拉網(wǎng)絡(luò)的尺寸與至少所述第一級(jí)的所述下拉網(wǎng)絡(luò)的尺寸的比值。
6.如權(quán)利要求5所述的方法(200、250、300)，其中，所述多級(jí)網(wǎng)絡(luò)(10、50)的所述第一級(jí)(12、52、100)的所述上拉網(wǎng)絡(luò)(22、64、106)的尺寸基于由所述多級(jí)網(wǎng)絡(luò)的所述第一級(jí)的所述下拉網(wǎng)絡(luò)(18、60、102)接收的所述多路輸入的所述相應(yīng)部分。
7.如權(quán)利要求5所述的方法(200、250、300)，其中還包括在所述至少兩級(jí)的第二級(jí)(14、54、120、150)中提供(290、360)上拉網(wǎng)絡(luò)(72、128、152)以便充分地補(bǔ)償通過(guò)所述第二級(jí)的所述下拉網(wǎng)絡(luò)(20、70、122、156)的泄漏，使得與所述單級(jí)網(wǎng)絡(luò)的所述上拉網(wǎng)絡(luò)的尺寸與所述單級(jí)網(wǎng)絡(luò)的所述下拉網(wǎng)絡(luò)的尺寸的比值相比，減小了至少所述第一級(jí)的所述上拉網(wǎng)絡(luò)的尺寸與至少所述第一級(jí)的所述下拉網(wǎng)絡(luò)的尺寸的比值。
8.如權(quán)利要求1所述的方法(200、250、300)，其中，所述至少兩級(jí)的每一級(jí)的所述下拉網(wǎng)絡(luò)(18、20、60、70、102、122、156)還包括設(shè)置成實(shí)現(xiàn)所述所需邏輯功能的相應(yīng)部分的晶體管配置，使得所述至少兩級(jí)中的最后一級(jí)的輸出根據(jù)所述多路輸入提供所述所需邏輯功能的結(jié)果。
9.如權(quán)利要求8所述的方法(200、250、300)，其中，所述至少兩級(jí)的第一級(jí)(12、52、100)的所述晶體管配置還包括連接在所述第一級(jí)(12、52、100)的輸出節(jié)點(diǎn)(24、62、104)和低電壓或地電位之間的N型場(chǎng)效應(yīng)晶體管，并且所述至少兩級(jí)的第二級(jí)(14、54、120、150)的晶體管配置還包括連接在所述第二級(jí)的輸出節(jié)點(diǎn)(26、68、126、154)和低電壓或地電位之間的N型場(chǎng)效應(yīng)晶體管。
10.如權(quán)利要求9所述的方法(200、250、300)，其中還包括配置至少一個(gè)P型場(chǎng)效應(yīng)晶體管(P1、P6)，所述至少一個(gè)P型場(chǎng)效應(yīng)晶體管(P1、P6)連接成將所述第一級(jí)(12、52、100)的所述輸出節(jié)點(diǎn)(24、62、104)上拉，以便充分地補(bǔ)償與所述第一級(jí)的所述下拉網(wǎng)絡(luò)(18、60、102)相關(guān)聯(lián)的泄漏；以及配置至少一個(gè)P型場(chǎng)效應(yīng)晶體管(P9、P8、P15)，所述至少一個(gè)P型場(chǎng)效應(yīng)晶體管(P9、P8、P15)連接成將所述第二級(jí)(14、54、120、150)的所述輸出節(jié)點(diǎn)(26、68、126、154)上拉，以便充分地補(bǔ)償與所述第二級(jí)的所述下拉網(wǎng)絡(luò)(20、70)相關(guān)聯(lián)的泄漏。
全文摘要
一個(gè)公開的實(shí)施例可以包括動(dòng)態(tài)電路系統(tǒng)的設(shè)計(jì)方法(200、250、300)。所述方法可以包括提供(210、260、310)單級(jí)網(wǎng)絡(luò)的設(shè)計(jì)，所述單級(jí)網(wǎng)絡(luò)包括配置成根據(jù)多路輸入實(shí)現(xiàn)所需邏輯功能的下拉網(wǎng)絡(luò)。所述方法還可以包括設(shè)計(jì)(220、270、290、340、350)多級(jí)網(wǎng)絡(luò)(10、50)，所述多級(jí)網(wǎng)絡(luò)包括至少兩級(jí)(12、14、52、54、100、120、150)，所述至少兩級(jí)中的每一級(jí)包括接收多路輸入的相應(yīng)部分的下拉網(wǎng)絡(luò)(18、20、60、70)并且所述至少兩級(jí)的每一級(jí)相配合以便實(shí)現(xiàn)所需的邏輯功能。
文檔編號(hào)G06F17/50GK1750013SQ200510104180
公開日2006年3月22日 申請(qǐng)日期2005年9月13日 優(yōu)先權(quán)日2004年9月14日
發(fā)明者S·R·阿夫萊克, R·J·里德林格, D·S·斯蒂雷特 申請(qǐng)人:惠普開發(fā)有限公司