專利名稱：半導(dǎo)體集成電路及其布局方法、以及標(biāo)準(zhǔn)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及以標(biāo)準(zhǔn)單元(standard cell)方式實(shí)現(xiàn)的半導(dǎo)體集成電路及其布局方法。
背景技術(shù)：
近年來，人們對(duì)于多媒體用半導(dǎo)體集成電路等，謀求高速且低耗電量，并謀求電路面積的減小。
為了使半導(dǎo)體集成電路高速運(yùn)行，存在使晶體管的閾值電壓降低的方法。越是降低閾值電壓，晶體管的導(dǎo)通電流就越增加，就越能驅(qū)動(dòng)更大的負(fù)載，結(jié)果，各個(gè)晶體管、半導(dǎo)體集成電路整體將高速運(yùn)行。
但是，低閾值電壓導(dǎo)致漏電流的增加，成為使耗電量降低的障礙。作為降低漏電流的方法，有在不需要使其高速運(yùn)行時(shí)主要利用電路結(jié)構(gòu)動(dòng)態(tài)地提高閾值電壓從而降低漏電流的方法，和在不使用電路時(shí)切斷對(duì)晶體管的供給電源的方法等。但是，對(duì)于斷續(xù)地運(yùn)行的元件、和寄存器等要保持存儲(chǔ)內(nèi)容的存儲(chǔ)元件，是無法切斷電源的。
因此，存在對(duì)每個(gè)NAND(與非門)電路等標(biāo)準(zhǔn)單元附加切斷漏電流的開關(guān)的方法。即，與通常的邏輯電路等以串聯(lián)的方式插入高閾值電壓的開關(guān)用晶體管。這樣，能夠保持接通半導(dǎo)體集成電路的電源的狀態(tài)，并對(duì)每個(gè)標(biāo)準(zhǔn)單元有選擇地控制是否切斷漏電流，因此，能夠謀求有效地降低耗電量(例如參照《與漏電流較量》，日經(jīng)電子學(xué)，日經(jīng)BP社，2004年4月26日，第872號(hào)，pp.110-119)。
基于標(biāo)準(zhǔn)單元方式的半導(dǎo)體集成電路，是將標(biāo)準(zhǔn)單元配置在半導(dǎo)體基板上，按照規(guī)格進(jìn)行標(biāo)準(zhǔn)單元間的布線而得到的半導(dǎo)體集成電路，能夠在短時(shí)間內(nèi)構(gòu)成功能不同的各種各樣的電路。
對(duì)于具有開關(guān)的標(biāo)準(zhǔn)單元，以2輸入NAND單元為例進(jìn)行說明。圖3是具有開關(guān)的2輸入NAND單元的門級(jí)電路圖。圖4是圖3的2輸入NAND單元的晶體管級(jí)電路圖。2輸入NAND門12由閾值電壓Vt低的晶體管構(gòu)成，開關(guān)用晶體管13由閾值電壓Vt高的晶體管構(gòu)成。
開關(guān)用晶體管13是接收反轉(zhuǎn)睡眠(sleep)信號(hào)NSL的NMOS晶體管。當(dāng)反轉(zhuǎn)睡眠信號(hào)NSL為低電平時(shí)，開關(guān)用晶體管13成為截止?fàn)顟B(tài)，因此，從2輸入NAND門12到電源VSS的路徑被切斷，從而漏電流被切斷。這樣，圖3的標(biāo)準(zhǔn)單元用反轉(zhuǎn)睡眠信號(hào)NSL來控制是否切斷漏電流。
圖8是表示圖3的2輸入NAND單元的以往的結(jié)構(gòu)的例子的單元布局圖。該單元是與圖3的電路等效的2輸入NAND單元的標(biāo)準(zhǔn)單元。為了謀求低耗電，如圖8那樣每一個(gè)標(biāo)準(zhǔn)單元附加至少一個(gè)開關(guān)，此時(shí)，每一個(gè)單元增加至少一個(gè)晶體管，標(biāo)準(zhǔn)單元的面積增加。但是，有這樣的情況基于標(biāo)準(zhǔn)單元方式的半導(dǎo)體集成電路包括多個(gè)配置了多個(gè)標(biāo)準(zhǔn)單元的列，鄰接的2個(gè)標(biāo)準(zhǔn)單元具有可共用的電路。如果將這樣的電路合并為一個(gè)，則能夠縮小標(biāo)準(zhǔn)單元列，謀求半導(dǎo)體集成電路的面積減少。
例如，存在以下的方法，即當(dāng)在左右方向鄰接的標(biāo)準(zhǔn)單元之間相同電位的源區(qū)相互鄰接時(shí)，對(duì)源區(qū)(源極擴(kuò)散層及其上部的接觸點(diǎn))進(jìn)行共用的方法(例如參照日本特開平5-41452號(hào)公報(bào)和日本特開2001-94054號(hào)公報(bào))。根據(jù)此方法，能夠縮短半導(dǎo)體集成電路左右方向的長(zhǎng)度，減少其面積。
圖9是具有2個(gè)圖8的標(biāo)準(zhǔn)單元并在單元之間共用源區(qū)的半導(dǎo)體集成電路的布局圖。2個(gè)晶體管980相當(dāng)于設(shè)置了2個(gè)源區(qū)被共用的圖8的開關(guān)用晶體管930，因此，能得知與將2個(gè)圖8的標(biāo)準(zhǔn)單元橫向并列的情況相比，電路左右方向的長(zhǎng)度變短，面積減少。
發(fā)明內(nèi)容
然而，圖9的半導(dǎo)體集成電路，與不設(shè)置開關(guān)用晶體管的情況相比，電路面積大這一狀況并沒有改變。另外，在圖9的半導(dǎo)體集成電路中，共用了源區(qū)的開關(guān)用晶體管980具有2個(gè)柵電極，還具有2個(gè)反轉(zhuǎn)睡眠信號(hào)NSL用的輸入管腳985。當(dāng)利用自動(dòng)布局工具進(jìn)行布線時(shí)，用于輸入輸出的管腳的數(shù)量多，導(dǎo)致布線變得復(fù)雜。結(jié)果，在布局上布線擁擠，難以減少電路面積。
本發(fā)明的目的在于，提供一種采用了標(biāo)準(zhǔn)單元的半導(dǎo)體集成電路，以減少電路面積。
為了解決上述問題，技術(shù)方案1所述的裝置作為一種半導(dǎo)體集成電路，包括第1標(biāo)準(zhǔn)單元，具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1開關(guān)；第2標(biāo)準(zhǔn)單元，具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2開關(guān)；其中，上述第1開關(guān)，作為上述第2開關(guān)被上述第2標(biāo)準(zhǔn)單元所共用。
由此，因?yàn)榈?開關(guān)被第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元所共用，所以與不共用的情況相比，能夠減小電路面積。
技術(shù)方案2根據(jù)技術(shù)方案1所述的半導(dǎo)體集成電路，其特征在于上述第1開關(guān)，位于上述第2邏輯電路一側(cè)。
技術(shù)方案3根據(jù)技術(shù)方案1所述的半導(dǎo)體集成電路，其特征在于上述第1開關(guān)是晶體管。
技術(shù)方案4根據(jù)技術(shù)方案3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的柵極寬度，大于等于構(gòu)成上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的其他晶體管的柵極寬度。
技術(shù)方案5根據(jù)技術(shù)方案3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的源區(qū)，被作為上述第2開關(guān)的晶體管所共用。
技術(shù)方案6根據(jù)技術(shù)方案3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的柵電極，被作為上述第2開關(guān)的晶體管所共用。
技術(shù)方案7根據(jù)技術(shù)方案3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的柵電極，具有與上述第1標(biāo)準(zhǔn)單元和上述第2標(biāo)準(zhǔn)單元之間的邊界線正交的方向上的直線部分。
技術(shù)方案8根據(jù)技術(shù)方案3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的漏區(qū)，被作為上述第2開關(guān)的晶體管所共用。
技術(shù)方案9根據(jù)技術(shù)方案3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的閾值電壓，高于構(gòu)成上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的其他晶體管的閾值電壓。
由此，能夠抑制第1邏輯電路和第2邏輯電路的漏電流。
技術(shù)方案10作為一種半導(dǎo)體集成電路，包括第1標(biāo)準(zhǔn)單元，具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1晶體管；第2標(biāo)準(zhǔn)單元，具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2晶體管，其中，上述第1晶體管的源區(qū)作為上述第2晶體管的源區(qū)被上述第2標(biāo)準(zhǔn)單元所共用，上述第1晶體管的柵電極作為上述第2晶體管的柵電極被上述第2標(biāo)準(zhǔn)單元所共用。
由此，因?yàn)榈?晶體管的源區(qū)和柵電極被第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元所共用，所以與不共用的情況相比，能夠減小電路面積。
技術(shù)方案11根據(jù)技術(shù)方案10所述的半導(dǎo)體集成電路，其特征在于上述第1晶體管的柵電極，具有與上述第1標(biāo)準(zhǔn)單元和上述第2標(biāo)準(zhǔn)單元之間的邊界線正交的方向上的直線部分。
由此，第1晶體管的源區(qū)、柵電極、以及漏區(qū)，與標(biāo)準(zhǔn)單元的邊界線相面對(duì)，因此，容易使2個(gè)標(biāo)準(zhǔn)單元共用晶體管。
技術(shù)方案12根據(jù)技術(shù)方案10所述的半導(dǎo)體集成電路，其特征在于上述第1晶體管的閾值電壓，高于構(gòu)成上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的其他晶體管的閾值電壓。
由此，能夠抑制第1邏輯電路和第2邏輯電路的漏電流。
技術(shù)方案13作為一種標(biāo)準(zhǔn)單元，包括邏輯電路；和控制對(duì)上述邏輯電路的電流供給的晶體管，其中，上述晶體管的柵電極，具有與構(gòu)成上述邏輯電路的晶體管的柵電極正交的方向上的直線部分。
技術(shù)方案14根據(jù)技術(shù)方案13所述的標(biāo)準(zhǔn)單元，其特征在于上述晶體管的柵電極，僅具有與構(gòu)成上述邏輯電路的晶體管的柵電極正交的方向上的直線部分。
技術(shù)方案15作為一種半導(dǎo)體集成電路的布局方法，包括對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1開關(guān)的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2開關(guān)的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1開關(guān)作為上述第2開關(guān)被上述第2標(biāo)準(zhǔn)單元所共用，并且，以上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中不設(shè)置管腳的狀態(tài)進(jìn)行配置的步驟；在上述共用部分中僅設(shè)置一個(gè)管腳的步驟。
由此，能夠減少半導(dǎo)體集成電路中管腳的數(shù)量，能夠減小電路面積。
技術(shù)方案16作為一種半導(dǎo)體集成電路的布局方法，包括對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1開關(guān)的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2開關(guān)的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1開關(guān)作為上述第2開關(guān)被上述第2標(biāo)準(zhǔn)單元所共用，并且，以上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中設(shè)置了管腳的狀態(tài)進(jìn)行配置的步驟；刪除1個(gè)設(shè)置在上述共用部分中的管腳的步驟。
技術(shù)方案17作為一種半導(dǎo)體集成電路的布局方法，包括對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1晶體管的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2晶體管的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1晶體管的源區(qū)作為上述第2晶體管的源區(qū)被上述第2標(biāo)準(zhǔn)單元所共用，上述第1晶體管的柵電極作為上述第2晶體管的柵電極被上述第2標(biāo)準(zhǔn)單元所共用，并且以上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中不設(shè)置管腳的狀態(tài)進(jìn)行配置的步驟；在上述共用部分中僅設(shè)置一個(gè)管腳的步驟。
技術(shù)方案18作為一種半導(dǎo)體集成電路的布局方法，包括以下步驟對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1晶體管的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2晶體管的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1晶體管的源區(qū)作為上述第2晶體管的源區(qū)被上述第2標(biāo)準(zhǔn)單元所共用，上述第1晶體管的柵電極作為上述第2晶體管的柵電極被上述第2標(biāo)準(zhǔn)單元所共用，并且以上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中設(shè)置了管腳的狀態(tài)進(jìn)行配置；刪除1個(gè)設(shè)置在上述共用部分中的管腳。
技術(shù)方案19根據(jù)技術(shù)方案15～18的任意一項(xiàng)所述的半導(dǎo)體集成電路的布局方法，還包括從具有在上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元之間進(jìn)行共用時(shí)產(chǎn)生的延遲值的延遲庫(kù)、和具有不進(jìn)行共用時(shí)產(chǎn)生的延遲值的延遲庫(kù)中選擇一個(gè)延遲庫(kù)，用其進(jìn)行延遲計(jì)算。
技術(shù)方案20根據(jù)技術(shù)方案15～18的任意一項(xiàng)所述的半導(dǎo)體集成電路的布局方法，其特征在于對(duì)上述標(biāo)準(zhǔn)單元進(jìn)行配置的步驟，包括當(dāng)上述第1標(biāo)準(zhǔn)單元和上述第2標(biāo)準(zhǔn)單元鄰接地配置時(shí)，用包含上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的布局?jǐn)?shù)據(jù)、以及在上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元之間進(jìn)行了共用后的結(jié)果即復(fù)合單元的布局?jǐn)?shù)據(jù)的布局庫(kù)，將上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元置換成上述復(fù)合單元的步驟。
根據(jù)本發(fā)明，在標(biāo)準(zhǔn)單元之間不僅共用開關(guān)用晶體管的源區(qū)，也共用柵電極，因此能夠謀求半導(dǎo)體集成電路的面積減少。另外，通過減少開關(guān)用晶體管的輸入管腳數(shù)量，謀求布線資源的增加、布線擁擠度的降低，其結(jié)果，能夠減少電路面積。
圖1是本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的布局圖。
圖2是圖1的半導(dǎo)體集成電路的門級(jí)電路圖。
圖3是具有開關(guān)的2輸入NAND單元的門級(jí)電路圖。
圖4是圖3的2輸入NAND單元的晶體管級(jí)電路圖。
圖5是表示圖3的2輸入NAND單元的結(jié)構(gòu)的例子的單元布局圖。
圖6是本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的布局圖。
圖7是表示圖3的2輸入NAND單元的結(jié)構(gòu)的其他例子的單元布局圖。
圖8是表示圖3的2輸入NAND單元的以往的結(jié)構(gòu)的例子的單元布局圖。
圖9是具有2個(gè)圖8的標(biāo)準(zhǔn)單元、在單元之間共用源區(qū)的半導(dǎo)體集成電路的布局圖。
具體實(shí)施例方式
以下，參照
本發(fā)明的實(shí)施方式。
圖1是本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的布局圖。圖1的半導(dǎo)體集成電路包括第1標(biāo)準(zhǔn)單元120和第2標(biāo)準(zhǔn)單元140。第1標(biāo)準(zhǔn)單元120的一部分，被第2標(biāo)準(zhǔn)單元140所共用。以下，作為例子，說明第1標(biāo)準(zhǔn)單元120和第2標(biāo)準(zhǔn)單元140那樣具有2輸入NAND門的標(biāo)準(zhǔn)單元，而對(duì)于具有其他種類的邏輯電路的標(biāo)準(zhǔn)單元也同樣能夠說明。
圖2是圖1的半導(dǎo)體集成電路的門級(jí)電路圖。圖3是具有開關(guān)的2輸入NAND單元的門級(jí)電路圖。圖2的電路包括作為邏輯電路的2輸入NAND門12、14和作為開關(guān)的晶體管(開關(guān)用晶體管)18。圖3的電路包括2輸入NAND門12和開關(guān)用晶體管13。
在2個(gè)圖3的電路鄰接地配置且施加給開關(guān)用晶體管13的信號(hào)在2個(gè)電路中相同的情況下，設(shè)置一個(gè)開關(guān)用晶體管18，使其如圖2那樣地在2個(gè)電路中共用，這樣做也能構(gòu)成等同的電路。由此，能夠減少開關(guān)用晶體管的數(shù)量，其結(jié)果，能夠減少電路面積。
圖4是圖3的2輸入NAND單元的晶體管級(jí)電路圖。2輸入NAND門12由閾值電壓Vt低的晶體管構(gòu)成，開關(guān)用晶體管13由閾值電壓Vt高的晶體管構(gòu)成。從2輸入NAND門12到電源VSS的電流路徑，僅通過開關(guān)用晶體管13，開關(guān)用晶體管13控制對(duì)2輸入NAND門12的電流供給。
開關(guān)用晶體管13是接收反轉(zhuǎn)睡眠信號(hào)NSL的NMOS晶體管。當(dāng)反轉(zhuǎn)睡眠信號(hào)NSL為低電平時(shí)，開關(guān)用晶體管13成為截止?fàn)顟B(tài)，因此，從2輸入NAND門12到電源VSS的路徑被切斷，從而漏電流被切斷。這樣，圖4的標(biāo)準(zhǔn)單元，根據(jù)反轉(zhuǎn)睡眠信號(hào)控制是否切斷漏電流。
在圖1中，第1標(biāo)準(zhǔn)單元120具有與圖2的2輸入NAND門12和開關(guān)用晶體管18等效的電路，第2標(biāo)準(zhǔn)單元140具有與圖2的2輸入NAND門14和開關(guān)用晶體管18等效的電路。
圖5是表示圖3的2輸入NAND單元的結(jié)構(gòu)的例子的單元布局圖。該單元是與圖3的電路等效的2輸入NAND單元，并作為標(biāo)準(zhǔn)單元存儲(chǔ)在布局庫(kù)中。
圖5的標(biāo)準(zhǔn)單元包括VDD電源布線121、p型擴(kuò)散區(qū)域122、n型擴(kuò)散區(qū)域123、VSS電源布線124、信號(hào)A的輸入管腳125A、信號(hào)B的輸入管腳125B、信號(hào)Y的輸出管腳125Y、柵電極126A、126B、布線127、以及開關(guān)用晶體管130。開關(guān)用晶體管130的柵電極136呈直線狀，具有與標(biāo)準(zhǔn)單元的左右邊界線正交的方向上的直線部分。另外，柵電極136與構(gòu)成2輸入NAND門的晶體管的柵電極126A、126B正交。
VDD電源布線121、VSS電源布線124、以及布線127，為第1金屬布線層的布線；信號(hào)A的輸入管腳125A、信號(hào)B的輸入管腳125B、以及信號(hào)Y的輸出管腳125Y，為第2金屬布線層的布線。柵電極126A、126B、136是多晶硅層的布線。
圖5的標(biāo)準(zhǔn)單元包括形成有閾值低的晶體管的區(qū)域(低Vt區(qū)域)和形成有閾值高的晶體管的區(qū)域(高Vt區(qū)域)，在低Vt區(qū)域中形成有構(gòu)成圖3的2輸入NAND門12的晶體管，在高Vt區(qū)域中形成有開關(guān)用晶體管130(圖3的晶體管13)。
當(dāng)2個(gè)圖5的2輸入NAND單元左右鄰接地配置時(shí)，對(duì)圖5的單元布局和將其左右反轉(zhuǎn)后的單元布局進(jìn)行配置以使高Vt區(qū)域重合，并且，以一個(gè)開關(guān)用晶體管180置換高Vt區(qū)域的2個(gè)晶體管130。進(jìn)而，在晶體管180的柵電極186上設(shè)置輸入管腳185。晶體管180的柵電極186配置在與標(biāo)準(zhǔn)單元120和標(biāo)準(zhǔn)單元140之間的邊界線正交的方向上。
在圖1中，VDD電源布線161、n型擴(kuò)散區(qū)域163、以及VSS電源布線164分別合并了2個(gè)標(biāo)準(zhǔn)單元中的VDD電源布線121、n型擴(kuò)散區(qū)域123、以及VSS電源布線124。標(biāo)準(zhǔn)單元140中的p型擴(kuò)散區(qū)域142、輸入管腳145A、145B、輸出管腳145Y、柵電極146A、146B、以及布線147分別對(duì)應(yīng)標(biāo)準(zhǔn)單元120中的p型擴(kuò)散區(qū)域122、輸入管腳125A、125B、輸出管腳125Y、柵電極126A、126B、以及布線127。
像圖5那樣，開關(guān)用晶體管130的柵電極136的長(zhǎng)度方向與標(biāo)準(zhǔn)單元的左右邊界線正交，因此，開關(guān)用晶體管130的源區(qū)、柵電極、以及漏區(qū)，與標(biāo)準(zhǔn)單元的邊界線相面對(duì)。因此，能夠像圖1那樣，2個(gè)標(biāo)準(zhǔn)單元120、140共用開關(guān)用晶體管180。即，能夠共用開關(guān)用晶體管180的源區(qū)、柵電極、以及漏區(qū)。結(jié)果，與簡(jiǎn)單地將2個(gè)圖5的單元鄰接的情況相比，能夠減少電路面積。
另外，由于圖1、圖5的開關(guān)用晶體管180、130形成在高Vt區(qū)域，所以，閾值電壓高于第1標(biāo)準(zhǔn)單元120和第2標(biāo)準(zhǔn)單元140中的其他晶體管(形成在低Vt區(qū)域)。
當(dāng)如圖2那樣2個(gè)NAND門12、14共用開關(guān)用晶體管18時(shí)，即，當(dāng)如圖1那樣2個(gè)標(biāo)準(zhǔn)單元120、140共用開關(guān)用晶體管180時(shí)，必須由一個(gè)開關(guān)用晶體管180對(duì)2個(gè)2輸入NAND門供給電流。因此，與不共用的情況相比，有可能對(duì)每個(gè)2輸入NAND門的供給電流減少，導(dǎo)致運(yùn)行速度的下降。
因此，如圖1和圖5那樣，對(duì)開關(guān)用晶體管130、180的柵極寬度進(jìn)行設(shè)置，使其大于等于其他的晶體管的柵極寬度。由此，能夠抑制由供給電流的減少導(dǎo)致的速度下降。
在本實(shí)施方式中，說明了在2輸入NAND單元相互之間共用開關(guān)的情況，而在其他邏輯的標(biāo)準(zhǔn)單元相互之間，以及不同邏輯的標(biāo)準(zhǔn)單元之間，也能同樣地共用開關(guān)。即，只要在具有源區(qū)相互之間被施加相同電位、且柵電極被施加同一信號(hào)的開關(guān)用晶體管的標(biāo)準(zhǔn)單元之間，就能夠共用開關(guān)，取得同樣的效果。
圖6是本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的布局圖。圖6的半導(dǎo)體集成電路包括第1標(biāo)準(zhǔn)單元220和第2標(biāo)準(zhǔn)單元240。第1標(biāo)準(zhǔn)單元220的一部分，被第2標(biāo)準(zhǔn)單元240所共用。以下，說明圖6的半導(dǎo)體集成電路的布局方法。
圖7是表示圖3的2輸入NAND單元的結(jié)構(gòu)的其他例子的單元布局圖。該單元是等效于圖3的電路的2輸入NAND單元，并作為標(biāo)準(zhǔn)單元預(yù)先存儲(chǔ)在布局庫(kù)中。圖7的標(biāo)準(zhǔn)單元，n型擴(kuò)散區(qū)域223、VSS電源布線224、布線227、以及柵電極236的形狀不同，除這一點(diǎn)外，其構(gòu)成與圖5的標(biāo)準(zhǔn)單元大致相同。
如圖7所示，開關(guān)用晶體管230的柵電極236，位于與標(biāo)準(zhǔn)單元220和標(biāo)準(zhǔn)單元240之間的邊界線正交的方向，換言之，具有與標(biāo)準(zhǔn)單元220、240的左右邊界線正交的方向上的直線部分。圖7的標(biāo)準(zhǔn)單元中，設(shè)置信號(hào)A的輸入管腳125A、信號(hào)B的輸入管腳125B、信號(hào)Y的輸出管腳125Y，而不設(shè)置用于對(duì)開關(guān)用晶體管230的柵電極236施加反轉(zhuǎn)睡眠信號(hào)NSL的輸入管腳。
接著，進(jìn)行半導(dǎo)體集成電路的布局。將圖7那樣的具有開關(guān)的標(biāo)準(zhǔn)單元相互鄰接，在相互鄰接的標(biāo)準(zhǔn)單元的開關(guān)用晶體管的源區(qū)為相同電位且對(duì)柵電極輸入同一信號(hào)的情況下，使相互鄰接的2個(gè)標(biāo)準(zhǔn)單元共用開關(guān)用晶體管的源區(qū)和柵電極。
然后，在標(biāo)準(zhǔn)單元之間所共用的開關(guān)用晶體管的柵電極上，設(shè)置一個(gè)反轉(zhuǎn)睡眠信號(hào)NSL的輸入管腳285。
這樣，能夠得到圖6那樣的半導(dǎo)體集成電路的布局。在圖6的半導(dǎo)體集成電路中，第1標(biāo)準(zhǔn)單元220具有與圖7對(duì)應(yīng)的部分，第2標(biāo)準(zhǔn)單元240具有與將圖7左右反轉(zhuǎn)后的標(biāo)準(zhǔn)單元對(duì)應(yīng)的部分。
在圖6的半導(dǎo)體集成電路中，由于第1標(biāo)準(zhǔn)單元220和第2標(biāo)準(zhǔn)單元240共用著作為第1晶體管和第2晶體管的開關(guān)用晶體管280的源區(qū)和柵電極286，因此，與將2個(gè)圖7的標(biāo)準(zhǔn)單元的布局簡(jiǎn)單地并列的情況相比，能夠減少電路面積。另外，因?yàn)槟軌驅(qū)⒎崔D(zhuǎn)睡眠信號(hào)的輸入管腳減少為一個(gè)，所以能夠謀求布線資源的增加、布線擁擠度的下降，結(jié)果，能夠減少電路面積。
這樣，通過準(zhǔn)備開關(guān)用晶體管230的柵電極的一部分位于與標(biāo)準(zhǔn)單元的左右邊界線正交的方向的標(biāo)準(zhǔn)單元，容易共用柵電極。
在基于標(biāo)準(zhǔn)單元方式的半導(dǎo)體集成電路的設(shè)計(jì)中，準(zhǔn)備了延遲庫(kù)，用該庫(kù)進(jìn)行所設(shè)計(jì)的半導(dǎo)體集成電路的延遲計(jì)算，其中，該延遲庫(kù)具有表示在標(biāo)準(zhǔn)單元中產(chǎn)生的延遲的延遲值。與圖7的標(biāo)準(zhǔn)單元相比，在圖6的半導(dǎo)體集成電路中，從一個(gè)VSS電源布線供給電流的柵極數(shù)量，從1個(gè)增加到2個(gè)。因此，即使在不共用的情況下，也有可能減少對(duì)每個(gè)2輸入NAND門的供給電流，導(dǎo)致運(yùn)行速度的下降。
即，與圖7的標(biāo)準(zhǔn)單元相比，利用圖6的半導(dǎo)體集成電路將減少流入每個(gè)2輸入NAND門的導(dǎo)通電流。結(jié)果，存在這樣的問題，即，標(biāo)準(zhǔn)單元的實(shí)際延遲值與存儲(chǔ)在延遲庫(kù)中的延遲值之間存在誤差。
因此，不僅準(zhǔn)備了具有不進(jìn)行共用時(shí)產(chǎn)生的延遲值的延遲庫(kù)，還準(zhǔn)備了具有由如圖6那樣的共用了開關(guān)的2輸入NAND單元產(chǎn)生的延遲值的延遲庫(kù)，并從這些延遲庫(kù)中選擇一個(gè)用其進(jìn)行延遲計(jì)算。當(dāng)在2個(gè)標(biāo)準(zhǔn)單元之間共用了開關(guān)時(shí)，不用標(biāo)準(zhǔn)單元的延遲庫(kù)，而用共用了開關(guān)的2輸入NAND單元的延遲庫(kù)進(jìn)行延遲計(jì)算，從而能夠降低實(shí)際的延遲值與延遲庫(kù)的延遲值之間的誤差。
在第2實(shí)施方式中，說明了在對(duì)2個(gè)標(biāo)準(zhǔn)單元進(jìn)行開關(guān)用晶體管的共用之前不設(shè)置開關(guān)用晶體管的輸入管腳，而在進(jìn)行了共用后設(shè)置輸入管腳的情況。與此不同，當(dāng)在進(jìn)行共用前對(duì)開關(guān)用晶體管設(shè)置了輸入管腳并且開關(guān)用晶體管被共用時(shí)，也可以進(jìn)行設(shè)置以刪除位于該晶體管的柵電極上的2個(gè)輸入管腳中的1個(gè)，能夠同樣地謀求電路面積的減少。
另外，在第2實(shí)施方式中，說明了用圖7的標(biāo)準(zhǔn)單元對(duì)圖6的半導(dǎo)體集成電路進(jìn)行布局的方法，而同樣也能夠用圖5的標(biāo)準(zhǔn)單元對(duì)圖1的半導(dǎo)體集成電路進(jìn)行布局。
另外，在以上實(shí)施方式中，說明了當(dāng)具有開關(guān)的標(biāo)準(zhǔn)單元相互鄰接時(shí)共用開關(guān)的方法，而當(dāng)預(yù)先在布局庫(kù)中準(zhǔn)備了圖1或圖6那樣的共用了開關(guān)的2輸入NAND單元(復(fù)合單元)的布局?jǐn)?shù)據(jù)且具有開關(guān)的標(biāo)準(zhǔn)單元相互鄰接時(shí)，也可以將這些標(biāo)準(zhǔn)單元置換成復(fù)合單元。
另外，在以上實(shí)施方式中，說明了用n型晶體管作為開關(guān)用晶體管的情況，但也可以根據(jù)標(biāo)準(zhǔn)單元的電路結(jié)構(gòu)使用p型晶體管。
另外，在以上實(shí)施方式中，說明了具有開關(guān)的標(biāo)準(zhǔn)單元的開關(guān)用晶體管的共用，當(dāng)然，只要是具有能夠共用柵電極和源區(qū)的2個(gè)單元的半導(dǎo)體集成電路，即便是開關(guān)用晶體管以外的晶體管，也能進(jìn)行共用。
如上所述，本發(fā)明能夠減少半導(dǎo)體集成電路的面積，因此，對(duì)于需要高速、低耗電且小面積的標(biāo)準(zhǔn)單元方式的半導(dǎo)體集成電路等非常有用。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于包括第1標(biāo)準(zhǔn)單元，具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1開關(guān)；第2標(biāo)準(zhǔn)單元，具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2開關(guān)；其中，上述第1開關(guān)，作為上述第2開關(guān)被上述第2標(biāo)準(zhǔn)單元所共用。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述第1開關(guān)位于上述第2邏輯電路一側(cè)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述第1開關(guān)是晶體管。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的柵極寬度，大于等于構(gòu)成上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的其他晶體管的柵極寬度。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的源區(qū)，被作為上述第2開關(guān)的晶體管所共用。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的柵電極，被作為上述第2開關(guān)的晶體管所共用。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的柵電極，具有與上述第1標(biāo)準(zhǔn)單元和上述第2標(biāo)準(zhǔn)單元之間的邊界線正交的方向上的直線部分。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的漏區(qū)，被作為上述第2開關(guān)的晶體管所共用。
9.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于構(gòu)成上述第1開關(guān)的晶體管的閾值電壓，高于構(gòu)成上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的其他晶體管的閾值電壓。
10.一種半導(dǎo)體集成電路，其特征在于包括第1標(biāo)準(zhǔn)單元，具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1晶體管；第2標(biāo)準(zhǔn)單元，具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2晶體管；其中，上述第1晶體管的源區(qū)作為上述第2晶體管的源區(qū)被上述第2標(biāo)準(zhǔn)單元所共用，上述第1晶體管的柵電極作為上述第2晶體管的柵電極被上述第2標(biāo)準(zhǔn)單元所共用。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于上述第1晶體管的柵電極，具有與上述第1標(biāo)準(zhǔn)單元和上述第2標(biāo)準(zhǔn)單元之間的邊界線正交的方向上的直線部分。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于上述第1晶體管的閾值電壓，高于構(gòu)成上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的其他晶體管的閾值電壓。
13.一種標(biāo)準(zhǔn)單元，其特征在于包括邏輯電路；晶體管，控制對(duì)上述邏輯電路的電流供給；其中，上述晶體管的柵電極，具有與構(gòu)成上述邏輯電路的晶體管的柵電極正交的方向上的直線部分。
14.根據(jù)權(quán)利要求13所述的標(biāo)準(zhǔn)單元，其特征在于上述晶體管的柵電極，僅具有與構(gòu)成上述邏輯電路的晶體管的柵電極正交的方向上的直線部分。
15.一種半導(dǎo)體集成電路的布局方法，其特征在于，包括對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1開關(guān)的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2開關(guān)的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1開關(guān)作為上述第2開關(guān)被上述第2標(biāo)準(zhǔn)單元所共用，并且，以在上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中不設(shè)置管腳的狀態(tài)進(jìn)行配置的步驟；在上述共用部分中僅設(shè)置1個(gè)管腳的步驟。
16.一種半導(dǎo)體集成電路的布局方法，其特征在于，包括對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1開關(guān)的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2開關(guān)的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1開關(guān)作為上述第2開關(guān)被上述第2標(biāo)準(zhǔn)單元所共用，并且，以在上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中設(shè)置了管腳的狀態(tài)進(jìn)行配置的步驟；刪除1個(gè)設(shè)置在上述共用部分中的管腳的步驟。
17.一種半導(dǎo)體集成電路的布局方法，其特征在于，包括對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1晶體管的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2晶體管的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1晶體管的源區(qū)作為上述第2晶體管的源區(qū)被上述第2標(biāo)準(zhǔn)單元所共用，上述第1晶體管的柵電極作為上述第2晶體管的柵電極被上述第2標(biāo)準(zhǔn)單元所共用，并且，以上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中不設(shè)置管腳的狀態(tài)進(jìn)行配置的步驟；在上述共用部分中僅設(shè)置一個(gè)管腳的步驟。
18.一種半導(dǎo)體集成電路的布局方法，其特征在于，包括對(duì)具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1晶體管的第1標(biāo)準(zhǔn)單元、以及具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2晶體管的第2標(biāo)準(zhǔn)單元進(jìn)行配置，以使上述第1晶體管的源區(qū)作為上述第2晶體管的源區(qū)被上述第2標(biāo)準(zhǔn)單元所共用，上述第1晶體管的柵電極作為上述第2晶體管的柵電極被上述第2標(biāo)準(zhǔn)單元所共用，并且，以上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的共用部分中設(shè)置了管腳的狀態(tài)進(jìn)行配置的步驟；刪除1個(gè)設(shè)置在上述共用部分中的管腳的步驟。
19.根據(jù)權(quán)利要求15～18的任意一項(xiàng)所述的半導(dǎo)體集成電路的布局方法，其特征在于，還包括從具有在上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元之間進(jìn)行共用時(shí)產(chǎn)生的延遲值的延遲庫(kù)、和具有不進(jìn)行共用時(shí)產(chǎn)生的延遲值的延遲庫(kù)中選擇一個(gè)延遲庫(kù)，用其進(jìn)行延遲計(jì)算的步驟。
20.根據(jù)權(quán)利要求15～18的任意一項(xiàng)所述的半導(dǎo)體集成電路的布局方法，其特征在于對(duì)上述標(biāo)準(zhǔn)單元進(jìn)行配置的步驟，包括當(dāng)上述第1標(biāo)準(zhǔn)單元和上述第2標(biāo)準(zhǔn)單元鄰接地配置時(shí)，用包含上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元的布局?jǐn)?shù)據(jù)、以及在上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元之間進(jìn)行了共用后的結(jié)果即復(fù)合單元的布局?jǐn)?shù)據(jù)的布局庫(kù)，將上述第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元置換成上述復(fù)合單元的步驟。
全文摘要
本發(fā)明提供一種采用了標(biāo)準(zhǔn)單元的半導(dǎo)體集成電路，使電路面積減少。作為半導(dǎo)體集成電路，包括第1標(biāo)準(zhǔn)單元，具有第1邏輯電路和控制對(duì)上述第1邏輯電路的電流供給的第1開關(guān)；和第2標(biāo)準(zhǔn)單元，具有第2邏輯電路和控制對(duì)上述第2邏輯電路的電流供給的第2開關(guān)，其中，上述第1開關(guān)，作為上述第2開關(guān)被上述第2標(biāo)準(zhǔn)單元所共用。
文檔編號(hào)G06F17/50GK1801490SQ20051012742
公開日2006年7月12日 申請(qǐng)日期2005年12月2日 優(yōu)先權(quán)日2004年12月2日
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