專利名稱：一種cpu的讀寫方法及其實(shí)現(xiàn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字程控交換的方法，特別是涉及一種數(shù)字交換系統(tǒng)中CPU對復(fù)雜時序讀寫對象進(jìn)行讀寫操作的方法及其實(shí)現(xiàn)電路。
背景技術(shù)：
在數(shù)字交換系統(tǒng)中，經(jīng)常會遇到CPU需要對大量的存儲器進(jìn)行讀寫操作的情況，當(dāng)CPU通過一般接口電路對讀寫對象進(jìn)行操作時，讀寫對象必須滿足CPU的時序要求。
對于存儲器如RAM等本身就有較復(fù)雜時序的讀寫對象來說，由于其自身的時序特點(diǎn)，很難同時滿足CPU的時序要求。同時CPU對存儲器讀寫操作中，如果沒有提供CPU時鐘信號給存儲器時鐘端口，則無法直接對讀寫對象進(jìn)行既讀又寫的操作。
因此，當(dāng)CPU需要對有較復(fù)雜時序的讀寫對象進(jìn)行讀寫操作時，一般的讀寫接口電路是無法勝任的。顯然，在CPU與有較復(fù)雜時序的讀寫對象之間，需要找到一個使兩者讀寫及控制信號能同步協(xié)調(diào)的方法及相應(yīng)實(shí)現(xiàn)電路。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種在CPU讀寫過程中不提供CPU時鐘情況下，只利用CPU讀寫控制信號，CPU與復(fù)雜時序讀寫對象進(jìn)行讀寫的方法及實(shí)現(xiàn)電路，以完成CPU對有較復(fù)雜時序要求的讀寫對象進(jìn)行讀寫操作。
本發(fā)明的技術(shù)方案實(shí)現(xiàn)如下一種CPU的讀寫方法，其中，包括以下步驟A、利用讀寫使能信號產(chǎn)生包含讀控制信號或?qū)懣刂菩盘栍行а氐谋徊蓸有盘?，被采樣信號保持與控制信號完全同步；B、對被采樣信號取反并延時，產(chǎn)生被采樣延時信號；C、通過被采樣信號、被采樣延時信號產(chǎn)生足夠脈寬，而且上沿有效的讀信號或?qū)懶盘?；D、將上沿有效的讀信號和寫信號合并為一個同時包含讀寫信息的讀寫時鐘信號并作為讀寫對象時鐘輸入信號；E、將被采樣延時信號取反后作為讀寫對象CUP側(cè)讀寫控制信號；
F、所述CPU對讀寫對象進(jìn)行讀寫操作。
所述的方法，其中，所述被采樣信號滿足以下條件其包含的CPU讀寫信息與CPU讀寫使能信號保持一致。
所述的方法，其中，所述被采樣延時信號滿足以下條件被采樣信號反相后延時時間保持一定時間，以滿足數(shù)據(jù)在對讀寫對象操作過程中正常的建立保持時間。
所述的方法，其中，所述讀寫對象CUP側(cè)讀寫控制信號滿足以下條件CPU寫期間讀寫對象控制信號為低，CPU讀期間讀寫對象控制信號為高。
一種CPU的讀寫實(shí)現(xiàn)電路，其包括CPU、信號處理單元電路和讀寫對象，其中，所述信號處理單元電路包括寫信號接口處理單元電路；寫反相延遲單元電路；寫時鐘邊沿檢測單元電路；讀信號接口處理單元電路；讀反相延遲單元電路；讀時鐘邊沿檢測單元電路；以及，讀寫時鐘生成單元電路；所述寫信號接口處理單元電路用于接收來自CPU輸出的與寫有關(guān)控制信號，將控制信號相與后輸出，送到寫延遲單元電路和寫時鐘邊沿檢測單元電路；所述寫反相延遲單元電路用于接收來自寫信號接口處理單元電路信號，對此信號延時輸出，送到寫時鐘邊沿檢測單元電路；在此單元電路中還將輸入信號反相后，送到讀寫對象中讀寫控制信號端；所述寫時鐘邊沿檢測單元電路用于接收來自寫信號接口處理及寫反相延遲單元電路信號，將兩信號相與后輸出，送到讀寫時鐘生成單元電路。
所述的實(shí)現(xiàn)電路，其中，所述電路還包括所述讀信號接口處理單元電路用于接收來自CPU輸出的與讀有關(guān)控制信號，將控制信號相與后輸出，送到讀延遲單元電路和讀時鐘邊沿檢測單元電路；所述讀反相延遲單元電路用于接收來自讀信號接口處理單元電路信號，對此信號延時輸出，送到讀時鐘邊沿檢測單元電路；所述讀時鐘邊沿檢測單元電路用于接收來自讀信號接口處理及讀反相延遲單元電路信號，將兩信號取反相與后輸出，送到讀寫時鐘生成單元電路。
所述的實(shí)現(xiàn)電路，其中，所述電路還包括所述讀寫時鐘生成單元電路用于接收來自寫時鐘邊沿檢測單元電路和讀時鐘邊沿檢測單元電路信號，將兩信號相或后產(chǎn)生為單一的同時包含讀寫信息的信號，送到讀寫對象CPU側(cè)時鐘端口。
所述的實(shí)現(xiàn)電路，其中，所述讀寫對象為具有復(fù)雜時序要求的存儲器，為RAM。
本發(fā)明所提供的一種CPU的讀寫方法及其實(shí)現(xiàn)電路，與現(xiàn)有技術(shù)相比，滿足了沒有提供CPU時鐘，只有讀寫控制信號，并且讀寫對象CPU側(cè)只有一個時鐘端口情況下CPU對讀寫對象的讀寫操作；同時節(jié)省了讀寫對象端口資源。


圖1是本發(fā)明方法的流程圖；圖2是本發(fā)明實(shí)現(xiàn)電路的CPU與有復(fù)雜時序要求讀寫對象電路框圖；圖3是本發(fā)明方法和實(shí)現(xiàn)電路中CPU對讀寫對象為DPRAM的讀寫接口原理框圖；圖4為本發(fā)明方法和實(shí)現(xiàn)電路中讀寫操作時序波形示意圖。
具體實(shí)施例方式
以下結(jié)合附圖，將對本發(fā)明的各較佳實(shí)施例進(jìn)行較為詳細(xì)的說明。
本發(fā)明所述CPU的讀寫方法及其實(shí)現(xiàn)電路，實(shí)現(xiàn)了CPU與有復(fù)雜時序讀寫對象進(jìn)行的讀寫操作，其方法如圖1所示的，包括以下步驟(1)利用讀寫使能信號產(chǎn)生包含讀控制信號或?qū)懣刂菩盘栍行а氐谋徊蓸有盘枺徊蓸有盘柋３峙c控制信號完全同步；(2)對步驟(1)中的信號取反并延時，產(chǎn)生被采樣延時信號；(3)通過步驟(1)，(2)信號產(chǎn)生足夠脈寬，而且上沿有效的讀信號或?qū)懶盘枺?4)將上沿有效的讀信號和寫信號合并為一個同時包含讀寫信息的讀寫時鐘信號并作為讀寫對象時鐘的輸入信號；(5)將步驟(2)中的信號取反后作為讀寫對象CUP側(cè)讀寫控制信號；(6)CPU對讀寫對象進(jìn)行讀寫操作。
本發(fā)明方法中所述被采樣信號滿足條件其包含的CPU讀寫信息與CPU讀寫使能信號保持完全一致。
所述被采樣延時信號滿足條件被采樣信號反相后延時，為保證生成的讀寫時鐘信號的有效性，被采樣信號反相后延時時間須保持一定時間，滿足數(shù)據(jù)在對讀寫對象操作過程中正常的建立保持時間。
所述讀寫對象CUP側(cè)讀寫控制信號滿足條件CPU寫期間讀寫對象控制信號為低，CPU讀期間讀寫對象控制信號為高。
本發(fā)明實(shí)現(xiàn)電路如圖2和圖3所示的，包括CPU、信號處理單元電路和讀寫對象，所述信號處理單元電路包括寫信號接口處理單元電路；寫反相延遲單元電路；寫時鐘邊沿檢測單元電路；讀信號接口處理單元電路；讀反相延遲單元電路；讀時鐘邊沿檢測單元電路；讀寫時鐘生成單元電路。
所述寫信號接口處理單元電路用于接收來自CPU輸出的與寫有關(guān)控制信號，將控制信號相與后輸出，送到寫延遲單元電路和寫時鐘邊沿檢測單元電路；所述寫反相延遲單元電路用于接收來自寫信號接口處理單元電路信號，對此信號延時輸出，送到寫時鐘邊沿檢測單元電路；在此單元電路中還將輸入信號反相后，送到讀寫對象中讀寫控制信號端；所述寫時鐘邊沿檢測單元電路用于接收來自寫信號接口處理及寫反相延遲單元電路信號，將兩信號相與后輸出，送到讀寫時鐘生成單元電路；所述讀信號接口處理單元電路用于接收來自CPU輸出的與讀有關(guān)控制信號，將控制信號相與后輸出，送到讀延遲單元電路和讀時鐘邊沿檢測單元電路；所述讀反相延遲單元電路用于接收來自讀信號接口處理單元電路信號，對此信號延時輸出，送到讀時鐘邊沿檢測單元電路；所述讀時鐘邊沿檢測單元電路用于接收來自讀信號接口處理及讀反相延遲單元電路信號，將兩信號取反相與后輸出，送到讀寫時鐘生成單元電路；所述讀寫時鐘生成單元電路用于接收來自寫時鐘邊沿檢測單元電路和讀時鐘邊沿檢測單元電路信號，將兩信號相或后產(chǎn)生為單一的同時包含讀寫信息的信號，送到讀寫對象CPU側(cè)時鐘端口。
本發(fā)明方法和實(shí)現(xiàn)電路中，讀寫對象為具有復(fù)雜時序要求的存儲器等。
在通常情況下CPU直接對讀寫對象操作時，若讀寫對象自身無特別的時序要求，只須按傳統(tǒng)的接口簡單處理，即可滿足雙方的時序要求，讀寫可立即完成。
當(dāng)采用自身有一定的時序要求的操作對象時，例如存儲器(RAM)，此時若CPU直接發(fā)出讀寫控制指令，而沒有給操作對象提供CPU時鐘，CPU發(fā)出指令后無法直接對對象進(jìn)行操作，因而造成指令已發(fā)而實(shí)際操作未完成，系統(tǒng)功能無法按預(yù)期要求實(shí)現(xiàn)。因此，設(shè)想采用對CPU提供的讀寫控制信號有效沿提取，每次CPU發(fā)出指令后，操作對象只要通過讀寫有效沿即可將操作對象數(shù)據(jù)進(jìn)行讀寫操作。
但要使上述分析轉(zhuǎn)化為具體的實(shí)現(xiàn)，還需要解決一個問題。須通過對CPU讀寫有效沿提取后作為操作對象的讀寫時鐘沿，為保證操作對象正確讀寫，需要對CPU有效沿形成的讀寫時鐘保持一定時間高電平，以滿足對數(shù)據(jù)讀寫操作時的建立保持時間。
如圖2所示就是按上述思路設(shè)計的，其讀寫過程如下寫過程，在寫信號接口處理單元電路中將來自CPU的寫控制信號相與后輸出，送到寫延遲單元電路和寫時鐘邊沿檢測單元電路；寫反相延遲單元電路對此信號延時輸出，送到寫時鐘邊沿檢測單元電路；在此單元電路中還將輸入信號反相后，送到讀寫對象中讀寫控制信號端；低電平期間為讀寫對象寫有效，高電平期間為讀寫對象讀有效。寫時鐘邊沿檢測單元電路將來自寫信號接口處理及寫反相延遲單元電路信號的兩個信號相與后輸出，送到讀寫時鐘生成單元電路。
讀過程，在讀信號接口處理單元電路中將來自CPU的讀控制信號相與后輸出，送到讀延遲單元電路和讀時鐘邊沿檢測單元電路；讀反相延遲單元電路對此信號延時輸出，送到讀時鐘邊沿檢測單元電路；讀時鐘邊沿檢測單元電路將來自讀信號接口處理及讀反相延遲單元電路信號的兩個信號取反后相與輸出，送到讀寫時鐘生成單元電路。
讀寫時鐘生成單元電路將讀時鐘邊沿檢測單元電路和寫時鐘邊沿檢測單元電路輸出信號相或后輸入到讀寫對象CPU側(cè)時鐘端口。
如圖3所示為本發(fā)明方法和實(shí)現(xiàn)電路的一個實(shí)施例，其中讀寫對象為有復(fù)雜時序要求的雙口隨機(jī)存儲器DPRAM。
以DPRAM的A口為例，Intel CPU讀寫指令送出的讀寫信號WRB_RWB，RDB_E，CSB信號通過讀寫信號接口處理電路產(chǎn)生包含讀寫有效沿信息的信號W_EN，R_EN。將W_EN，R_EN信號反相并延時處理后生成W_EN_D，R_EN_D信號。W_EN與W_EN_D相與，R_EN與R_EN_D取反相與，分別產(chǎn)生一定脈寬信號的寫時鐘W_CLK，讀時鐘R_CLK。
寫時鐘W_CLK與讀時鐘R_CLK相或產(chǎn)生讀寫操作對象的讀寫時鐘RW_CLK。W_EN_D反相后作為讀寫操作對象的讀寫控制信號。低電平是可寫，高電平時可讀。
圖3和表1更進(jìn)一步說明了本發(fā)明方法的上述工作原理，表1給出DPRAM任一端口的功能表，關(guān)于表1的說明如下表1本發(fā)明的應(yīng)用實(shí)例之有復(fù)雜時序要求的DPRAM功能表。
表1

H邏輯電平高L邏輯電平低X任意邏輯電平
/表示時鐘的上升沿MEM[A]地址A的存儲內(nèi)容Data In輸入數(shù)據(jù)DEZRAM讀寫操作使能WZ讀寫控制信號，高電平讀，低電平寫CLK讀寫操作時鐘，當(dāng)讀/寫控制信號WZ有效，讀寫操作使能EZ有效時，上升沿完成讀/寫。
結(jié)合圖3，以某次讀寫操作為例，本發(fā)明方法的CPU發(fā)出寫指令WRB_RWB低電平，上沿為寫數(shù)據(jù)沿，RDB_E高電平，CSB低電平，如圖4所示的。通過寫信號接口處理電路產(chǎn)生寫使能W_EN，W_EN取反后延時產(chǎn)生W_EN_D，W_EN與W_EN_D相與產(chǎn)生有一定脈寬并與寫指令同步的寫時鐘W_CLK。
CPU發(fā)出讀指令RDB_E低電平，下沿讀出數(shù)據(jù)，CSB低電平，WRB_RWB高電平。通過讀信號接口處理電路產(chǎn)生讀使能R_EN，R_EN取反后延時產(chǎn)生R_EN_D，R_EN與R_EN_D都取反后相與產(chǎn)生有一定脈寬并與讀指令同步的讀時鐘R_CLK。
經(jīng)讀寫時鐘生成電路將W_CLK，R_CLK相或后產(chǎn)生包含讀時鐘，寫時鐘信息的單一讀寫時鐘RW_CLK。
W_EN_D反相后的信號RW_EN，作為讀寫對象DPRAM的讀寫控制信號WZA。低電平期間可寫DPRAM，高電平期間可讀出DPRAM數(shù)據(jù)。
綜上所述，采用本發(fā)明的方法及其實(shí)現(xiàn)電路，在只提供CPU讀寫控制信號情況下，對復(fù)雜時序讀寫對象實(shí)現(xiàn)了讀寫操作。同時，為CPU對有復(fù)雜時序要求的讀寫操作對象提供了可靠的接口技術(shù)，并保證實(shí)際讀寫操作與CPU讀寫控制信號保持相位的完全同步，即操作讀寫對象的時鐘沿與CPU讀寫控制信號沿一致，讀寫對象CPU側(cè)只需要一個時鐘端口完成讀寫功能，節(jié)省了讀寫對象端口資源，簡單易行，準(zhǔn)確高效。
應(yīng)當(dāng)理解的是，上述針對本發(fā)明具體實(shí)施例的描述較為詳細(xì)，并不能因此而理解為對本發(fā)明專利保護(hù)范圍的限制，本發(fā)明的專利保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種CPU的讀寫方法，其特征在于，包括以下步驟A、利用讀寫使能信號產(chǎn)生包含讀控制信號或?qū)懣刂菩盘栍行а氐谋徊蓸有盘枺徊蓸有盘柋３峙c控制信號完全同步；B、對被采樣信號取反并延時，產(chǎn)生被采樣延時信號；C、通過被采樣信號、被采樣延時信號產(chǎn)生足夠脈寬，而且上沿有效的讀信號或?qū)懶盘?；D、將上沿有效的讀信號和寫信號合并為一個同時包含讀寫信息的讀寫時鐘信號并作為讀寫對象時鐘輸入信號；E、將被采樣延時信號取反后作為讀寫對象CUP側(cè)讀寫控制信號；F、所述CPU對讀寫對象進(jìn)行讀寫操作。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述被采樣信號滿足以下條件其包含的CPU讀寫信息與CPU讀寫使能信號保持一致。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述被采樣延時信號滿足以下條件被采樣信號反相后延時時間保持一定時間，以滿足數(shù)據(jù)在對讀寫對象操作過程中正常的建立保持時間。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述讀寫對象CUP側(cè)讀寫控制信號滿足以下條件CPU寫期間讀寫對象控制信號為低，CPU讀期間讀寫對象控制信號為高。
5.一種CPU的讀寫實(shí)現(xiàn)電路，其包括CPU、信號處理單元電路和讀寫對象，其特征在于，所述信號處理單元電路包括寫信號接口處理單元電路；寫反相延遲單元電路；寫時鐘邊沿檢測單元電路；讀信號接口處理單元電路；讀反相延遲單元電路；讀時鐘邊沿檢測單元電路；以及，讀寫時鐘生成單元電路；所述寫信號接口處理單元電路用于接收來自CPU輸出的與寫有關(guān)控制信號，將控制信號相與后輸出，送到寫延遲單元電路和寫時鐘邊沿檢測單元電路；所述寫反相延遲單元電路用于接收來自寫信號接口處理單元電路信號，對此信號延時輸出，送到寫時鐘邊沿檢測單元電路；在此單元電路中還將輸入信號反相后，送到讀寫對象中讀寫控制信號端；所述寫時鐘邊沿檢測單元電路用于接收來自寫信號接口處理及寫反相延遲單元電路信號，將兩信號相與后輸出，送到讀寫時鐘生成單元電路。
6.根據(jù)權(quán)利要求5所述的實(shí)現(xiàn)電路，其特征在于，所述電路還包括所述讀信號接口處理單元電路用于接收來自CPU輸出的與讀有關(guān)控制信號，將控制信號相與后輸出，送到讀延遲單元電路和讀時鐘邊沿檢測單元電路；所述讀反相延遲單元電路用于接收來自讀信號接口處理單元電路信號，對此信號延時輸出，送到讀時鐘邊沿檢測單元電路；所述讀時鐘邊沿檢測單元電路用于接收來自讀信號接口處理及讀反相延遲單元電路信號，將兩信號取反相與后輸出，送到讀寫時鐘生成單元電路。
7.根據(jù)權(quán)利要求6所述的實(shí)現(xiàn)電路，其特征在于，所述電路還包括所述讀寫時鐘生成單元電路用于接收來自寫時鐘邊沿檢測單元電路和讀時鐘邊沿檢測單元電路信號，將兩信號相或后產(chǎn)生為單一的同時包含讀寫信息的信號，送到讀寫對象CPU側(cè)時鐘端口。
8.根據(jù)權(quán)利要求7所述的實(shí)現(xiàn)電路，其特征在于，所述讀寫對象為具有復(fù)雜時序要求的存儲器，為RAM。
全文摘要
本發(fā)明公開了一種CPU的讀寫方法及其實(shí)現(xiàn)電路，包括以下步驟利用讀寫使能信號產(chǎn)生包含讀控制信號或?qū)懣刂菩盘栍行а氐谋徊蓸有盘?，被采樣信號保持與控制信號完全同步；對被采樣信號取反并延時，產(chǎn)生被采樣延時信號；通過被采樣信號、被采樣延時信號產(chǎn)生足夠脈寬，而且上沿有效的讀信號或?qū)懶盘枺粚⑸涎赜行У淖x信號和寫信號合并為一個同時包含讀寫信息的讀寫時鐘信號并作為讀寫對象時鐘輸入信號；將被采樣延時信號取反后作為讀寫對象CUP側(cè)讀寫控制信號；所述CPU對讀寫對象進(jìn)行讀寫操作。本發(fā)明方法及其實(shí)現(xiàn)電路，滿足了沒有提供CPU時鐘，只有讀寫控制信號，并且讀寫對象CPU側(cè)只有一個時鐘端口情況下CPU對讀寫對象的讀寫操作。
文檔編號G06F13/00GK1987836SQ20051013244
公開日2007年6月27日 申請日期2005年12月23日 優(yōu)先權(quán)日2005年12月23日
發(fā)明者楊沖 申請人:中興通訊股份有限公司