專利名稱：基于指令類型的cpu時(shí)鐘控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及控制電路，特別是一種基于指令類型的CPU時(shí)鐘控制電路及方法。
背景技術(shù)：
在嵌入式系統(tǒng)和系統(tǒng)集成芯片(SoC， System on Chip)中，由于采用門延時(shí)越來(lái)越少 的新工藝，CPU主頻高于系統(tǒng)總線的頻率是常用的做法，但是CPU所能達(dá)到的最高主頻 往往與操作模式有關(guān)，比如1)有些CPU帶有協(xié)處理器，因?yàn)檫@些協(xié)處理器要用到CPU 和總線的資源，因此就比不用協(xié)處理器時(shí)要慢；2)在VLIW處理器上，如果所有指令槽 (SLOT)是滿的，那么也可能會(huì)發(fā)生類似的問(wèn)題；3)某些總線操作時(shí)，能達(dá)到的最高主 頻比不操作時(shí)快。通常，CPU的最高頻率是以滿足以上各項(xiàng)的最低值設(shè)定的。發(fā)明目的本發(fā)明的目的，在于提供一種CPU時(shí)鐘控制電路，能夠使CPU頻率根據(jù)需要進(jìn)行調(diào) 整，以最大限度地節(jié)省硬件資源和功耗。本發(fā)明的CPU時(shí)鐘控制電路，包括一時(shí)鐘控制單元以及與其相連接的一組合邏輯電 路，該時(shí)鐘控制單元以及組合邏輯電路與一中央處理器相連接， 一協(xié)處理器分別與所述時(shí) 鐘控制單元、組合邏輯電路以及中央處理器相連接。時(shí)鐘控制電路和組合電路通過(guò)一總線接口控制電路，接入系統(tǒng)總線。本發(fā)明的另一目的，在于提供一種CPU時(shí)鐘控制方法，主要是利用一控制單元以及 與其連接的一組合邏輯電路對(duì)CPU主時(shí)鐘進(jìn)行控制， 一協(xié)處理器分別與所述控制單元、 組合邏輯電路以及中央處理器相連接，所述控制單元以及組合邏輯電路通過(guò)一總線接口控 制電路接入系統(tǒng)總線；并在下列情況之一或組合發(fā)生時(shí)，控制電路決定將系統(tǒng)頻率降低到 時(shí)鐘頻率a、 總線接口在操作或異常忙操作時(shí)；b、 當(dāng)某協(xié)處理器模塊或若干處理器模塊的組合在操作或異常忙操作時(shí)；c、 在多個(gè)指令位的CPU中，當(dāng)多個(gè)或全部指令位不空缺時(shí)。采用本發(fā)明，可對(duì)現(xiàn)有的系統(tǒng)或SoC設(shè)計(jì)進(jìn)行升級(jí)而不會(huì)加大帶寬需求，同時(shí)可改善
多指令位系統(tǒng)有空指令位情況下的性能。


圖1是帶有本發(fā)明時(shí)鐘控制電路的SoC系統(tǒng)示意圖。
具體實(shí)施方式
如圖l所示，本發(fā)明的時(shí)鐘控制電路包括一相連接的時(shí)鐘控制單元和組合邏輯電路， 在系統(tǒng)總線上，還連接有一中央處理器以及與之相配合的協(xié)處理器，時(shí)鐘控制單元以及組 合邏輯電路分別與中央處理器和協(xié)處理器相連接；另外，時(shí)鐘控制單元和組合邏輯電路通 過(guò)一總線控制電路接入系統(tǒng)總線。下面結(jié)合附圖，描述本發(fā)明的工作原理。時(shí)鐘信號(hào)傳輸給時(shí)鐘控制單元后，控制單元可根據(jù)不同情況，將時(shí)鐘信號(hào)的初始頻率 (最高頻率)下降到CPU的主時(shí)鐘頻率，該頻率可以是最高頻率的分?jǐn)?shù)倍，更具體地， 在下列情況發(fā)生時(shí)，控制單元可對(duì)組合邏輯電路發(fā)出指令，從而使初始頻率下降到時(shí)鐘頻 率(1)、總線接口在操作或異常忙操作時(shí)；(2)、當(dāng)某協(xié)處理器模塊或若干處理器模塊的 組合在操作或異常忙操作時(shí)；(3)、在多個(gè)指令位的CPU中，當(dāng)多個(gè)或全部指令位不空缺 時(shí)。其中，設(shè)定CPU的寄存器，可由軟件指令設(shè)置；總線接口控制電路能夠根據(jù)接口的 忙碌情況，按照一定的邏輯規(guī)則產(chǎn)生將頻指令；在某些協(xié)處理器被操作時(shí)，控制電路也能 夠按照一定的邏輯規(guī)則產(chǎn)生降頻指令；在某些指令槽不空缺時(shí)，控制電路按照一定的邏輯 規(guī)則產(chǎn)生降頻指令。采用本發(fā)明，可對(duì)現(xiàn)有的系統(tǒng)或SoC設(shè)計(jì)進(jìn)行升級(jí)而不會(huì)加大帶寬需求，同時(shí)可改善 多指令位系統(tǒng)有空指令位情況下的性能。
權(quán)利要求
1、一種CPU時(shí)鐘控制電路，其特征在于，包括一時(shí)鐘控制單元以及與其相連接的一組合邏輯電路，該時(shí)鐘控制單元以及組合邏輯電路與一中央處理器相連接，一協(xié)處理器分別與所述時(shí)鐘控制單元、組合邏輯電路以及中央處理器相連接。
2、 如權(quán)利要求1所述的CPU時(shí)鐘控制電路，其特征在于，所述時(shí)鐘控制單元以及組 合邏輯電路通過(guò)一總線接口控制電路接入一系統(tǒng)總線。
3、 如權(quán)利要求2所述的CPU時(shí)鐘控制電路，其特征在于，所述中央處理器以及協(xié)處 理器分別接入所述系統(tǒng)總線。
4、 一種CPU時(shí)鐘控制方法，其特征在于，利用一控制單元以及與其連接的一組合邏 輯電路對(duì)CPU主時(shí)鐘進(jìn)行控制， 一協(xié)處理器分別與所述控制單元、組合邏輯電路以及中 央處理器相連接，所述控制單元以及組合邏輯電路通過(guò)一總線接口控制電路接入系統(tǒng)總 線；并在下列情況之一或組合發(fā)生時(shí)，控制電路決定將系統(tǒng)頻率降低到時(shí)鐘頻率a、 總線接口在操作或異常忙操作時(shí)；b、 當(dāng)某協(xié)處理器模塊或若干處理器模塊的組合在操作或異常忙操作時(shí)；c、 在多個(gè)指令位的CPU中，當(dāng)多個(gè)或全部指令位不空缺時(shí)。
全文摘要
本發(fā)明公開了一種CPU時(shí)鐘控制電路，包括一時(shí)鐘控制單元以及與其相連接的一組合邏輯電路，該時(shí)鐘控制單元以及組合邏輯電路與一中央處理器相連接，一協(xié)處理器分別與所述時(shí)鐘控制單元、組合邏輯電路以及中央處理器相連接。采用本發(fā)明，可對(duì)現(xiàn)有的系統(tǒng)或SoC設(shè)計(jì)進(jìn)行升級(jí)而不會(huì)加大帶寬需求，同時(shí)可改善多指令位系統(tǒng)有空指令位情況下的性能。
文檔編號(hào)G06F1/14GK101131604SQ200610030298
公開日2008年2月27日 申請(qǐng)日期2006年8月23日 優(yōu)先權(quán)日2006年8月23日
發(fā)明者峰 岑, 鐳 張, 張納新, 李春峰, 李煜文, 柯泰瑞 申請(qǐng)人:視翔科技(上海)有限公司