專利名稱：結構化asic器件的時鐘信號網絡的制作方法
背景技術：
0001本發(fā)明涉及一種時鐘信號分配電路，該電路用于有時被通稱為結構化專用集成電路(結構化ASIC)的那種類型的集成電路器件。
0002結構化ASIC是具有一些預定電路特征的器件，但它們在某種程度上也是可定制的。例如，結構化ASIC可包括許多相對小的邏輯元件(在此稱為混合邏輯元件或HLE)的二維陣列。這些HLE的基本電路總是相同或者基本相同的，并且是由用于制造結構化ASIC的一個掩模子集提供的。因此，這個子集中的掩模可以總是相同或者基本相同的。通過定制一個或多個用以制造特定的結構化ASIC產品的附加掩模，就能在某種程度上定制HLE所執(zhí)行的全部功能(一個或多個)。類似地，通過定制用于制造所述產品的附加掩模，即能夠定制到HLE、來自HLE和/或在HLE之間的連接。由于結構化ASIC總是具有相同的基本電路，所以設計它來執(zhí)行特定任務的任務被極大地簡化、加速，增加了可靠性并減少了成本。不需要“從草稿”(也就是從頭進行)開始設計整個ASIC。相反，只需要設計可定制的掩模。
0003結構化ASIC技術的一個可能應用是生產功能等同于被編程的現場可編程門陣列(FPGA)的ASIC。在邏輯設計已經在FPGA中被充分“證明”之后，這個設計就可被“移植”到結構化ASIC。參考文獻，比如Chua等人2004年7月2日提交的美國專利申請10/884460以及Schleicher等人2005年4月1日提交的美國專利申請11/097633示出了結構化ASIC技術的這類應用。
0004在上述Chua等人和Schleicher等人的參考文獻中示出的結構化ASIC的類型中，在結構化ASIC上的電路功能(例如邏輯功能)的配置(位置或安排)能夠非常不同于這些功能在這樣的FPGA上的的配置結構化ASIC被假設與該FPGA在功能上等同。因此，簡單地在結構化ASIC上復制在相關FPGA上設置的電路的架構是不可能的，該電路用于將時鐘信號路由或者說分配到功能電路。另一方面，出于多種原因，比如設計任務的成本和復雜性，以及良好設計的時鐘網絡對結構化ASIC的最佳性能的極大重要性，所以不認為針對可能希望使用結構化ASIC來實現的每個邏輯設計而設計完全定制的時鐘電路是個好方法。

發(fā)明內容
0005根據本發(fā)明，結構化ASIC器件的時鐘分配電路包括一個確定部分和多個可配置部分。所述確定部分利用預定布置的導線段和緩沖器電路，將時鐘信號分配到器件上的多個預定位置。時鐘分配電路的各個可配置部分是與每個預定位置相關聯的，并且服務于位于結構化ASIC中、與所述預定位置相鄰的區(qū)域內的任何時鐘利用電路。特別是，如果與一個預定位置關聯的區(qū)域包括時鐘利用電路，那么與這個預定位置關聯的可配置電路就被配置成只要所述時鐘利用電路位于所述區(qū)域內，即在該預定位置將從所述確定部分接收的時鐘信號傳給所述時鐘利用電路。
0006每個可配置部分可包括可配置導線和可配置部分緩沖器電路。每個可配置部分可包括多個可配置子部分，所述可配置子部分服務于該可配置部分所服務的區(qū)域的各自的子區(qū)域。
0007結構化ASIC的邏輯元件電路可被用于設置任意或全部上述緩沖器電路。所述邏輯元件電路可利用結構化ASIC相對低的金屬層。一個或多個較高的金屬層可被用于上述的可配置導線。一個或多個更高的金屬層可被用于上述的確定部分的導線段。
0008可僅僅按實際需要設置時鐘分配電路。例如，上述緩沖器電路所不需要的任何邏輯元件電路可被用于其他目的(例如在結構化ASIC的邏輯電路中)。不需要的任意上述確定部分的導線段可用于其他目的(例如作為附加的功率分配導線)。在每個可配置部分中僅僅提供實際必要的電路(如果有的話)。
0009本發(fā)明的其他特征、其本性和各種優(yōu)點從附圖和以下的詳細描述將變得更明顯。


0010圖1是根據本發(fā)明的說明性結構化ASIC電路的代表部分的簡化示意框圖。
0011圖2是圖1所示電路的某些方面的代表部分的一個說明性實施例的簡化示意框圖。
0012圖3是圖1所示電路的某些方面的另一個代表部分的一個說明性實施例的簡化示意框圖。
0013圖4是圖1電路的某些方面的代表部分的一個說明性實施例的簡化示意框圖。
0014圖5是圖1電路的其他方面的代表部分的一個說明性實施例的簡化示意框圖。
具體實施例方式
0015圖1示出了根據本發(fā)明的說明性結構化ASIC器件10的一個代表象限。具體的說，圖1示出了器件10的左上象限。其他三個象限一般來說可能是類似的。例如，右上象限可以近似是關于圖1電路的右邊緣的一般鄰近地區(qū)中的垂直線的圖1所示內容的鏡像。左下象限可以近似是關于圖1電路的底邊緣的一般鄰近地區(qū)中的水平線的圖1的鏡像。右下象限可以近似是關于穿過圖1電路的右下角的線條的圖1的鏡像，該線條在別的地方處于所述電路之外，并與水平或垂直線成45°角。
0016圖1示出了以下組件宏電路(macro)20a、20b、20c、20d和20e；混合邏輯元件(HLE)組30；時鐘信號分配導線40；時鐘信號緩沖器50；和從導線40到HLE組30中電路的連接60。
0017宏電路20對于本發(fā)明相對而言是不重要的。宏電路20的例子是鎖相環(huán)電路、存儲器電路和專用于執(zhí)行特殊類型電路功能的其他電路。和HLE的數量相比，這些宏電路的數量是相對少的。它們處于預定的位置。它們可能需要連接到時鐘分配電路，但是因為多種因素，比如它們相對少的數量和預定位置，這不是主要的難題。
0018對時鐘分配來說，更困難的問題是使時鐘信號到達海量的HLE。這是本發(fā)明的一個重要方面。
0019應該預先注意以下內容。在說明性實施例中，HLE利用金屬層1-4。導線40利用金屬層7和8(水平導線40位于金屬層7中而垂直導線40位于金屬層8中)。尤其是金屬層5和6被用于從連接60到關聯的HLE組30的另外的時鐘分配電路。圖1中的每條導線40實際上可表示能夠傳送不同時鐘信號的幾條平行導線。例如，可以存在幾個這樣的所謂全局時鐘信號這些全局時鐘信號可在遍布器件的導線40上獲得。作為另一例子，可存在各種這樣的所謂局部時鐘信號僅僅一個象限或者可能兩個邊緣相鄰的象限能夠得到它們。正像每條線40可表示幾條平行導線，每個緩沖器50可表示緩沖器電路的幾個實例，每個實例服務于進入和離開緩沖器位置的相應導線40。
0020根據本發(fā)明，圖1所示的導線40(和緩沖器50)的結構(總體布置)優(yōu)選是預定的。換句話說，對于正在討論的說明性實施例，圖1示出了總是被用于將時鐘信號從其源位置分配到連接60、再到HLE組30的時鐘分配資源(導線40和緩沖器50)的布局。因此，這有時被稱為本發(fā)明的時鐘分配電路的確定部分。使用“確定”一詞，是因為時鐘分配電路的這個部分具有圖1所示的預定結構或排列。使用本說明書中的這種確定電路有許多重要的優(yōu)點。例如，它簡化了設計時鐘電路的任務，所述時鐘電路可能需要將時鐘信號發(fā)送到實際在海量HLE中任意位置的一個HLE。僅僅時鐘分配電路的最后的、相對小和短的部分(從連接60到關聯HLE組30中的一個或多個HLE)需要以更特殊而不那么確定的方式來設計。作為另一例子，可以預先設計所述確定時鐘分配電路，以滿足各種與可允許時鐘信號延遲、可允許時鐘信號相位差(到時鐘分配網絡的不同部分的差值延遲)等等問題(舉例來說)相關的目的。時鐘分配電路最后的、不太確定(或者說可配置)的部分，即從連接60到相關聯組30中各個HLE的部分，則例如通過限制每個組30的尺寸，單獨地被保持成相對的小，所以這些部分并不顯著改變通過使用確定電路所能達到的結果。(前一句子中的“結果”指的是前述操作特征，比如可允許時鐘信號延遲、可允許相位差等等)。
0021關于諸如延遲和相位差之類問題，應該注意的是，圖1中的確定電路被布置得，使通過這個電路從任何時鐘信號源到任何連接60的距離近似相同并且包括大致相同數目的緩沖器50。
0022應該理解的是，圖1僅僅示出了確定電路的一個說明性實施例，而其它實施例(結構或排列)也是可能的。但是，基于所描述的說明性結構的所有結構化ASIC產品均利用了具有圖1所示總體布置或排列的確定電路40/50/60。
0023還應該理解的是，雖然圖1所示的電路40/50/60基本是確定的，但是它對于實現不同的時鐘分配網絡是有用的。例如，在所示確定性網絡的各部分中的不同導線40可通過各種方式彼此連接，從而以許多不同的方式來分配各種時鐘信號。作為這方面的一個例子，在其中一個引線上的(該引線由圖1中最下面的水平導線40來表示)特殊全局時鐘信號可能不需要在所示象限中。因此，那個全局時鐘信號就不需要被接到圖1所示的另外的時鐘分配電路中。通過選擇如何在金屬層7和金屬層8中的各種導線40之間進行通路連接，可作出這些路由選擇。作為另一例子，如果在確定性網絡中的某個點之外不需要全局或局部時鐘信號，那么通過不將傳送那個信號的導線40連接到緩沖器50，該信號在那個點之外的分配就能夠被切斷(否則就應在那個點提供信號分配)。(局部時鐘信號可在圖1中由相對長的、最右邊的垂直線所表示的引線上進入。)如果需要，不用于時鐘分配的導線段40可代之以被用于其他目的，如功率分配。作為選擇，不用于時鐘分配的導線段40和關聯的緩沖器50可用于高扇出數據信號(high fanoutdata signal)分配。作為另一可能，不用于時鐘分配并且在HLE(見下面)中的緩沖器50可被用于其他目的，比如用于邏輯電路中。
0024根據本發(fā)明的另一方面，某些或全部緩沖器50優(yōu)選是使用HLE電路實現的。圖2示出了HLE 200的一個說明性實施例。這里圖2和上述Schleicher等人的參考文獻中的圖2相同。它也類似于上述Chua等人的參考文獻中的圖3。這些參考文獻完整描述了這個電路，所以本說明書能夠在某種程度上簡化其描述。電路200的組件包括多路復用器210；與非門(NAND)220；反相驅動器或緩沖器230；垂直互連導線240、250、260和270；水平互連導線310、312、314、316、320、322、330、340、350、360、370；可選擇的內部連接位置410和430；可選擇的鄰近HLE的連接位置430；以及可選擇的更高級別的連接位置460。
0025例如，緩沖器230可被(尤其)用于緩沖HLE 200的輸出信號。作為選擇，緩沖器230可被用于提供圖1所示的部分或全部緩沖器50。在后一情況中，舉例來說，待緩沖的時鐘信號可從金屬層7或金屬層8導線40下移，通過插入層而到達端口460，端口460處于那個HLE中的緩沖器230的相鄰HLE上游。如果有必要，就在HLE200內進行任何必要連接，以將該信號提供給那個緩沖器230。緩沖器的輸出信號(即提供給緩沖器的緩沖版信號因此也是加強版信號)就能夠隨后被返回到相關的金屬層7或金屬層8導線40的下一段。
0026上述Chua等人的參考文獻示出了HLE 200的緩沖強度能夠被有選擇地改變的幾種方式。在本發(fā)明中，可用任何這類技術來提供具有不同強度的緩沖器50。
0027如果被用于提供緩沖器50的HLE 200具有緩沖中不被涉及的組件(例如多路復用器210)，那些組件就能夠用于其他目的(例如執(zhí)行邏輯)。
0028圖3示出了兩個相鄰的HLE(200e和200f)可被一起使用，充當觸發(fā)器或寄存器。這里圖3和上述Chua等人的參考文獻中的圖3相同，因此本說明書不需要再次廣泛討論。但是應注意，圖3是HLE 200e和200f的簡化展示。這些HLE(和所有HLE一樣)實際包括圖2所示的所有電路。但是為了簡化描述，圖3傾向于僅僅顯示實際被用來實現觸發(fā)器或寄存器的HLE元件和元件互連部分(粗線)。圖3所示的電路需要時鐘信號，以作為觸發(fā)器或寄存器工作。這個電路因此是有時被稱為時鐘利用電路的那種電路的一個例子。
0029包括圖4是為了強調結構化ASIC 10包括海量的HLE 200。(圖2類似于上述Chua等人的參考文獻中的圖16)。此外，圖4(通過不同的截面線)顯示了幾個相鄰或靠近的HLE如何被一起使用，以執(zhí)行用戶所需的各種邏輯功能。HLE的這種組或群被稱為CHLE。(圖4的這些“組”和圖1中的組30不相同。聯系圖4討論的組的類型傾向于相對小(例如每組不超過6個HLE)，而圖1中的每個組30可包含數百個HLE)。使用圖4中示出的行和列標記，以下是在圖4中所示每個CHLE中利用的HLE 200的列表
CHLE1A1，A2，B1CHLE2A3，A4CHLE3B2，C1，C2，C3CHLE4B3，B4CHLE5D1，E1，E2，F1CHLE6D2，D3，D4CHLE7F2圖4所示的CHLE邊界僅僅是許多可能的CHLE邊界排列其中之一。這確實是HLE 200的海洋，其能夠以大量的不同方式被分組成CHLE，以便執(zhí)行用戶想要執(zhí)行的任何邏輯。此外，寄存器(類似于圖3所示)可在這個HLE海洋中的任何地方實際出現。因此圖4指出了在不受益于本發(fā)明的條件下，設計良好的時鐘網絡以便使時鐘信號到達這些寄存器的困難。
0030圖5示出了每個連接60之外的電路的說明性實施例。每個HLE組30中的HLE 200(未個別示出)被分成這種HLE的16個子組100。組30中的子組100被排列成二維陣列，該二維陣列由子組的相交的行和列(每行每列中包括4個子組)構成。每個子組100包括多個HLE 200(也未個別示出)。每個子組100中的HLE 200最好被排列成由相交HLE行和列構成的二維陣列(例如圖4所示的陣列)。子組100中HLE的數目最好不大至發(fā)生這樣的情況在這種子組中可能出現的寄存器的最大數目，將會超過該子組中最后一個驅動器(緩沖器)110能夠充分支持的數目。例如，子組100的大小可以使得可能出現在子組100中的寄存器的最大數目是大約65。
0031圖5示出了圖1所示確定性時鐘分配電路的代表部分中的最后導線段40和最后的緩沖器50。位于緩沖器50的輸出端的連接60將緩沖器輸出信號向下送到金屬層5和/或6，金屬層5和/或6被用于把緩沖器50的輸出信號分配給每個子組100，各子組100包括至少一個寄存器140，寄存器140需要由所示緩沖器50輸出的時鐘信號輸出。特別是，在金屬層5和/或金屬層6中設置有從連接60到每個子組100中的緩沖器110的導線120，緩沖器110需要緩沖器50的輸出信號。與緩沖器50類似，緩沖器110優(yōu)選是用子組100內的一個HLE 200的電路實現的，子組100包括緩沖器110。如果子組100不需要所示緩沖器50的輸出信號，那么這個子組中的緩沖器HLE 200就能夠被完全釋放，用于其他服務(例如在邏輯中使用)。圖5中子組100的左列中可能的緩沖器110是這樣的HLE緩沖器的實例這些HLE緩沖器是不需要的，并因此而能夠被用于其他目的。每個緩沖器110的輸出信號被施加到關聯子組100中每個寄存器140的時鐘輸入終端，該關聯子組100需要那個緩沖器110所輸出的時鐘信號輸出。導線130(還是位于金屬層5和/或金屬層6中)提供從緩沖器110到關聯寄存器140的這些連接。
0032如上所述，圖1所示本發(fā)明的時鐘分配電路部分在此有時被稱為該電路的確定部分。與圖5所示相同處于連接60右邊的電路在此有時被稱為本發(fā)明的時鐘分配電路的可配置部分。所述電路的確定部分(圖1)被稱為是確定的，原因在于它通常符合預定的圖案(例如關于導線段40和緩沖器50的位置)。這并非意味著所謂的確定部分在某些方面是不可配置的。例如，在根據這些總體設計的某些結構化ASIC中可省略某些導線段40。類似地，可省略某些緩沖器50。但是，對于所有具有這種說明性總體設計的結構化ASIC產品，通常所述電路的確定部分總是遵循相同的圖案或圖1所示類型的圖案。換言之，就需要并因此而使用導線段40這方面來看，它是如圖1概括所示那樣被設置的。類似地，只要用于時鐘分配的導線段40在這樣的緩沖器50位置是彼此連接的，緩沖器50就是如圖1概括所示那樣設置的。
0033和圖5所示一樣的電路被稱為是可配置的，因為僅僅在特定的結構化ASIC產品中，按實際需要的時間、位置和數量來設置緩沖器110與導線120和130。例如，導線120的路由選擇在不同產品之間能夠變化(雖然在圖5中示為單條直線，但每條導線120實際可由彼此間構成直角的兩段或更多段導線組成)。對于導線130這點相同。可能存在圖5所示電路的次要方面，這些方面在一定程度上是確定性的。例如，連接60相對于組30的位置可以是預定的，和/或子組100中緩沖器110的位置可以是預定的。但通常來說，圖5所示電路主要是可配置的(即不是預定的)，且因此即使所有這些產品在其確定部分遵循相同的總體設計，但是從一個結構化ASIC產品到下一個結構化ASIC產品至少是可能有相當大差別。
0034應該理解的是，前面僅僅是本發(fā)明原理的說明，本領域技術人員可進行各種修改而不偏離本發(fā)明的范圍和精神。例如，圖1所示的時鐘分配電路的總體設計僅僅是說明性的，如果希望的話，可使用其他的總體設計。另一例子，組30中子組100的數量可不同于圖5所示的數量。在具有不同總體布置的結構化ASIC中的每個子組100中可包括不同數量的HLE。每個HLE 200的電路可以不同于圖2所示的說明性實施例。
權利要求
1.一種用于結構化ASIC的時鐘分配電路，包括一確定部分，其可用于將時鐘信號分配到所述結構化ASIC上彼此間隔的多個預定位置中的任何預定位置；和多個可配置部分，每個可配置部分與相應一個所述預定位置相關聯，用于將從位于所述關聯預定位置的所述確定部分接收到的時鐘信號分配到時鐘利用電路，該時鐘利用電路可處于預定區(qū)域內的多個位置中的任何位置，該預定區(qū)域與所述關聯預定位置相鄰。
2.根據權利要求1所述的電路，其中所述確定部分包括預定布置的導線段；和多個緩沖器電路，其位于連續(xù)的各個所述導線段之間。
3.根據權利要求2所述的電路，其中所述結構化ASIC包括邏輯元件的二維陣列，且其中所述邏輯元件的電路被用于提供所述緩沖器電路。
4.根據權利要求3所述的電路，其中所述邏輯元件利用所述結構化ASIC的相對低金屬層，且其中所述導線段利用在所述相對低金屬層之上的至少一個金屬層。
5.根據權利要求1所述的電路，其中每個所述預定區(qū)域包括多個預定的子區(qū)域，每個子區(qū)域可在所述子區(qū)域內的多個位置中的任何位置包括時鐘利用電路，且其中一可配置部分與一區(qū)域相關聯，該區(qū)域包括至少一個具有時鐘利用電路的子區(qū)域，所述可配置部分包括和包括時鐘利用電路的每個子區(qū)域相關聯的一個可配置子部分。
6.根據權利要求5所述的電路，其中與包括時鐘利用電路的子區(qū)域相關聯的每個所述可配置子部分包括子部分緩沖器電路；和可配置子部分導線，其從所述子部分緩沖器電路連到處于與所述可配置子部分相關聯的子區(qū)域中的每個時鐘利用電路。
7.根據權利要求6所述的電路，其中與包括時鐘利用電路的區(qū)域相關聯的每個可配置部分包括可配置導線，其從與所述可配置部分相關聯的所述預定位置連到屬于該可配置部分的一部分的每個子部分緩沖器電路。
8.根據權利要求7所述的電路，其中所述結構化ASIC包括邏輯元件的二維陣列，且其中所述邏輯元件的電路被用于提供所述緩沖器電路。
9.根據權利要求8所述的電路，其中所述邏輯元件利用所述結構化ASIC的相對低金屬層，且其中所述可配置導線和所述可配置子部分導線利用在所述相對低金屬層之上的至少一個金屬層。
10.根據權利要求9所述的電路，其中所述確定部分包括預定布置的導線段；和多個緩沖器電路，其位于連續(xù)的各個所述導線段之間。
11.根據權利要求10所述的電路，其中所述邏輯元件的電路被用于提供所述確定部分的所述緩沖器電路。
12.根據權利要求11所述的電路，其中所述導線段利用至少一個金屬層，該金屬層在被用于所述可配置導線和所述可配置子部分導線的所述至少一個金屬層之上。
13.結構化ASIC電路，包括邏輯元件的陣列，所述邏輯元件被分成多個組，每個組包括所述邏輯元件的相應子組，而且每個所述組與所述結構化ASIC上各自的預定位置相鄰近；時鐘分配電路的預定圖案，其用于至少潛在地將至少一個時鐘信號分配到每個所述預定位置；和可配置時鐘分配電路，其與包括時鐘利用電路的每個所述組相關聯，用于將至少一個時鐘信號從位于與該組關聯的預定位置的所述預定圖案分配到該組中的所述時鐘利用電路。
14.根據權利要求13所述的電路，其中所述預定圖案包括導線段；和緩沖器電路，其使連續(xù)的各個所述導線段互連。
15.根據權利要求14所述的電路，其中所述邏輯元件的電路被用于提供所述緩沖器電路。
16.根據權利要求13所述的電路，進一步包括緩沖器電路，其在與包括時鐘利用電路的組相關聯的每個所述預定位置，使所述預定圖案與所述可配置的時鐘分配電路互連。
17.根據權利要求16所述的電路，其中所述邏輯元件的電路被用于提供所述緩沖器電路。
18.根據權利要求13所述的電路，其中每個所述組包括所述邏輯元件的多個子組，且其中所述可配置的時鐘分配電路包括緩沖器電路，其用于包括時鐘利用電路的每個所述子組；第一導線段，其從與包括時鐘利用電路的所述組關聯的所述預定位置連到包括時鐘利用電路的該組中的每個子組的所述緩沖器電路；和第二導線段，其從每個所述緩沖器電路連到與所述緩沖器電路關聯的所述子組中的每個時鐘利用電路。
19.根據權利要求18所述的電路，其中所述邏輯元件的電路被用于提供所述緩沖器電路。
20.結構化ASIC電路，包括邏輯元件的二維陣列，所述邏輯元件被分成二維陣列的邏輯元件組；時鐘分配電路的預定圖案，其用于至少潛在地將至少一個時鐘信號分配到每個所述組；和可配置時鐘分配電路，其與包括時鐘利用電路的每個所述組關聯，用于將至少一個時鐘信號從位于與該組相鄰的預定位置的所述預定圖案分配到該組中的所述時鐘利用電路。
全文摘要
結構化ASIC器件的時鐘分配電路包括一個確定部分和多個可配置部分。所述確定部分利用預定布置的導線段和緩沖器，用于將時鐘信號分配到器件上的多個預定位置。從每個預定的位置，時鐘分配電路的關聯的可配置部分將時鐘信號分配給任何時鐘利用電路，該時鐘利用電路在結構化ASIC的預定區(qū)域需要這個時鐘信號，該結構化ASIC由那個預定的位置提供服務。
文檔編號G06F17/50GK1873579SQ20061008093
公開日2006年12月6日 申請日期2006年5月23日 優(yōu)先權日2005年5月31日
發(fā)明者林翠佩, 杜如敏, 郭耀發(fā), 蔡家慶 申請人:阿爾特拉公司