專利名稱：在總線上致能多處理器環(huán)境的裝置和方法
技術(shù)領域：
本發(fā)明總的涉及微電子領域，尤其涉及在要求對總線終端阻抗的主動控制的總線上致能和維持多處理器環(huán)境的機制。
背景技術(shù)：
許多當今的總線架構(gòu)僅提供兩個器件(如微處理器及其對應的存儲控制器)之間的點到點總線接口。除了僅提供點到點接口外，這些架構(gòu)還要求微處理器(或其他器件)內(nèi)部提供終端阻抗控制電路來動態(tài)調(diào)節(jié)點到點總線上的終端阻抗，其中阻抗值通常被選擇成與總線自身的特征阻抗匹配。
在許多應用中，通過將精密電阻器耦接到器件的I/O引腳，來將阻抗值通知給該器件。因此，器件提供芯片上(on-die)驅(qū)動器，這些驅(qū)動器被配置成以所選阻抗值和根據(jù)總線規(guī)范的電壓電平驅(qū)動點到點總線。這些驅(qū)動器提供沒有反射(reflection)的適當?shù)亟K接的傳輸線。
盡管點到點總線對于只有兩個器件通過總線通信的情況是有效的，但本發(fā)明人注意到對于特定的應用領域，如多處理器應用，可能需要多于一個器件。在這些應用中，也許需要一到四個處理器并行地通過上述總線與存儲控制器相接。
但是常規(guī)的總線架構(gòu)由于是在處理器數(shù)量固定的假設下要求主動阻抗控制的，因此它們受到限制。例如，在上述總線上添加另一器件將導致任何給定器件看到由總線上其他器件的并行終端阻抗引起的有效(effctive)終端阻抗，因此，將I/O信號驅(qū)動到該有效上拉終端阻抗將導致反射、阻尼振蕩(ringing)、定時偏移及其他缺點。
因此，本發(fā)明人觀察到，在需要主動阻抗控制的總線上提供可變數(shù)量的器件的互操作是非常值得期望的。
此外，本發(fā)明人還注意到，現(xiàn)有技術(shù)中需要在主動控制的總線上致能多處理器環(huán)境。

發(fā)明內(nèi)容
除了其他應用以外，本發(fā)明旨在解決上述問題以及解決現(xiàn)有技術(shù)的其他問題、缺點和限制。本發(fā)明提供一種致能多個器件在要求動態(tài)阻抗控制的總線上相接在一起的更好技術(shù)。在一個實施例中，提供一種在總線上致能多器件環(huán)境的裝置，其中該總線要求主動終端阻抗控制。該裝置包括第一節(jié)點和多處理器邏輯電路。第一節(jié)點接收相應器件處于總線的物理末端的指示。多處理器邏輯電路耦接到所述第一節(jié)點。多處理器邏輯電路根據(jù)所述指示控制如何驅(qū)動第二節(jié)點，其中所述第二節(jié)點耦接到總線。
在一個方面中，相應器件是微處理器，而第一節(jié)點是微處理器的封裝上的引腳。該引腳耦接到主板導線徑跡(trace)，后者提供指示該微處理器是在總線內(nèi)部還是在總線的物理遠端的信號。
本發(fā)明的一個特征要求所述多處理器邏輯電路通過根據(jù)所述指示致能上拉邏輯電路和下拉邏輯電路，來控制如何驅(qū)動所述第二節(jié)點。如果所述指示指出所述相應器件是內(nèi)部器件，則所述多處理器邏輯電路禁止所述上拉邏輯電路并致能所述下拉邏輯電路。如果所述指示指出所述相應器件是在總線的所述物理末端，則所述多處理器邏輯電路致能所述上拉邏輯電路和所述下拉邏輯電路。所述下拉邏輯電路將所述第二節(jié)點驅(qū)動到規(guī)定的低電壓電平，而所述上拉邏輯電路在被致能時，產(chǎn)生對總線指定的終端阻抗，其中產(chǎn)生所述終端阻抗來匹配總線的特征阻抗。
本發(fā)明的一個方面構(gòu)思了一種在總線上提供多器件環(huán)境的微處理器，其中總線要求主動終端阻抗控制。該微處理器具有封裝引腳和多處理器邏輯電路。封裝引腳接收指示該微處理器是在總線內(nèi)部還是在總線的物理末端的外部多處理器信號。多處理器邏輯電路耦接到所述封裝引腳，并且被配置成根據(jù)所述外部多處理器信號控制如何驅(qū)動焊點節(jié)點，其中所述焊點節(jié)點耦接到總線。
本發(fā)明的另一方面構(gòu)思了一種在總線上致能多器件環(huán)境的方法，該總線要求主動終端阻抗控制。該方法包括通過第一節(jié)點，接收相應器件在總線內(nèi)部的指示；和響應于該指示，控制如何驅(qū)動第二節(jié)點，其中所述第二節(jié)點耦接到總線。


通過下面的描述和附圖，本發(fā)明的這些和其他目的、特征和優(yōu)點將更易于理解，其中圖1是示出要求對總線終端阻抗的主動控制的當今的點到點總線的框圖；圖2是繪出根據(jù)本發(fā)明在類似圖1的總線上致能的多處理器環(huán)境的時序圖；圖3是展示根據(jù)本發(fā)明的微處理器內(nèi)的多處理器環(huán)境裝置的框圖；以及圖4是示出根據(jù)本發(fā)明的、在總線上致能多處理器環(huán)境的方法的流程圖。
具體實施例方式
進行下面的描述，以使本領域普通技術(shù)人員能夠制造和使用在具體應用及其要求的上下文中提供的本發(fā)明。然而，對優(yōu)選實施例的各種修改對于本領域技術(shù)人員將是明顯的，并且這里定義的普遍原理可以應用到其他實施例。因此，本發(fā)明并不意圖限于這里所示和所述的具體實施例，而是要依照與這里公開的原理和新穎特征一致的最寬范圍。
考慮到上面關(guān)于當今集成電路中采用的、在器件之間傳輸數(shù)據(jù)的總線接口和相關(guān)技術(shù)的背景討論，將參照圖1討論與點到點總線相關(guān)的問題。接著，將參照圖2-4對本發(fā)明進行討論。本發(fā)明通過提供一種致能多個處理器在要求主動終端阻抗控制的總線上相接的裝置和方法，克服了當今總線接口技術(shù)的局限，同時保留所要求的傳輸線特性。
轉(zhuǎn)到圖1，框圖100示出當今的點到點總線120，如在許多現(xiàn)有技術(shù)的微處理器架構(gòu)中提供的那樣?？驁D繪出了當今的處理器101，它通過點到點總線120耦接到存儲控制器110。存儲控制器110是為了指出現(xiàn)有技術(shù)相關(guān)的限制的目的而繪出的，并且要注意可以采用任何類型的器件(例如，總線代理、存儲集線器(memory hub)、芯片組等)。在該討論中使用存儲控制器110，因為它代表通過點到點總線120與當今處理器101相接的器件類型。
處理器101包括接收信號OUT1的焊點控制邏輯電路102。焊點控制邏輯電路102通過上拉使能信號PUEN1耦接到上拉邏輯電路103，并且通過下拉使能信號PDEN1耦接到下拉邏輯電路105。上拉邏輯電路103和下拉邏輯電路105耦接在一起來形成焊點節(jié)點104，產(chǎn)生雙向焊點信號PAD1。電阻器R1在節(jié)點106也耦接到處理器101。在當今處理器101中，節(jié)點106典型地耦接到處理器的器件封裝(未示出)上的引腳(未示出)，以致能容易地安裝到母板或者基本類似的封裝形式。
存儲控制器110還具有接收信號OUT2的焊點控制邏輯電路112。焊點控制邏輯電路112通過上拉使能信號PUEN2耦接到上拉邏輯電路113，并且通過下拉使能信號PDEN2耦接到下拉邏輯電路115。上拉邏輯電路113和下拉邏輯電路115也耦接在一起來形成焊點節(jié)點104，產(chǎn)生雙向焊點信號PADM。類似地，電阻器R2在節(jié)點116耦接到存儲控制器111，與處理器101一樣，節(jié)點116典型地耦接到存儲控制器110被裝入的器件封裝上的引腳。
處理器101通過具有特征阻抗Z0的點到點總線120與存儲控制器110相接。該接口特別繪出了信號PAD1通過單信號路由機制120耦接到信號PADM(以及它們各自的節(jié)點104、114)，該機制如框圖100中的傳輸線120所示，但它典型地包括母板上的導線徑跡120。為了清楚起見，將節(jié)點PAD1和PADM顯示為通過單個導線徑跡120耦接在一起。然而，本領域技術(shù)人員將理解，當今總線120包括許多與所示的那些104、114基本上類似的信號。
對于特定應用領域，包括便攜式計算機和移動應用，在給定的系統(tǒng)配置中可能不要求超過一個處理器101。因此，為了在當今低電壓總線120上提供增加的系統(tǒng)總線速度，近些年來系統(tǒng)總線架構(gòu)從多處理器環(huán)境改變?yōu)閱翁幚砥鳝h(huán)境。單處理器環(huán)境如框圖100所示，包括主動片上(即，“芯片上”)終端阻抗控制特征。以前的多點架構(gòu)提供用于總線信號的終端外連總線上的器件，當今總線架構(gòu)要求對片上提供總線終端阻抗，并且要求動態(tài)調(diào)節(jié)該終端阻抗，使得它們與外部提供的精密電阻相等或成比例，該精密電阻由位于母板或者基本類似的互連機制上的電阻器R1和R2繪出。該外部提供的精密電阻R1、R2表示母板上的導線徑跡120或信號通路120呈現(xiàn)的傳輸線特征阻抗Z0，其中導線徑跡120或信號通路120互連處理器101的第一節(jié)點(即，引腳)PAD1與存儲控制器110的第二節(jié)點PADM114。
常規(guī)總線協(xié)議規(guī)定了要求的總線終端阻抗。典型地，分別通過外部電阻器R1和R2將該阻抗通知給處理器101和存儲控制器110。在多數(shù)情況下，這兩個電阻器R1、R2的值相等，但在某些配置中值可能不同。R1和R2的典型值是27.5歐姆，指示構(gòu)成總線的互連傳輸線120的55歐姆的特征阻抗Z0。盡管在框圖100中示出R1和R2耦接到地參考電壓，但本領域技術(shù)人員將理解，電阻器R1-R2耦接到的電壓參考(“VSS”)的值可以根據(jù)從系統(tǒng)電源提供給處理器101和存儲控制器111的其他電壓(未示出)而變化。
沒有反射的適當終接的傳輸線120在信號導線徑跡120的遠端具有等于信號導線徑跡120的特征阻抗Z0的并行終端阻抗。因此，為了提供適當?shù)慕K端，要求處理器101和存儲控制器111動態(tài)控制它們各自在如上所述節(jié)點104和114的阻抗，以便如管理接口的特定總線協(xié)議所規(guī)定的那樣，阻抗與R1和R2相等或成比例。
該動態(tài)控制典型地是通過所示的上拉邏輯電路103、103和下拉邏輯電路105、115完成的。在一種情況下，當被通過下拉邏輯電路105拉(“驅(qū)動”)到指定低電壓電平(未示出)時，節(jié)點PAD上的信號是激活或者設定的(asserted)。因此，當PAD1被設定時，典型的點到點總線協(xié)議指示上拉邏輯電路103必須被關(guān)斷。當PAD1未被設定時，上拉邏輯電路103必須被接通，從而將PAD1驅(qū)動到高電壓電平(未示出)。此外，典型的協(xié)議規(guī)定，在任意給定時間點，只有一個器件101、110—要么處理器101、要么存儲控制器110—可以驅(qū)動總線120(即，通過下拉邏輯電路105、115下拉總線120上的電壓)。此外，還要求處理器101和存儲控制器110上的上拉邏輯電路103、113都被動態(tài)控制來改變相應上的拉阻抗，使得它們匹配連接節(jié)點PAD1和PADM的母板上的信號導線徑跡120(或其他機制)的特征阻抗Z0。因此，當器件101、111之一驅(qū)動總線120，并且關(guān)斷其相應上拉邏輯電路103、113時，驅(qū)動器件的下拉邏輯電路105、115在總線120上生成低電平的瞬時轉(zhuǎn)換，沿著在其他器件的上拉邏輯電路113、103在遠端終接的信號導線徑跡120的傳輸線環(huán)境向下傳播。
下拉邏輯電路105、115被配置成將總線120上的信號驅(qū)動到指定低電壓電平。相應地，由于在總線120的遠端由其他器件111、101引起的終端阻抗匹配特征阻抗Z0，因此排除了諸如阻尼振蕩、反射等不良傳輸線效果。在具有55歐姆特征阻抗Z0的典型實施例中，動態(tài)控制下拉邏輯電路105、115來呈現(xiàn)27.5歐姆阻抗，從而將VH的高電壓電平驅(qū)動到大約為VH的三分之一的低電壓電平VL。這致能下拉邏輯電路105、115引起足以不受總線120上的噪聲影響的低電壓電平VL。下拉邏輯電路105、115動態(tài)控制阻抗的方式不在本申請的范圍之內(nèi)。
概括地說，在點到點總線120上，當總線120不是正在被器件101、110驅(qū)動到低時，則器件的上拉邏輯電路103、113必須按照規(guī)定的總線終端阻抗將其相應節(jié)點PAD1、PADM驅(qū)動到高電平VH。當總線120上的節(jié)點PAD1、PADM被給定器件101、110驅(qū)動到低時，給定器件101、110必須關(guān)斷其上拉邏輯電路103、113并且接通其下拉邏輯電路105、115，來呈現(xiàn)規(guī)定的下拉阻抗。這樣，由于相對器件的上拉邏輯電路113、103被接通，因此傳輸線120被適當?shù)亟K接，從而沒有反射，并且生成適當?shù)目偩€電壓電平VH、VL。
相應地，當內(nèi)部核心信號OUT1、OUT2未被設定時，處理器101或存儲控制器110中的焊點控制邏輯電路102、112設定上拉邏輯電路使能信號PUEN1、PUEN2，二者分別接通器件101、110中的上拉邏輯電路103、113，其中也動態(tài)控制上拉邏輯電路103、113來呈現(xiàn)終端阻抗，該終端阻抗用于總線120上的信號適當傳輸。此外，焊點控制邏輯電路102、112還解除設定(deassert)下拉邏輯電路使能信號PDEN1、PDEN2，從而關(guān)斷兩個器件101、110中的各個下拉邏輯電路105、115。
當核心信號OUT1被設定時，處理器101中的焊點控制邏輯電路102解除設定PUEN1，關(guān)斷上拉邏輯電路103，并且設定PDEN1，接通下拉邏輯電路105，其中動態(tài)控制下拉邏輯電路來呈現(xiàn)一個當驅(qū)動與特征阻抗Z0一致的節(jié)點PAD使得實現(xiàn)適當總線電壓電平VL時的阻抗。類似地，當核心信號OUT2被設定時，存儲控制器110中的焊點控制邏輯電路112解除設定PUEN1，關(guān)斷其上拉邏輯電路113，并且設定PDEN1，接通其下拉邏輯電路115，從而將正確的信號電平傳播到具有特征阻抗Z0的信號導線徑跡120的傳輸線環(huán)境中。
對于許多應用，從性能的角度來看，常規(guī)的點到點總線架構(gòu)確實是有效的，然而，本發(fā)明人觀察到，存在因采用多處理器而受益的許多其他應用場合，尤其是當作為多處理器系統(tǒng)配置的一部分，提供具有相應接口能力的存儲控制器(或者基本上等效的總線接口器件)時。但是常規(guī)的總線架構(gòu)由于如上所述是在處理器數(shù)量固定的假設下要求主動阻抗控制的，因此它們受到限制。例如，在上面參照圖1描述的總線120上添加類似處理器101的另一處理器(未示出)，這將導致任何給定器件101、110看到由其他器件101、110的并行終端阻抗引起的有效終端阻抗，并且該有效上拉終端阻抗將大約是規(guī)定的終端阻抗的一半。因此，處理器101中的下拉邏輯電路105和存儲控制器110中的下拉邏輯電路115將不足以下拉總線電壓，因為根據(jù)協(xié)議，下拉邏輯電路105、115被配置成引起與指定終端阻抗、而不是由添加類似處理器101的其他處理器而導致的有效阻抗對應的總線電壓電平。
因此，期望提供一種裝置和方法來致能多個處理器在總線上進行互操作。本發(fā)明人還注意到，期望提供在要求主動阻抗控制的總線上的可變數(shù)量處理器的互操作。
本發(fā)明通過提供用于致能通過要求主動阻抗控制的總線在多處理器環(huán)境中的可變數(shù)量處理器的互操作的裝置和方法，來克服上述的當今總線配置的問題和限制，而不引起上述不利限制?，F(xiàn)在將參照圖2-4描述本發(fā)明。
參照圖2，展示了根據(jù)本發(fā)明的、在總線220上致能的多處理器環(huán)境200的特征的框圖。該框圖示出具有互連的節(jié)點202的多個處理器201，節(jié)點202產(chǎn)生各自的總線信號PAD1-PADN。下面，還將使用信號指示符PAD1-PADN來指代節(jié)點202中的特定一個。多個處理器201還與存儲控制器211(或基本類似的器件211)相接，后者具有產(chǎn)生基本上與圖1所示類似的總線接口信號PADM的總線接口節(jié)點212。在一個實施例中，可變數(shù)量的處理器201被致能在總線220上與存儲控制器211進行互操作。在特定實施例中，多達四個處理器201被致能進行互操作。處理器201和存儲控制器211中的每一個接收通過電阻器R1、R2、或者類似的指定總線終端阻抗的方式(例如這之前所述的那樣)外部規(guī)定的終端阻抗。在一個實施例中，R1和R2指定對于單處理器總線配置的55歐姆的終端阻抗和27.5歐姆的下拉阻抗。此外，根據(jù)本發(fā)明的每個處理器201包括用于接收多處理器信號MP的節(jié)點204，其中采用該信號來配置多處理器環(huán)境。在一個實施例中，多處理器節(jié)點204包括微處理器封裝上的引腳204，其中該引腳在根據(jù)本發(fā)明的系統(tǒng)配置中不作其他用處。在該實施例中，信號MP耦接到多處理器引腳204。也構(gòu)思了替代實施例，來將多處理器節(jié)點204耦接信號MP以配置多處理環(huán)境。
為了控制總線220的終端阻抗，物理上位于傳輸線220相對存儲控制器211的一末端的處理器201，將其MP節(jié)點204連到第一參考信號MP，第一參考信號MP的值指示處理器201位于傳輸線220相對存儲控制器211的一末端。在圖2所示的示例中，處理器1201處于位于總線220相對存儲控制器211的物理一末端，因此其相應MP節(jié)點204耦接到第一參考信號MP。在一個實施例中，如框圖所示，第一參考信號的值為接地，或者公共參考電壓(例如，VSS電壓)。也構(gòu)思了第一參考信號的其他值。為了指示位于處理器1201與存儲控制器211之間的處理器201(即，處理器2201到處理器N 201)是總線220內(nèi)部的，它們相應的MP節(jié)點204連到第二參考信號，其值指示處理器201是總線220內(nèi)部的。在一個實施例中，第二參考信號的值是VDD。第二參考電壓的替代實施例包括為總線220上的I/O器件提供的基本類似的參考電壓。也構(gòu)思了指示處理器在總線上的物理位置的其他實施例，如多引腳編碼、通過JTAG總線(未示出)寫入內(nèi)部存儲器、機器專用寄存器的編程等。
因為處理器1201位于總線220的遠端，所以它被(通過將節(jié)點MP 204接地)進行配置以基本與上面參照圖1的處理器101所述相同的方式來動態(tài)控制總線上拉終端阻抗，以及驅(qū)動其相應PAD1節(jié)點202。此外，如參照圖1所述，存儲控制器211以類似的方式控制其在總線220的一端的總線上拉終端阻抗，以及驅(qū)動其相應總線節(jié)點PADM 212。然而，處理器2 201-處理器N201(即，內(nèi)部處理器201)根據(jù)本發(fā)明不同地驅(qū)動總線220，這是因為它們物理上位于處理器1 201與存儲控制器211之間。根據(jù)本發(fā)明，內(nèi)部處理器處理器2201-處理器N 201被配置成總是通過它們相應的多處理器節(jié)點MP204來關(guān)斷它們的上拉邏輯電路(未示出)，從而處理器1 201和存儲控制器211保持總線220的規(guī)定終端阻抗。此外，當內(nèi)部處理器的處理器2 201-處理器N 201之一將其各自總線節(jié)點202驅(qū)動到低電壓值時，考慮到需要將每個特征阻抗Z0驅(qū)動成從相應驅(qū)動器看去具有Z0/2的有效阻抗的兩個信號導線徑跡，在其中采用替代下拉邏輯電路(未示出)來將節(jié)點202驅(qū)動到適當?shù)牡碗妷弘娖?。因此，該替代下拉邏輯電路必須當與一個信號通路相反、驅(qū)動成兩個信號導線徑跡時，足以將節(jié)點PAD2-PADN 202驅(qū)動到規(guī)定的低電壓電平。
現(xiàn)在轉(zhuǎn)到圖3，框圖300示出圖2的處理器的處理器1-處理器N 201的每一個中包含的多處理器環(huán)境裝置。框圖300繪出根據(jù)本發(fā)明的處理器301，其耦接到如上所述具有特征阻抗Z0的總線320或傳輸線320。微處理器301包括焊點控制邏輯電路304、第一下拉邏輯電路307和上拉邏輯電路305，包括控制信號OUT1、PUEN1、PDEN1，它們與上面參照圖1所述的類似的所命名的信號一樣操作。焊點控制邏輯電路304、第一下拉邏輯電路307和上拉邏輯電路307每一個包括用來執(zhí)行這里所述功能和操作的邏輯電路、電路、器件或微代碼(即，微指令或固有指令)、或者邏輯電路、電路、器件或微代碼的組合、或者等效元素。用來執(zhí)行這些功能和操作的元素可以與處理器301中用來執(zhí)行其他功能的其他電路、微代碼等共享。根據(jù)本發(fā)明的范圍，微代碼是用來指代多個微指令的術(shù)語。微指令(又稱為固有指令)是在單元執(zhí)行的級別上的指令。例如，微指令由精簡指令集計算機(RISC)微處理器直接執(zhí)行。對于諸如x86兼容微處理器之類的復雜指令集計算機(CISC)微處理器，x86指令被轉(zhuǎn)換成相關(guān)的微指令，并且由CISC微處理器中的單元直接執(zhí)行相關(guān)的微指令。
此外，該裝置包括多處理器(“MP”)邏輯電路303和第二下拉邏輯電路308。信號MP耦接到MP邏輯電路303和多處理器節(jié)點P 302。如上面所述，本發(fā)明構(gòu)思了在參考節(jié)點P 302上建立信號MP的多個實施例，其中一個在框圖300中示出?？驁D300將節(jié)點P 302描繪為微處理器301上的引腳302，并且通過將節(jié)點P 302如參照圖2所述耦接到第一或第二參考電壓(未示出)來建立MP的值。MP邏輯電路303感測節(jié)點P 302的狀態(tài)(即，框圖300所示的信號MP的值)，以確定它是處于總線320的遠端還是處于總線320內(nèi)部。如果處理器301處于遠端，則MP邏輯電路303設定信號ENPD1和ENPU，致能上拉邏輯電路305和第一下拉邏輯電路307的操作，如參照圖1和2所述。信號ENPD2被解除設定，從而禁止第二下拉邏輯電路308的操作。由此如單處理器點到點環(huán)境所要求的那樣，通過上拉邏輯電路305和第一下拉邏輯電路307控制產(chǎn)生信號PAD的焊點節(jié)點306和總線終端阻抗。在傳輸線320遠端的該配置在總線320上提供排除阻尼振蕩等的、主動控制的終端阻抗。第二下拉邏輯電路308包括用來執(zhí)行這里所述功能和操作的邏輯電路、電路、器件或微代碼(即，微指令或固有指令)、或者邏輯電路、電路、器件或微代碼的組合、或者等效元素。用來執(zhí)行這些功能和操作的元素可以與處理器301中用來執(zhí)行其他功能的其他電路、微代碼等共享。
對于內(nèi)部處理器，信號ENPU被MP邏輯電路303解除設定，信號ENPD2被設定，并且因此通過并行操作的第一和第二下拉邏輯電路307-308控制信號(即，節(jié)點)PAD 306。在內(nèi)部配置中上拉邏輯電路305被信號PUEN1的狀態(tài)禁止，如節(jié)點P 302上的信號MP的值所示。在一個實施例中，第一和第二下拉邏輯電路307-308被配置成當驅(qū)動成兩個信號導線徑跡(“路徑”)(每個特征阻抗Z0)時將PAD 306拉到指定的低電壓電平VL。出于說明的目的，示出了總線320上的額外信號導線徑跡，虛線連接到對應于內(nèi)部處理器配置的節(jié)點306。在替代實施例中，第二下拉邏輯電路308展示不同于第一下拉邏輯電路307的能力，并且這兩個下拉邏輯電路307-308并行工作來實現(xiàn)將PAD最佳地下拉到適當?shù)牡碗妷弘娖絍L。
現(xiàn)在參照圖4，流程圖400示出根據(jù)本發(fā)明的、在總線上致能多處理器環(huán)境的方法。該方法在方框401開始，其中根據(jù)本發(fā)明的處理器被置于如上所述的多處理器環(huán)境中。流程然后前進到判決框402。
在判決框402，處理器感測節(jié)點值、信號、或者其他指示手段，來確定該處理器是否是位于總線或傳輸線的物理末端的處理器。如果它處于傳輸線的物理末端，則流程前進到方框403。如果處理器是內(nèi)部處理器，則流程前進到方框404。
在方框403，該處理器內(nèi)的上拉邏輯電路被接通，來向總線呈現(xiàn)按照總線協(xié)議規(guī)定的終端阻抗。流程然后前進到判決框405。
在方框404，由于該處理器物理上處于總線內(nèi)部，因此其耦接到總線的上拉邏輯電路被關(guān)斷。流程然后前進到判決框405。
在判決框405，該處理器評估輸出控制信號來確定是否要將輸出信號提供給總線。如果否的話，則流程返回到判決框405的開始處來監(jiān)視輸出控制信號，直到想要在總線上提供輸出的時候為止。如果要將信號提供給總線，則流程前進到判決框406。
在判決框406，進行評估來確定要提供給總線的輸出信號是處于高電壓電平H還是低電壓電平L。如果低電壓電平L要輸出到傳輸線，則流程前進到判決框407。如果輸出是高電壓電平H，則流程前進到判決框410。
在判決框407，由于要輸出低電壓電平L到總線，因此進行評估來確定處理器是在總線內(nèi)部還是處在傳輸線相對存儲集線器的末端。如果處理器不是內(nèi)部處理器，則流程前進到方框408。如果處理器是內(nèi)部處理器，則流程前進到方框409。
在方框408，由于處理器處在傳輸線的該末端，為了輸出低電壓電平，處理器關(guān)斷其耦接到其輸出節(jié)點的上拉邏輯電路，并且接通其第一下拉邏輯電路來將總線驅(qū)動到適當?shù)牡碗妷弘娖?。因為該處理器處在傳輸線的物理末端，所以只有第一下拉邏輯電路被接通。流程然后前進到方框413。
在方框409，由于該處理器不處在傳輸線的末端(即，該處理器是內(nèi)部處理器)，為了輸出低電壓電平，處理器關(guān)斷其耦接到其輸出節(jié)點的上拉邏輯電路，并且接通其第一和第二下拉邏輯電路來將總線驅(qū)動到適當?shù)牡碗妷弘娖?。因為該處理器不處在傳輸線的物理末端，因而必須同時對抗存儲集線器引起的第一終端阻抗與位于總線相對存儲集線器的物理末端的處理器引起的第二終端阻抗、將總線驅(qū)動到低，所以第一和第二下拉邏輯電路都被接通。流程然后前進到方框413。
在判決框410，進行評估來確定該處理器是在總線內(nèi)部，還是處在相對在一末端終接總線的存儲器件的傳輸線另一末端。如果該處理器不是內(nèi)部處理器，則流程前進到方框412。如果該處理器是內(nèi)部處理器，則流程前進到方框411。
在方框412，由于該處理器處在傳輸線的一末端，為了輸出高電壓電平，處理器設定適當?shù)目偩€信號，來指示它正在驅(qū)動總線并且保持其上拉邏輯電路接通。流程然后前進到方框413。
在方框411，由于該處理器不處在傳輸線的一末端(即，該處理器是內(nèi)部處理器)，為了輸出高電壓電平，處理器設定適當?shù)目偩€信號，來指示它正在驅(qū)動總線。總線已經(jīng)被存儲控制器及其自己的上拉邏輯電路拉到邏輯電路高電平。流程然后前進到方框413。
在方框413，該方法結(jié)束。
如這里所述，根據(jù)本發(fā)明的機制提供主動終接的總線的有利特征，并且還提供多處理器的環(huán)境。此外，因為只有總線的一個或兩個器件提供總線的終接，因此可以在芯片上采用比以前提供的驅(qū)動器小的驅(qū)動器。
盡管詳細描述了本發(fā)明及其目的、特征和優(yōu)點，但本發(fā)明也涵蓋其他實施例。例如，本發(fā)明是采用關(guān)于處理器和存儲控制器(或基本類似的器件)的術(shù)語描述的。然而應當注意，這些示例是用于在許多本領域技術(shù)人員熟悉的上下文中示教本發(fā)明。但本發(fā)明人注意到，總線協(xié)議和傳輸線接口要求對于處理器技術(shù)來說不是特定或唯一的，并且同樣地，本發(fā)明適用于規(guī)定具有主動阻抗控制要求的總線接口的任何領域的應用。
此外，這里參照第一和第二下拉邏輯電路描述了本發(fā)明，它們在內(nèi)部處理器中并行操作來下拉由其他器件在兩端主動終接的總線，但是本發(fā)明的范圍不限于同等配置的兩組下拉邏輯電路。替代實施例還考慮了不使用第一下拉邏輯電路、使用第二下拉邏輯電路來下拉來自位于總線內(nèi)部的器件的總線電壓。在一個實施例中，第二下拉邏輯電路被配置成將總線電壓下拉到適當?shù)碾妷弘娖?，而不使用任何其他器件?br> 本領域技術(shù)人員應當理解，他們可以容易地使用所公開的概念和特定實施例，作為設計和修改實現(xiàn)本發(fā)明相同目的的其他結(jié)構(gòu)的基礎，并且在不背離權(quán)利要求書限定的本發(fā)明范圍的前提下，可以對這里進行各種修改、替換和變更。
權(quán)利要求
1.一種在總線上致能多器件環(huán)境的裝置，該總線要求主動終端阻抗控制，該裝置包括第一節(jié)點，用來接收相應器件處于總線的物理末端的指示；和耦接到該第一節(jié)點的多處理器邏輯電路，被配置成根據(jù)所述指示控制如何驅(qū)動第二節(jié)點，其中所述第二節(jié)點耦接到總線。
2.如權(quán)利要求1所述的裝置，其中所述第一節(jié)點包括所述相應器件上的引腳。
3.如權(quán)利要求2所述的裝置，其中所述引腳位于所述相應器件的封裝上。
4.如權(quán)利要求1所述的裝置，其中所述指示包括信號。
5.如權(quán)利要求4所述的裝置，其中所述信號向所述第一節(jié)點提供電壓電平。
6.如權(quán)利要求1所述的裝置，其中所述相應器件包括通過總線耦接到存儲器件的處理器。
7.如權(quán)利要求1所述的裝置，其中所述多處理器邏輯電路通過根據(jù)所述指示致能上拉邏輯電路和下拉邏輯電路，來控制如何驅(qū)動所述第二節(jié)點。
8.如權(quán)利要求7所述的裝置，其中，如果所述指示指出所述相應器件是內(nèi)部器件，則所述多處理器邏輯電路禁止所述上拉邏輯電路并致能所述下拉邏輯電路。
9.如權(quán)利要求7所述的裝置，其中，如果所述指示指出所述相應器件是在總線的所述物理末端，則所述多處理器邏輯電路致能所述上拉邏輯電路和所述下拉邏輯電路。
10.如權(quán)利要求7所述的裝置，其中，所述上拉邏輯電路在被致能時，產(chǎn)生對總線指定的終端阻抗，并且其中產(chǎn)生所述終端阻抗來匹配總線的特征阻抗。
11.如權(quán)利要求7所述的裝置，其中，所述下拉邏輯電路將所述第二節(jié)點驅(qū)動到規(guī)定的低電壓電平。
12.一種在總線上提供多器件環(huán)境的微處理器，其中總線要求主動終端阻抗控制，該微處理器包括封裝引腳，被配置成接收外部多處理器信號，該信號指示微處理器是在總線內(nèi)部還是處在總線的物理末端；和耦接到所述封裝引腳的多處理器邏輯電路，被配置成控制如何根據(jù)所述外部多處理器信號驅(qū)動焊點節(jié)點，其中所述焊點節(jié)點耦接到總線。
13.如權(quán)利要求12所述的裝置，其中所述外部多處理器信號通過母板上的導線徑跡提供，并且其中所述多處理器信號包括電壓電平。
14.如權(quán)利要求12所述的裝置，其中所述微處理器通過總線耦接到存儲控制器和一個或多個其他微處理器。
15.如權(quán)利要求12所述的裝置，其中所述多處理器邏輯電路根據(jù)所述外部多處理器信號的狀態(tài)，致能上拉邏輯電路和下拉邏輯電路。
16.如權(quán)利要求15所述的裝置，其中，如果所述外部多處理器信號的狀態(tài)指出該微處理器是在總線內(nèi)部，則所述多處理器邏輯電路禁止所述上拉邏輯電路并致能所述下拉邏輯電路。
17.如權(quán)利要求15所述的裝置，其中，如果所述外部多處理器信號的狀態(tài)指出該微處理器是在總線的所述物理末端，則所述多處理器邏輯電路致能所述上拉邏輯電路和所述下拉邏輯電路。
18.如權(quán)利要求15所述的裝置，其中，所述上拉邏輯電路在被致能時，產(chǎn)生對總線指定的終端阻抗，并且其中產(chǎn)生所述終端阻抗來匹配總線的特征阻抗。
19.如權(quán)利要求15所述的裝置，其中，當微處理器通過總線耦接到存儲控制器和一個或多個其他處理器時，所述下拉邏輯電路在被致能時，將所述焊點節(jié)點驅(qū)動到規(guī)定的低電壓電平。
20.一種在總線上致能多器件環(huán)境的方法，該總線要求主動終端阻抗控制，該方法包括通過第一節(jié)點，接收相應器件在總線內(nèi)部的指示；和響應于該指示，控制如何驅(qū)動第二節(jié)點，其中所述第二節(jié)點耦接到總線。
21.如權(quán)利要求20所述的方法，其中，所述接收包括將指示耦接到相應器件上的引腳。
22.如權(quán)利要求20所述的方法，其中，所述耦接包括使引腳位于相應器件的封裝上。
23.如權(quán)利要求20所述的方法，其中，所述接收包括提供具有電壓電平的母板信號，該信號指示相應器件在總線內(nèi)部。
24.如權(quán)利要求20所述的方法，其中，所述相應器件是通過總線耦接到存儲器件的微處理器。
25.如權(quán)利要求20所述的方法，其中，所述控制包括根據(jù)所述接收提供的指示，致能/禁止上拉邏輯電路和/或下拉邏輯電路。
26.如權(quán)利要求25所述的方法，其中，所述致能/禁止包括如果所述指示指出相應器件是在總線的內(nèi)部，則禁止上拉邏輯電路和致能下拉邏輯電路。
27.如權(quán)利要求25所述的方法，其中，所述致能/禁止包括如果所述指示指出相應器件是在總線的物理末端，則致能上拉邏輯電路和下拉邏輯電路。
28.如權(quán)利要求25所述的方法，其中，所述上拉邏輯電路在被致能時，產(chǎn)生對總線指定的終端阻抗，并且其中產(chǎn)生所述終端阻抗來匹配總線的特征阻抗。
29.如權(quán)利要求25所述的方法，其中，所述下拉邏輯電路在被致能時，將所述第二節(jié)點驅(qū)動到規(guī)定的低電壓電平。
全文摘要
本發(fā)明提供一種致能多個器件在要求動態(tài)阻抗控制的總線上相接在一起的技術(shù)。在一個實施例中，提供一種在總線上致能多器件環(huán)境的裝置，其中該總線要求主動終端阻抗控制。該裝置包括第一節(jié)點和多處理器邏輯電路。第一節(jié)點接收相應器件處于總線的物理末端的指示。多處理器邏輯電路耦接到所述第一節(jié)點。多處理器邏輯電路根據(jù)所述指示控制如何驅(qū)動第二節(jié)點，其中所述第二節(jié)點耦接到總線。
文檔編號G06F13/40GK1928847SQ20061014233
公開日2007年3月14日 申請日期2006年10月10日 優(yōu)先權(quán)日2005年10月18日
發(fā)明者詹姆斯·R·隆柏格, 達魯斯·D·嘉斯金斯 申請人:威盛電子股份有限公司