專利名稱：用于pcb上器件的改進逸出的區(qū)域陣列布線掩模的制作方法
技術領域：
本發(fā)明涉及PCB技術，并且具體涉及用于PCB上器件的改進逸出的區(qū)域陣列布線掩模(routing mask)。
背景技術：
通常在1mm間距超過1900個引腳的多引腳器件驅使印刷電路板(PCB)具有28層以上，其顯著地增加了卡的成本以及日益增多的可靠性問題，例如，這是因為這種厚卡將穿孔式板(THB)通孔技術推向其極限而導致了制造缺陷以及由卡的熱膨脹所引起的故障。事實上，對于典型的電路板，舉例來說，層數(shù)上從20到25的25％的增加導致了100％的成本增加。
此外，盡管電路板的成本通常僅約為印刷版裝配(PBA)成本的14％，然而出故障的PCB的成本卻是PBA成本的100％。這是因為當PCB出故障時通常整個PBA就被廢棄了。因此，減少PCB故障的數(shù)量節(jié)約的不僅僅是PCB的成本，這在28層板的情況下已是非常顯著的成本節(jié)約。
另外，由于PCB設計通常處于PBA設計過程的末端，因此常常將額外的層添加到PCB設計從而在PBA設計的較早階段容納缺陷。這種做法進一步增加了層數(shù)，因而增加了PCB的成本。事實上，常常是單個部件，通常是多引腳專用集成電路(ASIC)，確定了PCB的最大層數(shù)。
考慮到上述原因，需要提供一種設計具有較少層數(shù)的PCB的方法，從而在改進PCB的可靠性的時候減少其制造成本，其也會導致關于PBA故障的成本節(jié)約。
現(xiàn)有技術諸如ASIC的多引腳常規(guī)器件通常確定了PCB上的最大層數(shù)。而這通常由這些器件的引出腳確定，這是因為引出腳影響可如何容易地在PCB上對信號布線。然而，由于在引出腳確定階段沒有提供或很少提供對這一影響的指導，因此每個器件引出腳就易于對PCB布線而言通常都是次最優(yōu)的。通常考慮的唯一準則是電的或內部的ASIC布線問題。當然，這些準則常常比PCB布線更重要，尤其是如果它們影響了ASIC的操作。然而，在存在多個在這些標準下等效的引出腳選項的情況下，假如為此目的提供了一些指導，就有機會考慮PCB布線問題，并且可能減少PCB層數(shù)。

發(fā)明內容
本發(fā)明的目的是提供一種用于優(yōu)化PC板的I/O引腳使用從而減少PC板中的層數(shù)的系統(tǒng)和方法。本發(fā)明的另一目的是提供一種改進的PCB設計，其中改進了PCB的引出腳而不影響其功能性。
本發(fā)明描述了一種用于優(yōu)化區(qū)域陣列器件引腳利用并且減少多層PCB上的層數(shù)的方法，該方法包括制備球形柵格陣列引出腳分布圖包(a package of BGA pin-outmaps)，其預先考慮了現(xiàn)有的固定引腳的影響并且得到由此得出的最優(yōu)引腳位置分配。在該引出腳分布圖包中，每個引出腳分布圖包括從將要被裝配到PCB的特定部件對電路的最佳布線的指示。
在區(qū)域陣列引腳分配階段期間也應用所述引出腳分布圖包，從而使得區(qū)域陣列封裝能夠支持由引出腳分布圖給出的最佳布線配置。
在PCB設計階段期間應用所述引出腳分布圖包以便實現(xiàn)到每個引腳的最優(yōu)電路布線，從而完成由所給出的引出腳分布圖布置的策略，導致較少的PCB層數(shù)。
本發(fā)明進一步描述了以上所討論的方法，其中至少一個所述引出腳分布圖示出了對于選擇的器件易于逸出的相同布線的區(qū)域。
本發(fā)明進一步描述了以上所討論的方法，其中至少一個所述引出腳分布圖給出了在區(qū)域陣列內留為無功能的區(qū)域，以便產生通路(行/列)來幫助選擇的器件類型的有效逸出。
本發(fā)明進一步描述了以上所討論的方法，其中至少一個所述引出腳分布圖向設計者/封裝機構(ASIC/FPGA供應商)提供必要的引出腳信息以使得區(qū)域陣列引腳柵格(pin grid)與所述解決方案一致。
本發(fā)明進一步描述了以上所討論的方法，其中至少一個所述引出腳分布圖向PCB設計者提供必要的布線信息以利用(leverage)以上所披露的引出腳配置。
本發(fā)明進一步描述了能實現(xiàn)以上所詳述的方法的自動化工具/計算機腳本。
本發(fā)明進一步描述了依照以上所描述的方法所制得的區(qū)域陣列器件(BGA)。
最后，本發(fā)明描述了依照以上所描述的方法所制得的PCB。


當結合以下說明和附圖時，本發(fā)明的上述以及其它的目的、優(yōu)點和特征將變得更為顯而易見，其中圖1a是空白區(qū)域陣列(BGA)引腳片(pin field)或分布圖的說明；圖1b是具有已標識強制固定引腳位置的區(qū)域陣列(BGA)引腳片或分布圖的說明；圖1c是具有已標識剩余引腳的區(qū)域陣列(BGA)引腳片(分布圖)的說明，其中以剩余引腳關于圖1b中所標識的固定引腳的可布線性的順序標識剩余引腳；圖2a是空白區(qū)域陣列引腳片(分布圖)的說明，其中可以將引腳片分成四個區(qū)；圖2b是在可能的布線通路位置已標識適合的引腳的區(qū)域陣列(BGA)引腳片分布圖的說明；圖2c是具有已標識布線通路區(qū)域的區(qū)域陣列(BGA)引腳片分布圖的說明；圖2d是布線通路在適當?shù)奈恢貌⑶矣脕韽膬鹊酵庖莩鲫嚵械膮^(qū)域陣列(BGA)引腳片分布圖的說明；以及圖3是依照本發(fā)明的方法所制得的具有減少的層的印刷電路板的說明。
具體實施例方式
本發(fā)明提供了引出腳分布圖包及其確定方法。每個分布圖示出了對于特定封裝類型來說容易的相同布線的區(qū)域。對于人工引出腳確定來說，用相同的顏色對相同的區(qū)域編碼，盡管它們對于自動化程序來說會具有相同的數(shù)字優(yōu)先級。當確定器件的引出腳的時候，首先使用最容易的可布線區(qū)域，并且然后是如所需要的依次較少的可布線區(qū)域，直到已分配了所有的引腳布置。預先確定一些位置，例如電源和接地引腳，以及高速總線、時鐘等。最容易的可布線區(qū)域通常處于封裝的外圍并且除非有諸如前述預先確定的位置的任何的障礙，可布線的容易性朝著向內的層減少。還可以為無連接(NC)引腳提供分布圖以產生用于對信號跡線(signal trace)布線的通路。
作為實例，對典型的PCB進行了研究。在引出腳最差的情況下，PCB具有20層，其導致$300的制造成本。如果隨機地選擇引出腳，則PCB將會需要14層以及$100的制造成本。應用引出腳分布圖包，層數(shù)被減少到僅為8層，其導致$20的制造成本。相對于使用隨機引出腳，這導致了層數(shù)和成本上的顯著的節(jié)約。
參照圖1a，用于具有引腳位置PL-1、PL-2、PL-3至PL-n的BGA器件的區(qū)域陣列(BGA)引腳片或分布圖10是空白的或未分配的。圖1b示出了具有強制固定引腳位置的引腳片分布圖。例如，由R(紅色)標出的引腳可以保留給功率輸入并且由G(綠色)標出的那些可以保留給接地連接。由B(藍色)標出的引腳可以保留給高速總線、時鐘等。圖1c示出了將剩余的引腳以其關于先前在圖1b中所保留的引腳的可布線性的順序進行標識的區(qū)域陣列引腳片分布圖。記住最容易的可布線引腳片區(qū)域通常在外圍，可以用V(紫色)標出在外圍中剩余的引腳位置?？梢杂肙(橙色)和LO(淺橙色)標出次最外部的引腳位置?？梢杂肔O和Y(黃色)標出在剩余引腳位置的下一最內的行中的剩余引腳?？梢杂肶和LG(淺綠色)標出下一最內的行?？梢杂肔G和LB(淺藍色)標出剩余引腳位置的下一最內的行?？梢杂肞(紫紅色)標出片中的剩余引腳。可以使用不用顏色的可布線性等級。
現(xiàn)在參照圖2a至圖2d，圖2a示出了用于其引腳片11分成四個區(qū)51、52、53、54的BGA器件的空白區(qū)域陣列，在該實例中以相同的方式處理每個區(qū)。在圖2b中，在每個區(qū)中將適合的引腳片識別為可能的布線通路的位置?？梢詫⑦@些引腳標記為無連接或僅表面布線的引腳以使得通路能夠形成。圖2c示出了具有已標識布線區(qū)域的區(qū)域陣列(BGA)引腳片。這些區(qū)域會通引較高密度的布線線路以增加陣列的逸出效率。最后，圖2d示出了具有在適當?shù)奈恢玫?、用來從內到外逸出陣列的布線通路RC的區(qū)域陣列引腳片。應當指出，獲得所期望的結果需要所有的這些通路。
在如上所述制備了BGA引出腳分布圖包以后，在區(qū)域陣列引出腳分配階段期間應用引出腳分布圖包，從而區(qū)域陣列封裝能夠支持由引出腳分布圖所給出的最佳布線配置。然后在PCB設計階段期間應用引出腳分布圖包以便實現(xiàn)到每個引腳的最優(yōu)電路布線，從而完成由引出腳分布圖所布置的策略，導致較少的PCB層數(shù)。圖3示出了具有BGA器件(BGA-1、BGA-2、BGA-3、BGA-N，具有如以上所討論的、裝配于其上并且減少了層數(shù)(表面層(電路未示出)、層-2、層-3、層-N)的引腳布置)的這種PCB。
本發(fā)明的優(yōu)點-降低的PCB層數(shù)節(jié)約了PCB的制造成本，增加了PCB的可靠性(例如，在THB通孔上較少的應力)；-降低的PCB成本還導致了較低的PBA故障的成本。
已經公開并且描述了這樣一種系統(tǒng)，該系統(tǒng)用于減少PC板中的層數(shù)并且優(yōu)化PC板的引腳使用，其基于制備引出腳分布圖包，每個引出腳分布圖示出了對于選擇的在PC板中使用的類型的器件來說相同布線選擇的區(qū)域，在PC板設計階段期間使用或應用PC引出腳分布圖包以便實現(xiàn)對于每層的最優(yōu)電路布線，從而導致較少的PCB層數(shù)。
本發(fā)明通常對電子系統(tǒng)具有廣泛的適用性。即使能夠在每10個PCB設計中獲得2(甚至1)層的減少，也可以實現(xiàn)PCB開銷中顯著的節(jié)約。層數(shù)中減少的數(shù)量很好地處于根據PCB研究實例由本發(fā)明所提供的改進之內。
雖然已關于本發(fā)明的優(yōu)選實施例描述了本發(fā)明，但是應當理解到，本發(fā)明的其它實施例、修改以及變型對于本領域的技術人員來說會是顯而易見的。
權利要求
1.一種用于優(yōu)化區(qū)域陣列器件引腳利用并且減少多層印刷電路板上的層數(shù)的方法，所述方法包括制備球形柵格陣列引出腳分布圖包，其預先考慮了現(xiàn)有的固定引腳的影響并且得到由此得出的最優(yōu)引腳位置分配，所述引出腳分布圖包中，每個引出腳分布圖包括從將要被裝配到印刷電路板的特定部件對電路的最佳布線的指示，在所述區(qū)域陣列引腳分配階段期間應用所述引出腳分布圖包，從而使得所述區(qū)域陣列封裝能夠支持由所述引出腳分布圖給出的最優(yōu)布線配置，在印刷電路板設計階段期間應用所述引出腳分布圖包以便實現(xiàn)到每個引腳的最優(yōu)電路布線解決方案，從而完成由所給出的引出腳分布圖布置的策略，導致較少的印刷電路板層數(shù)。
2.根據權利要求1所述的方法，其中至少一個所述引出腳分布圖示出了對于選擇的器件易于逸出的相同布線的區(qū)域。
3.根據權利要求1所述的方法，其中至少一個所述引出腳分布圖示出了在所述區(qū)域陣列內留為無功能的區(qū)域，以便產生通路(行/列)來幫助選擇的器件類型的有效逸出。
4.根據權利要求1所述的方法，其中至少一個所述引出腳分布圖向設計者和/或封裝機構提供必要的引出腳信息以使得所述區(qū)域陣列引腳柵格與解決方案一致。
5.根據權利要求1所述的方法，其中至少一個所述引出腳分布圖向印刷電路板設計者提供必要的布線信息以利用所述引出腳配置。
6.一種能實現(xiàn)根據權利要求1所述的方法的自動化工具/計算機腳本。
7.根據權利要求1所述的方法制得的區(qū)域陣列器件。
8.根據權利要求1所述的方法制得的印刷電路板。
9.用于優(yōu)化區(qū)域陣列器件引腳利用并且減少多層印刷電路板上的層數(shù)的方法，所述方法包括制備球形柵格陣列引出腳分布圖包，其預先考慮了現(xiàn)有的固定引腳的影響并且得到由此得出的最優(yōu)引腳位置分配，所述引出腳分布圖包中，每個引出腳分布圖包括從將要被裝配到印刷電路板的特定部件對電路的最佳布線的指示，以及在所述區(qū)域陣列引腳分配階段期間應用所述引出腳分布圖包，從而使得所述區(qū)域陣列封裝能夠支持由所述引出腳分布圖給出的最優(yōu)布線配置。
10.根據權利要求9所述的方法，其中至少一個所述引出腳分布圖示出了對于選擇的器件易于逸出的相同布線的區(qū)域。
11.根據權利要求9所述的方法，其中至少一個所述引出腳分布圖給出了在所述區(qū)域陣列內留為無功能的區(qū)域，以便產生通路(行/列)來幫助選擇的器件類型的有效逸出。
12.根據權利要求9所述的方法，其中至少一個所述引出腳分布圖向設計者/封裝機構提供必要的引出腳信息以使得所述區(qū)域陣列引腳柵格與此一致。
13.根據權利要求9所述的方法，其中至少一個所述引出腳分布圖向印刷電路板設計者提供必要的布線信息以利用所述引出腳配置。
14.根據權利要求9所述的方法制得的區(qū)域陣列器件。
15.用于優(yōu)化區(qū)域陣列器件引腳利用并且減少多層印刷電路板上的層數(shù)的方法，所述方法包括制備球形柵格陣列引出腳分布圖包，其預先考慮了現(xiàn)有的固定引腳的影響并且得到由此得出的最優(yōu)引腳位置分配，所述引出腳分布圖包中，每個引出腳分布圖包括從將要被裝配到印刷電路板的特定部件對電路的最佳布線的指示，以及在印刷電路板設計階段期間應用所述引出腳分布圖包以便實現(xiàn)到每個引腳的最優(yōu)電路布線，從而完成由所給出的引出腳分布圖布置的策略，導致較少的印刷電路板層數(shù)。
16.根據權利要求15所述的方法，其中至少一個所述引出腳分布圖示出了對于選擇的器件易于逸出的相同布線的區(qū)域。
17.根據權利要求15所述的方法，其中至少一個所述引出腳分布圖給出了在所述區(qū)域陣列內留為無功能的區(qū)域，以便產生通路(行/列)來幫助選擇的器件類型的有效逸出。
18.根據權利要求15所述的方法，其中至少一個所述引出腳分布圖向設計者/封裝機構提供必要的引出腳信息以使得所述區(qū)域陣列引腳柵格與此一致。
19.根據權利要求15所述的方法，其中至少一個所述引出腳分布圖向印刷電路板設計者提供必要的布線信息以利用所述引出腳配置。
20.根據權利要求15所述的方法制得的印刷電路板。
21.一種用于減少層數(shù)并且優(yōu)化分層印刷電路板上的引腳利用的方法，所述方法包括制備引出腳分布圖包，每個所述引出腳分布圖包括從將要被裝配到所述印刷電路板的特定部件對電路的最佳布線的指示；在印刷電路板設計階段期間應用所述引出腳分布圖包以便實現(xiàn)到每個引出腳的最優(yōu)電路布線，從而導致較少的印刷電路板層數(shù)。
22.根據權利要求21所述的方法，其中至少一個所述引出腳分布圖示出了對于選擇的器件類型易于逸出的相同布線的區(qū)域。
23.根據權利要求21所述的方法，其中至少一個所述引出腳分布圖向印刷電路板設計者提供布線信息。
24.一種根據權利要求21所述的方法制得的印刷電路板。
25.一種球形柵格陣列引出腳分布圖包，其預先考慮了現(xiàn)有的固定引腳的影響并且得到由此得出的最優(yōu)引腳位置分配，其中每個引出腳分布圖包括從將要被裝配到印刷電路板的特定部件對電路的最佳布線的指示。
26.根據權利要求25所述的引出腳分布圖包，其中至少一個所述引出腳分布圖示出了對于選擇的器件易于逸出的相同布線的區(qū)域。
27.根據權利要求25所述的引出腳分布圖包，其中至少一個所述引出腳分布圖給出了在所述區(qū)域陣列內留為無功能的區(qū)域，以便產生通路(行/列)來幫助選擇的器件類型的有效逸出。
全文摘要
一種用于優(yōu)化區(qū)域陣列器件引腳利用并且減少多層印刷電路板(PCB)上的層數(shù)的方法，該方法包括制備球形柵格陣列(BGA)引出腳分布圖包，其預先考慮了現(xiàn)有的固定引腳的影響并且得到由此得出的最優(yōu)引腳位置分配。每個引出腳分布圖包括從將要被裝配到PCB的特定部件對電路的最佳布線的指示。在區(qū)域陣列引腳分配階段期間應用引出腳分布圖包，從而使得區(qū)域陣列封裝能夠支持由所述引出腳分布圖給出的最優(yōu)布線配置。在PCB設計階段期間應用引出腳分布圖包以便實現(xiàn)到每個引腳的最優(yōu)電路布線，從而完成由所給出的引出腳分布圖布置的策略，導致較少的PCB層數(shù)。
文檔編號G06F17/50GK1940946SQ20061014315
公開日2007年4月4日 申請日期2006年9月13日 優(yōu)先權日2005年9月13日
發(fā)明者P·J·布朗 申請人:阿爾卡特公司