專利名稱：一種嵌入式故障注入系統(tǒng)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是對(duì)容錯(cuò)式計(jì)算機(jī)系統(tǒng)進(jìn)行測(cè)試與評(píng)估的技術(shù)領(lǐng)域。
背景技術(shù)：
軍用計(jì)算機(jī)系統(tǒng)(如車載、機(jī)載、艦載計(jì)算機(jī))應(yīng)用環(huán)境惡劣，這種惡劣環(huán)境容易導(dǎo)致計(jì)算機(jī)系統(tǒng)出現(xiàn)故障；在計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)和生產(chǎn)過(guò)程中，工藝、原材料及加工技術(shù)等也可能導(dǎo)致計(jì)算機(jī)系統(tǒng)存在潛伏的故障，計(jì)算機(jī)系統(tǒng)的復(fù)雜性日益增大，在計(jì)算機(jī)系統(tǒng)設(shè)計(jì)中，特別是軟件設(shè)計(jì)中，也會(huì)存在許多潛在的故障，還有敵方的破壞和人為操作的失誤，也會(huì)使計(jì)算機(jī)系統(tǒng)的可靠性面臨嚴(yán)峻考驗(yàn)，這些故障可能會(huì)引發(fā)錯(cuò)誤，導(dǎo)致計(jì)算機(jī)系統(tǒng)的效率降低甚至失效。為了提高計(jì)算機(jī)系統(tǒng)的可靠性和抗干擾能力，往往采用容錯(cuò)技術(shù)和避錯(cuò)技術(shù)，但在目前的高可靠計(jì)算機(jī)系統(tǒng)的研制開發(fā)過(guò)程中存在一個(gè)十分薄弱的環(huán)節(jié)，就是對(duì)上述系統(tǒng)的測(cè)試和評(píng)估，然而這個(gè)環(huán)節(jié)是整個(gè)系統(tǒng)開發(fā)周期中的一個(gè)重要組成部分。對(duì)于計(jì)算機(jī)系統(tǒng)可靠性的評(píng)估是依靠理論計(jì)算和模擬試驗(yàn)的，需要對(duì)被測(cè)目標(biāo)系統(tǒng)進(jìn)行必要的化簡(jiǎn)和假設(shè)，因而都無(wú)法真實(shí)準(zhǔn)確地對(duì)系統(tǒng)的可靠性進(jìn)行評(píng)估。對(duì)可靠性缺乏定量分析，這可能導(dǎo)致無(wú)法確認(rèn)系統(tǒng)的設(shè)計(jì)是否滿足實(shí)際運(yùn)行的需要，從而無(wú)法及時(shí)有效地發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn)中存在的問(wèn)題。另外在系統(tǒng)的開發(fā)過(guò)程中也需要有測(cè)試設(shè)備提供對(duì)系統(tǒng)各個(gè)開發(fā)階段進(jìn)行測(cè)試的能力，測(cè)試過(guò)程提供的反饋信息可用于對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行驗(yàn)證或改進(jìn)。

發(fā)明內(nèi)容
本發(fā)明是為了克服現(xiàn)有技術(shù)無(wú)法真實(shí)準(zhǔn)確地對(duì)計(jì)算機(jī)系統(tǒng)的可靠性進(jìn)行測(cè)試和評(píng)估的問(wèn)題；進(jìn)而提出了一種嵌入式故障注入系統(tǒng)及其方法。
本發(fā)明的嵌入式故障注入系統(tǒng)包含主控計(jì)算機(jī)1、ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2、主控FPGA電路3、同步控制FPGA電路4、注入控制FPGA電路5、方向控制FPGA電路6、80×86處理器插腳7、80×86處理器插座8；
主控計(jì)算機(jī)1的ISA總線數(shù)據(jù)通信端連接ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2的ISA總線數(shù)據(jù)通信端，ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2的串口數(shù)據(jù)通信端連接主控FPGA電路3的串口數(shù)據(jù)通信端，主控FPGA電路3的故障時(shí)間/觸發(fā)信號(hào)輸出輸入端連接同步控制FPGA電路4的故障時(shí)間/觸發(fā)信號(hào)輸入輸出端，主控FPGA電路3的故障類型/結(jié)果信號(hào)輸入輸出端連接注入控制FPGA電路5的故障類型/結(jié)果信號(hào)輸出輸入端，主控FPGA電路3的故障注入位置輸出輸入端連接方向控制FPGA電路6的故障注入位置輸入輸出端；同步控制FPGA電路4的注入信號(hào)輸出輸入總線端、注入控制FPGA電路5的注入信號(hào)輸出輸入總線端、方向控制FPGA電路6的注入信號(hào)輸出輸入總線端、80×86處理器插腳7的注入信號(hào)輸出輸入總線端與80×86處理器插座8的注入信號(hào)輸出輸入總線端相連接；80×86處理器插腳7插接在被測(cè)系統(tǒng)的主板處理器插座9上，被測(cè)系統(tǒng)的處理器10插接在80×86處理器插座8上。
本發(fā)明的嵌入式故障注入方法步驟為一、啟動(dòng)整個(gè)系統(tǒng)及被測(cè)目標(biāo)系統(tǒng)11；二、主控計(jì)算機(jī)1通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2發(fā)送自檢信號(hào)給主控FPGA電路3，對(duì)主控FPGA電路3、同步控制FPGA電路4、注入控制FPGA電路5、方向控制FPGA電路6進(jìn)行初始化和自檢；三、主控FPGA電路3通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2接收主控計(jì)算機(jī)1發(fā)送來(lái)的故障注入的故障模型參數(shù)，即注入位置、故障類型、觸發(fā)方式、觸發(fā)條件、注入持續(xù)時(shí)間、決定注入次數(shù)；四、主控FPGA電路3根據(jù)各故障模型參數(shù)設(shè)定各類鎖存器的初值，主控FPGA電路3根據(jù)主控計(jì)算機(jī)1傳送各故障模型參數(shù)的順序，將觸發(fā)方式、觸發(fā)條件轉(zhuǎn)發(fā)給同步控制FPGA電路4，將故障類型、注入位置轉(zhuǎn)發(fā)給注入控制FPGA電路5，將同步控制信號(hào)發(fā)送給方向控制FPGA電路6；五、方向控制FPGA電路6以被測(cè)目標(biāo)系統(tǒng)11的地址線、數(shù)據(jù)線、控制線作為注入目標(biāo)，并根據(jù)被測(cè)目標(biāo)系統(tǒng)11的讀寫信號(hào)、總線控制權(quán)信號(hào)對(duì)注入通道的設(shè)定方向，再傳遞給注入控制FPGA電路5；六、同步控制FPGA電路4根據(jù)主控FPGA電路3傳遞來(lái)的注入信號(hào)的相關(guān)時(shí)間數(shù)據(jù)和觸發(fā)條件數(shù)據(jù)來(lái)產(chǎn)生注入信號(hào)，同時(shí)再根據(jù)被測(cè)目標(biāo)系統(tǒng)11的時(shí)鐘數(shù)據(jù)和總線周期數(shù)據(jù)，來(lái)減小注入的延遲，保證注入信號(hào)與被測(cè)目標(biāo)系統(tǒng)11同步，并傳遞給注入控制FPGA電路5；七、注入控制FPGA電路5根據(jù)主控FPGA電路3發(fā)送來(lái)的故障類型和注入位置數(shù)據(jù)，并在接收方向控制FPGA電路6發(fā)送的注入方向數(shù)據(jù)和同步控制FPGA電路4發(fā)送的注入數(shù)據(jù)之后，向被測(cè)目標(biāo)系統(tǒng)11注入故障；八、主控FPGA電路3對(duì)比故障注入前后數(shù)據(jù)值，當(dāng)故障注入前后的值改變后，表明這次故障注入為有效，而記錄結(jié)果；九、當(dāng)主控FPGA電路3通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2收到主控計(jì)算機(jī)1發(fā)來(lái)的讀取結(jié)果命令時(shí)，主控FPGA電路3將按注入結(jié)果設(shè)定的順序，通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2送回到主控計(jì)算機(jī)1中，并顯示出來(lái)。
本發(fā)明能真實(shí)準(zhǔn)確的對(duì)計(jì)算機(jī)系統(tǒng)的可靠性進(jìn)行測(cè)試和評(píng)估，它能在容錯(cuò)計(jì)算機(jī)系統(tǒng)研制的各個(gè)階段對(duì)其進(jìn)行測(cè)試，根據(jù)測(cè)試結(jié)果對(duì)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)的正確性進(jìn)行驗(yàn)證，對(duì)系統(tǒng)的可靠性能指標(biāo)進(jìn)行評(píng)估，能使得容錯(cuò)計(jì)算機(jī)系統(tǒng)具備更高的糾錯(cuò)和檢測(cè)能力，實(shí)現(xiàn)更高的容錯(cuò)能力。本發(fā)明與現(xiàn)有故障注入技術(shù)相比，本發(fā)明的有益效果是1.故障模型多樣化，嵌入式故障注入方法可注入固定、翻轉(zhuǎn)、開路和更加復(fù)雜的邏輯故障。
2.故障觸發(fā)方式多，嵌入式故障注入器嵌入在目標(biāo)系統(tǒng)之中，隨時(shí)可以截獲系統(tǒng)的狀態(tài)和當(dāng)前的運(yùn)行信息。因此，嵌入式故障注入可以進(jìn)行目標(biāo)觸發(fā)(例如，當(dāng)訪問(wèn)某一內(nèi)存地址時(shí)觸發(fā)故障)。
3.方便、及時(shí)的結(jié)果回收，嵌入到目標(biāo)系統(tǒng)內(nèi)部的嵌入式注入器可以通過(guò)截獲目標(biāo)硬件的相應(yīng)的管腳信號(hào)來(lái)方便、及時(shí)地對(duì)結(jié)果信息進(jìn)行回收。
4.高安全性，嵌入式故障注入修改管腳信號(hào)時(shí)，只需將原有的信號(hào)屏蔽掉，然后發(fā)一個(gè)代表我們期望的邏輯值的模擬量給目標(biāo)硬件，該模擬量與目標(biāo)系統(tǒng)中代表相應(yīng)邏輯值的模擬量保持一致，所以可以保證較高的注入安全性。


圖1是本發(fā)明的整體結(jié)構(gòu)示意圖，圖2是本發(fā)明的嵌入式故障注入方法的步驟流程圖，圖3是主控FPGA電路3內(nèi)部的運(yùn)行步驟流程圖，圖4是同步控制FPGA電路4內(nèi)部的運(yùn)行步驟流程圖，圖5是注入控制FPGA電路5內(nèi)部的運(yùn)行步驟流程圖，圖6是方向控制FPGA電路6內(nèi)部的運(yùn)行步驟流程圖。
具體實(shí)施例方式
具體實(shí)施方式
一結(jié)合圖1說(shuō)明本實(shí)施方式，本實(shí)施方式的嵌入式故障注入系統(tǒng)由主控計(jì)算機(jī)1、ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2、主控FPGA電路3、同步控制FPGA電路4、注入控制FPGA電路5、方向控制FPGA電路6、80×86處理器插腳7、80×86處理器插座8組成；主控計(jì)算機(jī)1的ISA總線數(shù)據(jù)通信端連接在ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2的ISA總線數(shù)據(jù)通信端，ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2的串口數(shù)據(jù)通信端連接主控FPGA電路3的串口數(shù)據(jù)通信端，主控FPGA電路3的故障時(shí)間/觸發(fā)信號(hào)輸出輸入端連接同步控制FPGA電路4的故障時(shí)間/觸發(fā)信號(hào)輸入輸出端，主控FPGA電路3的故障類型/結(jié)果信號(hào)輸入輸出端連接注入控制FPGA電路5的故障類型/結(jié)果信號(hào)輸出輸入端，主控FPGA電路3的故障注入位置輸出輸入端連接方向控制FPGA電路6的故障注入位置輸入輸出端；同步控制FPGA電路4的注入信號(hào)輸出輸入總線端、注入控制FPGA電路5的注入信號(hào)輸出輸入總線端、方向控制FPGA電路6的注入信號(hào)輸出輸入總線端、80×86處理器插腳7的注入信號(hào)輸出輸入總線端與80×86處理器插座8的注入信號(hào)輸出輸入總線端相連接；80×86處理器插腳7插接在被測(cè)系統(tǒng)的主板處理器插座9上，被測(cè)系統(tǒng)的處理器10插接在80×86處理器插座8上。
本實(shí)施方式的嵌入式故障注入方法步驟為一、啟動(dòng)整個(gè)系統(tǒng)及被測(cè)目標(biāo)系統(tǒng)11；二、主控計(jì)算機(jī)1通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2發(fā)送自檢信號(hào)給主控FPGA電路3，對(duì)主控FPGA電路3、同步控制FPGA電路4、注入控制FPGA電路5、方向控制FPGA電路6進(jìn)行初始化和自檢；三、主控FPGA電路3通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2接收主控計(jì)算機(jī)1發(fā)送來(lái)的故障注入的故障模型參數(shù)，即注入位置、故障類型、觸發(fā)方式、觸發(fā)條件、注入持續(xù)時(shí)間、決定注入次數(shù)；四、主控FPGA電路3根據(jù)各故障模型參數(shù)設(shè)定各類鎖存器的初值，主控FPGA電路3根據(jù)主控計(jì)算機(jī)1傳送各故障模型參數(shù)的順序，將觸發(fā)方式、觸發(fā)條件轉(zhuǎn)發(fā)給同步控制FPGA電路4，將故障類型、注入位置轉(zhuǎn)發(fā)給注入控制FPGA電路5，將同步控制信號(hào)發(fā)送給方向控制FPGA電路6；五、方向控制FPGA電路6以被測(cè)目標(biāo)系統(tǒng)11的地址線、數(shù)據(jù)線、控制線作為注入目標(biāo)，并根據(jù)被測(cè)目標(biāo)系統(tǒng)11的讀寫信號(hào)、總線控制權(quán)信號(hào)對(duì)注入通道的設(shè)定方向，再傳遞給注入控制FPGA電路5；六、同步控制FPGA電路4根據(jù)主控FPGA電路3傳遞來(lái)的注入信號(hào)的相關(guān)時(shí)間數(shù)據(jù)和觸發(fā)條件數(shù)據(jù)來(lái)產(chǎn)生注入信號(hào)，同時(shí)再根據(jù)被測(cè)目標(biāo)系統(tǒng)11的時(shí)鐘數(shù)據(jù)和總線周期數(shù)據(jù)，來(lái)減小注入的延遲，保證注入信號(hào)與被測(cè)目標(biāo)系統(tǒng)11同步，并傳遞給注入控制FPGA電路5；七、注入控制FPGA電路5根據(jù)主控FPGA電路3發(fā)送來(lái)的故障類型和注入位置數(shù)據(jù)，并在接收方向控制FPGA電路6發(fā)送的注入方向數(shù)據(jù)和同步控制FPGA電路4發(fā)送的注入數(shù)據(jù)之后，向被測(cè)目標(biāo)系統(tǒng)11注入故障；八、主控FPGA電路3對(duì)比故障注入前后數(shù)據(jù)值，當(dāng)故障注入前后的值改變后，表明這次故障注入為有效，而記錄結(jié)果；九、當(dāng)主控FPGA電路3通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2收到主控計(jì)算機(jī)1發(fā)來(lái)的讀取結(jié)果命令時(shí)，主控FPGA電路3將按注入結(jié)果設(shè)定的順序，通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路2送回到主控計(jì)算機(jī)1中，并顯示出來(lái)。
所述主控FPGA電路3內(nèi)部的運(yùn)行步驟為(結(jié)合圖3)A1、開始；A2、根據(jù)主控計(jì)算機(jī)1的信號(hào)進(jìn)行自檢測(cè)；A3、判斷自檢正確與否，如判斷為否，則返回步驟A2的開始端，如判斷為是，則運(yùn)行下一步；A4、接收主控計(jì)算機(jī)1發(fā)來(lái)的故障模型參數(shù)；A5、根據(jù)各故障模型參數(shù)設(shè)定時(shí)間鎖存器初值；
A6、故障注入開始；A7、故障注入結(jié)束時(shí)，對(duì)比故障注入前后信號(hào)值，當(dāng)故障注入是有效時(shí)記錄結(jié)果；A8、返回步驟A1的開始端。
同步控制FPGA電路4內(nèi)部的運(yùn)行步驟為(結(jié)合圖4)B1、開始；B2、判斷是否進(jìn)行目標(biāo)觸發(fā)，如判斷為否，則跳轉(zhuǎn)到步驟B4的開始端，如判斷為是，則繼續(xù)運(yùn)行下一步驟；B3、判斷總線信號(hào)與目標(biāo)是否一致，如判斷為否，則從新運(yùn)行步驟B3，如判斷為是，則繼續(xù)運(yùn)行下一步驟；B4、根據(jù)時(shí)間鎖存器的值產(chǎn)生注入數(shù)據(jù)；B5、結(jié)束。
注入控制FPGA電路5內(nèi)部的運(yùn)行步驟為(結(jié)合圖5)C1、開始；C2、選定注入管腳對(duì)應(yīng)的注入單元；C3、生成故障類型值；C4、判斷是否開始注入？如判斷為否，則重新運(yùn)行步驟C4，如判斷為是，則繼續(xù)運(yùn)行下一步驟；C5、打開注入通道進(jìn)行故障注入；C6、判斷注入結(jié)果的有效性并記錄，如判斷為否，則重新運(yùn)行步驟C6，如判斷為是，則繼續(xù)運(yùn)行下一步驟；C7、向主控FPGA電路3發(fā)送注入結(jié)果，并清除記錄結(jié)果；C8、結(jié)束。
方向控制FPGA電路6內(nèi)部的運(yùn)行步驟為(結(jié)合圖6)D1、開始；并行運(yùn)行步驟D2、步驟D3；D2、判斷是否為讀周期？如判斷為否，則運(yùn)行步驟D6，如判斷為是，則運(yùn)行步驟D4；D3、判斷總線控制HLDA是否為高？如判斷為否，則運(yùn)行步驟D7，如判斷為是，則運(yùn)行步驟D5；D4、數(shù)據(jù)線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；D5、地址線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；D6、數(shù)據(jù)線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；D7、地址線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；D8、結(jié)束。
嵌入式故障注入軟件系統(tǒng)包括宿主機(jī)端的監(jiān)控軟件，注入器端控制軟件。宿主機(jī)端監(jiān)控軟件在中文Win2000平臺(tái)下以VC5.0為工具進(jìn)行開發(fā)的，用于整個(gè)故障注入系統(tǒng)的管理和監(jiān)控，其結(jié)構(gòu)如圖三所示。其主要功能有故障參數(shù)的設(shè)置，如芯片類型，注入的管腳號(hào)，故障的值類型和時(shí)間類型，注入觸發(fā)方式等，同時(shí)顯示每次注入后的結(jié)果信息。該軟件還提供自檢命令，并顯示自檢結(jié)果。已生成的故障模式可被存儲(chǔ)于文件中，也可直接由文件調(diào)出現(xiàn)成的故障模式。系統(tǒng)還提供了簡(jiǎn)單的聯(lián)機(jī)幫助。
主控FPGA電路3、同步控制FPGA電路4、注入控制FPGA電路5、方向控制FPGA電路6選用的型號(hào)是ALTRA公司的MAX系列EPM7160，主控FPGA電路3選用的型號(hào)是ALTRA公司的Cyclone系列的EP1C60240。
權(quán)利要求
1.一種嵌入式故障注入系統(tǒng)，其特征在于它包含主控計(jì)算機(jī)(1)、ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)、主控FPGA電路(3)、同步控制FPGA電路(4)、注入控制FPGA電路(5)、方向控制FPGA電路(6)、80×86處理器插腳(7)、80×86處理器插座(8)；主控計(jì)算機(jī)(1)的ISA總線數(shù)據(jù)通信端連接在ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)的ISA總線數(shù)據(jù)通信端，ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)的串口數(shù)據(jù)通信端連接主控FPGA電路(3)的串口數(shù)據(jù)通信端，主控FPGA電路(3)的故障時(shí)間/觸發(fā)信號(hào)輸出輸入端連接同步控制FPGA電路(4)的故障時(shí)間/觸發(fā)信號(hào)輸入輸出端，主控FPGA電路(3)的故障類型/結(jié)果信號(hào)輸入輸出端連接注入控制FPGA電路(5)的故障類型/結(jié)果信號(hào)輸出輸入端，主控FPGA電路(3)的故障注入位置輸出輸入端連接方向控制FPGA電路(6)的故障注入位置輸入輸出端；同步控制FPGA電路(4)的注入信號(hào)輸出輸入總線端、注入控制FPGA電路(5)的注入信號(hào)輸出輸入總線端、方向控制FPGA電路(6)的注入信號(hào)輸出輸入總線端、80×86處理器插腳(7)的注入信號(hào)輸出輸入總線端與80×86處理器插座(8)的注入信號(hào)輸出輸入總線端相連接；80×86處理器插腳(7)插接在被測(cè)系統(tǒng)的主板處理器插座(9)上，被測(cè)系統(tǒng)的處理器10插接在80×86處理器插座(8)上。
2.一種嵌入式故障注入方法，其特征在于它的方法步驟為(一)、啟動(dòng)整個(gè)系統(tǒng)及被測(cè)目標(biāo)系統(tǒng)(11)；(二)、主控計(jì)算機(jī)(1)通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)發(fā)送自檢信號(hào)給主控FPGA電路(3)，對(duì)主控FPGA電路(3)、同步控制FPGA電路(4)、注入控制FPGA電路(5)、方向控制FPGA電路(6)進(jìn)行初始化和自檢；(三)、主控FPGA電路(3)通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)接收主控計(jì)算機(jī)(1)發(fā)送來(lái)的故障注入的故障模型參數(shù)，即注入位置、故障類型、觸發(fā)方式、觸發(fā)條件、注入持續(xù)時(shí)間、決定注入次數(shù)；(四)、主控FPGA電路(3)根據(jù)各故障模型參數(shù)設(shè)定各類鎖存器的初值，主控FPGA電路(3)根據(jù)主控計(jì)算機(jī)(1)傳送各故障模型參數(shù)的順序，將觸發(fā)方式、觸發(fā)條件轉(zhuǎn)發(fā)給同步控制FPGA電路(4)，將故障類型、注入位置轉(zhuǎn)發(fā)給注入控制FPGA電路(5)，將同步控制信號(hào)發(fā)送給方向控制FPGA電路(6)；(五)、方向控制FPGA電路(6)以被測(cè)目標(biāo)系統(tǒng)(11)的地址線、數(shù)據(jù)線、控制線作為注入目標(biāo)，并根據(jù)被測(cè)目標(biāo)系統(tǒng)(11)的讀寫信號(hào)、總線控制權(quán)信號(hào)對(duì)注入通道的設(shè)定方向，再傳遞給注入控制FPGA電路(5)；(六)、同步控制FPGA電路(4)根據(jù)主控FPGA電路(3)傳遞來(lái)的注入信號(hào)的相關(guān)時(shí)間數(shù)據(jù)和觸發(fā)條件數(shù)據(jù)來(lái)產(chǎn)生注入信號(hào)，同時(shí)再根據(jù)被測(cè)目標(biāo)系統(tǒng)(11)的時(shí)鐘數(shù)據(jù)和總線周期數(shù)據(jù)，來(lái)減小注入的延遲，保證注入信號(hào)與被測(cè)目標(biāo)系統(tǒng)(11)同步，并傳遞給注入控制FPGA電路(5)；(七)、注入控制FPGA電路(5)根據(jù)主控FPGA電路(3)發(fā)送來(lái)的故障類型和注入位置數(shù)據(jù)，并在接收方向控制FPGA電路(6)發(fā)送的注入方向數(shù)據(jù)和同步控制FPGA電路(4)發(fā)送的注入數(shù)據(jù)之后，向被測(cè)目標(biāo)系統(tǒng)(11)注入故障；(八)、主控FPGA電路(3)對(duì)比故障注入前后數(shù)據(jù)值，當(dāng)故障注入前后的值改變后，表明這次故障注入為有效，而記錄結(jié)果；(九)、當(dāng)主控FPGA電路(3)通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)收到主控計(jì)算機(jī)(1)發(fā)來(lái)的讀取結(jié)果命令時(shí)，主控FPGA電路(3)將按注入結(jié)果設(shè)定的順序，通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)送回到主控計(jì)算機(jī)(1)中，并顯示出來(lái)。
3.根據(jù)權(quán)利要求2所述的一種嵌入式故障注入方法，其特征在于所述主控FPGA電路(3)內(nèi)部的運(yùn)行步驟為(A1)、開始；(A2)、根據(jù)主控計(jì)算機(jī)(1)的信號(hào)進(jìn)行自檢測(cè)；(A3)、判斷自檢正確與否，如判斷為否，則返回步驟A2的開始端，如判斷為是，則運(yùn)行下一步；(A4)、接收主控計(jì)算機(jī)(1)發(fā)來(lái)的故障模型參數(shù)；(A5)、根據(jù)各故障模型參數(shù)設(shè)定時(shí)間鎖存器初值；(A6)、故障注入開始；(A7)、故障注入結(jié)束時(shí)，對(duì)比故障注入前后信號(hào)值，當(dāng)故障注入是有效時(shí)記錄結(jié)果；(A8)、返回步驟A1的開始端。
4.根據(jù)權(quán)利要求2所述的一種嵌入式故障注入方法，其特征在于所述同步控制FPGA電路(4)內(nèi)部的運(yùn)行步驟為(B1)、開始；(B2)、判斷是否進(jìn)行目標(biāo)觸發(fā)，如判斷為否，則跳轉(zhuǎn)到步驟B4的開始端，如判斷為是，則繼續(xù)運(yùn)行下一步驟；(B3)、判斷總線信號(hào)與目標(biāo)是否一致，如判斷為否，則從新運(yùn)行步驟B3，如判斷為是，則繼續(xù)運(yùn)行下一步驟；(B4)、根據(jù)時(shí)間鎖存器的值產(chǎn)生注入數(shù)據(jù)；(B5)、結(jié)束。
5.根據(jù)權(quán)利要求2所述的一種嵌入式故障注入方法，其特征在于所述注入控制FPGA電路(5)內(nèi)部的運(yùn)行步驟為(C1)、開始；(C2)、選定注入管腳對(duì)應(yīng)的注入單元；(C3)、生成故障類型值；(C4)、判斷是否開始注入？如判斷為否，則重新運(yùn)行步驟C4，如判斷為是，則繼續(xù)運(yùn)行下一步驟；(C5)、打開注入通道進(jìn)行故障注入；(C6)、判斷注入結(jié)果的有效性并記錄，如判斷為否，則重新運(yùn)行步驟C6，如判斷為是，則繼續(xù)運(yùn)行下一步驟；(C7)、向主控FPGA電路(3)發(fā)送注入結(jié)果，并清除記錄結(jié)果；(C8)、結(jié)束。
6.根據(jù)權(quán)利要求2所述的一種嵌入式故障注入方法，其特征在于所述方向控制FPGA電路(6)內(nèi)部的運(yùn)行步驟為(D1)、開始；并行運(yùn)行步驟D2、步驟D3；(D2)、判斷是否為讀周期？如判斷為否，則運(yùn)行步驟D6，如判斷為是，則運(yùn)行步驟D4；(D3)、判斷總線控制HLDA是否為高？如判斷為否，則運(yùn)行步驟D7，如判斷為是，則運(yùn)行步驟D5；(D4)、數(shù)據(jù)線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；(D5)、地址線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；(D6)、數(shù)據(jù)線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；(D7)、地址線的注入信號(hào)方向?yàn)?，然后運(yùn)行步驟D8；(D8)、結(jié)束。
全文摘要
一種嵌入式故障注入系統(tǒng)及其方法，它涉及的是對(duì)容錯(cuò)式計(jì)算機(jī)系統(tǒng)進(jìn)行測(cè)試與評(píng)估的技術(shù)領(lǐng)域。它為了克服現(xiàn)有技術(shù)無(wú)法真實(shí)準(zhǔn)確地對(duì)計(jì)算機(jī)系統(tǒng)的可靠性進(jìn)行測(cè)試和評(píng)估的問(wèn)題。它的主控計(jì)算機(jī)(1)通過(guò)ISA總線/串口數(shù)據(jù)轉(zhuǎn)換CPLD電路(2)、主控FPGA電路(3)與同步控制FPGA電路(4)、注入控制FPGA電路(5)、方向控制FPGA電路(6)、80×86處理器插腳(7)、80×86處理器插座(8)互相數(shù)據(jù)連接。它的步驟為(一)啟動(dòng)系統(tǒng)；(二)初始化和自檢；(三)發(fā)送故障模型參數(shù)；(四)設(shè)定鎖存器的初值；(五)方向控制FPGA電路(6)設(shè)定方向；(六)同步控制FPGA電路(4)設(shè)定同步數(shù)據(jù)；(七)注入控制FPGA電路(5)設(shè)定注入數(shù)據(jù)；(八)記錄結(jié)果；(九)顯示結(jié)果。本發(fā)明能準(zhǔn)確的對(duì)計(jì)算機(jī)系統(tǒng)的可靠性進(jìn)行測(cè)試和評(píng)估。
文檔編號(hào)G06F11/00GK1945547SQ20061015097
公開日2007年4月11日 申請(qǐng)日期2006年10月31日 優(yōu)先權(quán)日2006年10月31日
發(fā)明者楊孝宗, 劉宏偉, 吳智博, 左德承, 崔剛, 舒燕君, 董劍, 溫東新, 苗百利, 向琳, 張展, 羅丹彥, 王玲 申請(qǐng)人:哈爾濱工業(yè)大學(xué)