專利名稱：具有用于改進(jìn)cpu性能的總線構(gòu)架的系統(tǒng)及其方法
技術(shù)領(lǐng)域：
本公開涉及用于改進(jìn)中央處理器(CPU)性能的方法和系統(tǒng)，更具體地說(shuō)，涉及即使在諸如直接存儲(chǔ)器訪問(wèn)(DMA)單元的主件具有主總線的所有權(quán)的情況下也能用于優(yōu)化CPU性能的方法和系統(tǒng)。
背景技術(shù)：
包括閃存裝置的微控制單元(MCU)系統(tǒng)可執(zhí)行對(duì)閃存裝置中1-循環(huán)代碼的訪問(wèn)，因此，中央處理器(CPU)不包括高速緩存或高速緩沖存儲(chǔ)器。
圖1是包括閃存裝置103的傳統(tǒng)MCU系統(tǒng)100的方框圖。參照?qǐng)D1，MCU系統(tǒng)100包括CPU101、閃存裝置103、靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(SRAM)裝置105、直接存儲(chǔ)器訪問(wèn)(DMA)109、外圍裝置111和判優(yōu)器113，其都與主總線107連接。
在DMA109通過(guò)判優(yōu)器113的判優(yōu)具有主總線107的所有權(quán)時(shí)，CPU101被保持在保持狀態(tài)(hold state)。只有在DMA 109失去主總線107的所有權(quán)之后，CPU101才能通過(guò)主總線107訪問(wèn)閃存裝置103或SRAM裝置105。另外，在DMA109通過(guò)主總線107將數(shù)據(jù)發(fā)送到外圍裝置111并從外圍裝置111接收數(shù)據(jù)的時(shí)候，不具有高速緩存或高速緩沖存儲(chǔ)器的CPU101被保持在保持狀態(tài)，直到DMA109失去主總線107的所有權(quán)為止。
換句話說(shuō)，在DMA109通過(guò)主總線107訪問(wèn)外圍裝置111的時(shí)候，即使DMA109沒(méi)有正在訪問(wèn)閃存裝置103或SRAM裝置105，CPU101也被保持在保持狀態(tài)，直到DMA109失去主總線107的所有權(quán)為止。
CPU101的這種不必要的保持會(huì)降低MCU系統(tǒng)100的性能。

發(fā)明內(nèi)容
本發(fā)明示例性實(shí)施例提供了一種在諸如直接存儲(chǔ)訪問(wèn)單元(DMA)的主件具有主總線所有權(quán)時(shí)，用于優(yōu)化諸如中央處理器(CPU)的主件的性能的方法和系統(tǒng)。
根據(jù)本發(fā)明示例性實(shí)施例，提供了一種系統(tǒng)，所述系統(tǒng)包括第一主件、與存儲(chǔ)裝置連接的第一本地總線、電橋以及與第二主件和外圍裝置連接的主總線。所述電橋與第一主件、存儲(chǔ)裝置和主機(jī)總線中之一連接。電橋可被用作包裝器，并且也用于解碼從第一主件輸出的地址，監(jiān)控主總線的所有權(quán)狀態(tài)，和基于解碼結(jié)果和監(jiān)控結(jié)果將等待信號(hào)輸出到第一主件。即使在第二主件通過(guò)主總線訪問(wèn)外圍裝置的時(shí)，第一主件也能夠通過(guò)第一本地總線訪問(wèn)存儲(chǔ)裝置。
所述系統(tǒng)還可以包括被連接在存儲(chǔ)裝置和主總線之間的第二本地總線。所述存儲(chǔ)裝置可以包括存儲(chǔ)預(yù)定數(shù)據(jù)的存儲(chǔ)核和具有判優(yōu)功能的控制器。當(dāng)?shù)谝恢骷偷诙骷r(shí)訪問(wèn)所述存儲(chǔ)核時(shí)，控制器允許第一和第二主件中具有較高優(yōu)先級(jí)的主件訪問(wèn)存儲(chǔ)核，并將等待信號(hào)輸出到另一主件。
在第二主件在訪問(wèn)外圍裝置的時(shí)，所述電橋?qū)⒌却盘?hào)輸出到試圖訪問(wèn)外圍裝置的第一主件。
第一主件可以是CPU，第二主件可以是DMA。存儲(chǔ)核可以包括非易失性存儲(chǔ)單元(例如，閃存單元或只讀存儲(chǔ)器(ROM)單元)或者易失性單元(例如，動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)(DRAM)單元或靜態(tài)RAM(SRAM)單元)。
根據(jù)本發(fā)明示例性實(shí)施例，提供了一種訪問(wèn)方法，所述訪問(wèn)方法包括使用與中央處理器以及通過(guò)第一本地總線與第一存儲(chǔ)裝置和第二存儲(chǔ)裝置連接的電橋監(jiān)控主總線的所有權(quán)狀態(tài)，所述主總線連接到外圍裝置和直接存儲(chǔ)訪問(wèn)單元；使用電橋解碼從CPU輸出的第一地址；和使用電橋基于監(jiān)控結(jié)果和解碼結(jié)果將第一等待信號(hào)輸出到CPU，或者將從CPU輸出的第一地址輸出到外圍裝置、第一存儲(chǔ)裝置和第二存儲(chǔ)裝置中的一個(gè)。
當(dāng)?shù)谝淮鎯?chǔ)裝置包括控制器和存儲(chǔ)預(yù)定數(shù)據(jù)的存儲(chǔ)核時(shí)，所述訪問(wèn)方法還可以包括使用控制器接收通過(guò)第一本地總線輸入的第一地址以訪問(wèn)存儲(chǔ)核，和直接存儲(chǔ)訪問(wèn)單元通過(guò)第二本地總線輸入的第二地址去訪問(wèn)存儲(chǔ)核；基于第一地址和第二地址將中央處理器的優(yōu)先級(jí)與直接存儲(chǔ)訪問(wèn)單元的優(yōu)先級(jí)進(jìn)行比較；和允許中央處理器和直接存儲(chǔ)訪問(wèn)單元中的一個(gè)訪問(wèn)存儲(chǔ)核，并將第二等待信號(hào)輸出到中央處理器和直接存儲(chǔ)訪問(wèn)單元中的另一個(gè)。


通過(guò)以下結(jié)合附圖的描述，本發(fā)明示例性實(shí)施例將被更加詳細(xì)地理解，其中圖1是包含閃存裝置的傳統(tǒng)微控制單元(MCU)系統(tǒng)的方框圖；和圖2是根據(jù)本發(fā)明示例性實(shí)施例的用于改進(jìn)中央處理器單元(CPU)的性能的具有總線構(gòu)架的系統(tǒng)的方框圖。
具體實(shí)施例方式
圖2是根據(jù)本發(fā)明示例性實(shí)施例的用于改進(jìn)中央處理器單元(CPU)的性能的具有總線構(gòu)架的系統(tǒng)200的方框圖。
系統(tǒng)200可被用于諸如可攜式攝像機(jī)、計(jì)算機(jī)和帶有照相機(jī)的移動(dòng)電話的圖像處理系統(tǒng)，但本發(fā)明不僅限于此。
參照?qǐng)D2，系統(tǒng)200包括第一主件201、電橋203、第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211、第一本地總線217、主總線219、第二主件221、外圍裝置223、第二本地總線225、第三本地總線227和判優(yōu)器(arbiter)229。
第一主件201可由CPU或微控制單元(MCU)來(lái)實(shí)現(xiàn)，第一主件201可通過(guò)電橋203向第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211和外圍裝置223中的任何一個(gè)發(fā)送數(shù)據(jù)并接收來(lái)自第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211和外圍裝置223中的任何一個(gè)的數(shù)據(jù)。
電橋203被連接到第一主件201、第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211和主總線219。電橋203可被用作包裝器(wrapper)，例如，CPU包裝器，并也可用于對(duì)從第一主件201(例如，CPU)輸出的地址進(jìn)行解碼，監(jiān)控主總線219的所有權(quán)，并基于解碼結(jié)果和監(jiān)控結(jié)果將第一等待信號(hào)WT1輸出到第一主件201。電橋203對(duì)從第一主件201(例如，CPU)中輸出的地址進(jìn)行解析，并將所述地址發(fā)送到諸如第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211或外圍裝置223的裝置，即，CPU想訪問(wèn)的第一主件201。
第一存儲(chǔ)裝置205包括存儲(chǔ)預(yù)定數(shù)據(jù)的存儲(chǔ)核207和控制器209。存儲(chǔ)核207可以由易失性存儲(chǔ)器(諸如，動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(DRAM)或SRAM)、非易失性存儲(chǔ)器(諸如，閃存或只讀存儲(chǔ)器(ROM))或特殊功能寄存器(SFR)來(lái)實(shí)現(xiàn)。但本發(fā)明不限于此。
當(dāng)?shù)谝恢骷?01和第二主件221通過(guò)第一本地總線217和第二本地總線225分別時(shí)訪問(wèn)存儲(chǔ)核207時(shí)，控制器209允許第一主件201和第二主件221中的一個(gè)訪問(wèn)存儲(chǔ)核207并根據(jù)預(yù)定的優(yōu)先級(jí)將第二等待信號(hào)WT2輸出到兩個(gè)主件201和221中的另一個(gè)。可以根據(jù)硬件(例如，寄存器)或軟件確定優(yōu)先級(jí)。
第二存儲(chǔ)裝置221包括儲(chǔ)存預(yù)定數(shù)據(jù)的存儲(chǔ)核213和控制器215。存儲(chǔ)核213可以由易失性存儲(chǔ)器(諸如，DRAM或SRAM)、非易失性存儲(chǔ)器(諸如，閃存或ROM)或者特殊功能寄存器(SFR)來(lái)實(shí)現(xiàn)。但本發(fā)明不限于此。
當(dāng)?shù)谝恢骷?01和第二主件221通過(guò)第一本地總線217和第三本地總線227分別時(shí)訪問(wèn)存儲(chǔ)核213時(shí)，控制器215允許第一主件201和第二主件221中的一個(gè)訪問(wèn)存儲(chǔ)核213并根據(jù)預(yù)定的優(yōu)先級(jí)將第三等待信號(hào)WT3輸出到兩個(gè)主件201和221中的另一個(gè)?？刂破?15可用作判優(yōu)器，以減少由于判優(yōu)器229的判優(yōu)引起的主總線219上的時(shí)間損失。
第一本地總線217被連接在電橋203與第一存儲(chǔ)裝置205之間和電橋203與第二存儲(chǔ)裝置211之間。主總線219可以通過(guò)先進(jìn)高性能總線(AHB)實(shí)現(xiàn)，但本發(fā)明不限于此。第二主件221可由直接存儲(chǔ)訪問(wèn)單元(DMA)來(lái)實(shí)現(xiàn)，但本發(fā)明并不限于此。第二主件221可將數(shù)據(jù)發(fā)送到第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211和外圍裝置223中的任意一個(gè)，并接收來(lái)自第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211和外圍裝置223中的任意一個(gè)的數(shù)據(jù)。
外圍裝置223可以是輸入/輸出控制電路、監(jiān)時(shí)器(WDT)、模擬-數(shù)字轉(zhuǎn)換器(ADC)和通用異步接收器/發(fā)送器(UART)中的任何一個(gè)。第二主件221和外圍裝置223被連接到主總線219。當(dāng)?shù)诙骷?21具有主總線219的所有權(quán)時(shí)，第二主件221通過(guò)主總線219將數(shù)據(jù)發(fā)送到外圍裝置223，并接收來(lái)自外圍裝置223的數(shù)據(jù)。第二本地總線225被連接在第一存儲(chǔ)裝置205和主總線219之間。因此，第二主件221可通過(guò)主總線219和第二本地總線225將數(shù)據(jù)發(fā)送到第一存儲(chǔ)裝置205，并接收來(lái)自第一存儲(chǔ)裝置205的數(shù)據(jù)。
第三本地總線227被連接在第二存儲(chǔ)裝置211和主總線219之間。因此，第二主件221可通過(guò)主總線219和第三本地總線227將數(shù)據(jù)發(fā)送到第二存儲(chǔ)裝置211，并接收來(lái)自第二存儲(chǔ)裝置211的數(shù)據(jù)。在本發(fā)明示例性實(shí)施例中，第一存儲(chǔ)裝置205和第二存儲(chǔ)裝置211可以與第二本地總線225和第三本地總線227中的一個(gè)連接。
判優(yōu)器229根據(jù)預(yù)定的優(yōu)先級(jí)對(duì)在第一主件201和第二主件221間的主總線219的所有權(quán)進(jìn)行判優(yōu)。預(yù)定的優(yōu)先級(jí)可以是本技術(shù)領(lǐng)域技術(shù)人員公知的循環(huán)(round robin)優(yōu)先級(jí)或固定優(yōu)先級(jí)。
以下，將參照?qǐng)D2描述第一主件201和第二主件221中的至少一個(gè)訪問(wèn)相應(yīng)的裝置或從件(slave)(即，第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211或外圍裝置223)的方法在第一種情況下，即，在第一主件201具有主總線219的所有權(quán)或具有控制主總線219的權(quán)限的情況下，第一主件201可以自由地訪問(wèn)第一存儲(chǔ)裝置205、第二存儲(chǔ)裝置211或外圍裝置223，并且不存在系統(tǒng)200的性能的劣化。
在第二種情況下，即，在第二主件221具有控制主總線219的所有權(quán)，并且第一主件201通過(guò)第一本地總線217訪問(wèn)第一存儲(chǔ)裝置205或第二存儲(chǔ)裝置211的情況下，也就是說(shuō)，在第二主件221訪問(wèn)連接到主總線219的外圍裝置223，并且第一主件201訪問(wèn)連接到第一本地總線217的第一存儲(chǔ)裝置205和第二存儲(chǔ)裝置211中的一個(gè)的情況下，在第二主件221憑借主總線219的所有權(quán)執(zhí)行對(duì)外圍裝置223的訪問(wèn)的時(shí)候，第一主件201憑借第一本地總線217的所有權(quán)執(zhí)行對(duì)第一存儲(chǔ)裝置205或第二存儲(chǔ)裝置211的訪問(wèn)。
在第三種情況下，即，在第二主件221具有主總線219的所有權(quán)，并且第一主件201和第二主件221時(shí)訪問(wèn)第一存儲(chǔ)裝置205的存儲(chǔ)核207的情況下，具有判優(yōu)功能的控制器209允許在第一主件201和第二主件221中具有較高優(yōu)先級(jí)的一個(gè)主件(例如，第一主件201)訪問(wèn)存儲(chǔ)核207，并將第二等待信號(hào)WT2輸出到另一主件(例如，第二主件221)。
因此，直到第二等待信號(hào)WT2被釋放為止，響應(yīng)于第二等待信號(hào)WT2第二主件221被保持在等待狀態(tài)。當(dāng)?shù)诙骷?21訪問(wèn)存儲(chǔ)核207時(shí)，直到第二等待信號(hào)WT2被釋放為止，響應(yīng)于第二等待信號(hào)WT2第一主件201被保持在等待狀態(tài)。
因?yàn)橛伤霰３忠鸬难舆t只發(fā)生在訪問(wèn)第一存儲(chǔ)裝置205或第二存儲(chǔ)裝置211的期間，所以由控制器209或215的判優(yōu)而引起的延遲大約是由判優(yōu)器229的判優(yōu)而引起的延遲的一半。當(dāng)?shù)诙骷?21順序地訪問(wèn)第一存儲(chǔ)裝置205和外圍裝置223時(shí)，如果判優(yōu)器229執(zhí)行判優(yōu)，則即使在第二主件221訪問(wèn)外圍裝置223的時(shí)候第一主件201也不能訪問(wèn)第一存儲(chǔ)裝置205。
但是，在根據(jù)本發(fā)明示例性實(shí)施例的系統(tǒng)200中，當(dāng)?shù)诙骷?21順序地訪問(wèn)第一存儲(chǔ)裝置205和外圍裝置223時(shí)，即使在第二主件221通過(guò)主總線219訪問(wèn)外圍裝置223的時(shí)候第一主件201也可通過(guò)第一本地總線217訪問(wèn)第一存儲(chǔ)裝置205。由此，改進(jìn)了系統(tǒng)200的性能。
包括在第二存儲(chǔ)裝置211中的控制器215的功能與包含在第一存儲(chǔ)器205中的控制器209相同。本領(lǐng)域技術(shù)人員可容易地理解包括在第二存儲(chǔ)裝置211中的控制器215的功能。
在第四種情況中，即，在第二主件221具有主總線219的所有權(quán)，并且第一主件201將用于訪問(wèn)外圍裝置223的地址輸出到電橋203的情況下，電橋203將所述地址解碼，并基于解碼結(jié)果和主總線狀態(tài)信息(MBSI)將第一等待信號(hào)WT1輸出到第一主件201。直到第一等待信號(hào)WT1被釋放為止，第一主件201響應(yīng)于第一等待信號(hào)WT1被保持在等待狀態(tài)。
例如，當(dāng)?shù)诙骷?21具有主總線219的所有權(quán)時(shí)，MBSI被激活到高級(jí)別，即，數(shù)據(jù)值為“1”。否則，MBSI被撤銷到低級(jí)別，即，數(shù)據(jù)值為“0”。因此，電橋203可基于MBSI的級(jí)別來(lái)識(shí)別主總線219的所有權(quán)狀態(tài)。
如上所述，根據(jù)本發(fā)明示例性實(shí)施例，當(dāng)?shù)诙骷?如DMA)具有主總線的所有權(quán)時(shí)，第一主件(如CPU)可訪問(wèn)連接到本地總線的存儲(chǔ)裝置，而不需要被保持在等待狀態(tài)。
另外，當(dāng)?shù)诙骷哂兄骺偩€的所有權(quán)并且第一主件和第二主件時(shí)訪問(wèn)存儲(chǔ)裝置時(shí)，可減少由于包含在存儲(chǔ)裝置中的控制器執(zhí)行判優(yōu)而引起的時(shí)間損失。從而，本發(fā)明提高了第一主件(諸如，CPU的性能)。
盡管已參照其示例性實(shí)施例對(duì)本發(fā)明進(jìn)行了具體的示出和描述，但是本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解在不脫離由權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可在形式和細(xì)節(jié)上做出各種改變。
權(quán)利要求
1.一種系統(tǒng)，包括主總線，與外圍裝置連接；第一本地總線，與存儲(chǔ)裝置連接，所述存儲(chǔ)裝置包括具有判優(yōu)功能的控制器和存儲(chǔ)預(yù)定數(shù)據(jù)的存儲(chǔ)核；第二本地總線，被連接在主總線和所述存儲(chǔ)裝置之間；第一主件，能夠具有主總線的所有權(quán)來(lái)訪問(wèn)所述外圍裝置，或者能夠具有第一本地總線的所有權(quán)來(lái)訪問(wèn)所述存儲(chǔ)裝置；第二主件，與主總線連接，并能夠具有主總線的所有權(quán)來(lái)訪問(wèn)所述外圍裝置，或者第二本地總線的所有權(quán)來(lái)訪問(wèn)所述存儲(chǔ)裝置；和電橋，與主總線、第一主件和所述存儲(chǔ)裝置連接，所述電橋監(jiān)控第二主件是否具有主總線的所有權(quán)，解碼從第一主件輸出的地址，并基于監(jiān)控結(jié)果和解碼結(jié)果將第一等待信號(hào)輸出到第一主件，或?qū)⑺龅刂份敵龅酱鎯?chǔ)裝置和外圍設(shè)備中的一個(gè)，其中，當(dāng)?shù)谝恢骷偷诙骷r(shí)訪問(wèn)存儲(chǔ)核時(shí)，所述控制器允許第一主件和第二主件中的一個(gè)訪問(wèn)存儲(chǔ)核，并將第二等待信號(hào)輸出到第一主件和第二主件中的另一個(gè)。
2.如權(quán)利要求1所述的系統(tǒng)，其中，當(dāng)?shù)谝恢骷偷诙骷r(shí)訪問(wèn)存儲(chǔ)核時(shí)，控制器允許在第一主件和第二主件中具有較高優(yōu)先級(jí)的主件訪問(wèn)存儲(chǔ)核，并且將第二等待信號(hào)輸出到在第一主件和第二主件中具有較低優(yōu)先級(jí)的主件。
3.如權(quán)利要求1所述的系統(tǒng)，其中，所述第一主件是中央處理器，第二主件是直接存儲(chǔ)訪問(wèn)單元。
4.如權(quán)利要求1所述的系統(tǒng)，其中，所述存儲(chǔ)核包括非易失性存儲(chǔ)單元。
5.如權(quán)利要求1所述的系統(tǒng)，其中，所述存儲(chǔ)核包括易失性存儲(chǔ)單元。
6.如權(quán)利要求1所述的系統(tǒng)，其中，所述第一主件響應(yīng)于第一等待信號(hào)被保持在等待狀態(tài)。
7.如權(quán)利要求1所述的系統(tǒng)，其中，所述具有較低優(yōu)先級(jí)的主件響應(yīng)于第二等待信號(hào)被保持在等待狀態(tài)。
8.如權(quán)利要求1所述的系統(tǒng)，其中，所述系統(tǒng)是圖像處理系統(tǒng)。
9.如權(quán)利要求1的所述系統(tǒng)，其中，所述系統(tǒng)是可攜式攝像機(jī)、帶有照相機(jī)的移動(dòng)電話和計(jì)算機(jī)中的一個(gè)。
10.一種訪問(wèn)方法，包括使用與中央處理器以及通過(guò)第一本地總線與第一存儲(chǔ)裝置和第二存儲(chǔ)裝置連接的電橋監(jiān)控主總線的所有權(quán)狀態(tài)，所述主總線連接到外圍裝置和直接存儲(chǔ)訪問(wèn)單元；使用電橋?qū)闹醒胩幚砥鬏敵龅牡谝坏刂方獯a；和使用電橋基于監(jiān)控結(jié)果和解碼結(jié)果將第一等待信號(hào)輸出到中央處理器，并將從中央處理器輸出的第一地址輸出到外圍裝置、第一存儲(chǔ)裝置和第二存儲(chǔ)裝置中的一個(gè)。
11.如權(quán)利要求10所述的訪問(wèn)方法，其中，在直接存儲(chǔ)訪問(wèn)單元具有主總線的所有權(quán)時(shí)，所述電橋?qū)⒌谝坏却盘?hào)輸出到中央處理器。
12.如權(quán)利要求10所述的訪問(wèn)方法，其中，所述第一存儲(chǔ)裝置是非易失性存儲(chǔ)裝置，第二存儲(chǔ)裝置是易失性存儲(chǔ)裝置。
13.如權(quán)利要求10所述的訪問(wèn)方法，還包括，當(dāng)?shù)谝淮鎯?chǔ)裝置包括控制器和存儲(chǔ)預(yù)定數(shù)據(jù)的存儲(chǔ)核時(shí)使用控制器接收通過(guò)第一本地總線輸入的第一地址以訪問(wèn)存儲(chǔ)核，和直接存儲(chǔ)訪問(wèn)單元通過(guò)第二本地總線輸入的第二地址訪問(wèn)存儲(chǔ)核；基于第一地址和第二地址將中央處理器的優(yōu)先級(jí)與直接存儲(chǔ)訪問(wèn)單元的優(yōu)先級(jí)進(jìn)行比較；和允許中央處理器和直接存儲(chǔ)訪問(wèn)單元中的一個(gè)訪問(wèn)存儲(chǔ)核，并將第二等待信號(hào)輸出到中央處理器和直接存儲(chǔ)訪問(wèn)單元中的另一個(gè)。
全文摘要
提供了一種用于改進(jìn)中央處理器(CPU)性能的系統(tǒng)，其中，所述系統(tǒng)包括諸如CPU的第一主件、與存儲(chǔ)裝置連接的第一本地總線、電橋和與第二主件和外圍裝置連接的主總線。所述電橋與第一主件、存儲(chǔ)裝置和主總線中連接，并被用作包裝器，還用于解碼從第一主件輸出的地址，監(jiān)控主總線的所有權(quán)狀態(tài)，和基于解碼結(jié)果和監(jiān)控結(jié)果將等待信號(hào)輸出到第一主件。因此，即使當(dāng)?shù)诙骷ㄟ^(guò)主總線訪問(wèn)外圍裝置時(shí)，第一主件也能夠通過(guò)第一本地總線訪問(wèn)存儲(chǔ)裝置。存儲(chǔ)裝置包括儲(chǔ)存預(yù)定數(shù)據(jù)的存儲(chǔ)核和具有判優(yōu)功能的控制器。
文檔編號(hào)G06F13/28GK101017466SQ20061015656
公開日2007年8月15日 申請(qǐng)日期2006年12月28日 優(yōu)先權(quán)日2006年2月7日
發(fā)明者權(quán)景煥 申請(qǐng)人:三星電子株式會(huì)社