專利名稱：具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于具有圖象壓縮和網(wǎng)絡(luò)遠(yuǎn)程傳輸功能的芯片，特別涉及一種采用片上系統(tǒng)(System On Chip，縮寫(xiě)為SoC)集成設(shè)計(jì)技術(shù)開(kāi)發(fā)的SoC芯片。
背景技術(shù)：
多媒體技術(shù)與網(wǎng)絡(luò)技術(shù)的有機(jī)結(jié)合滿足信息化社會(huì)人們對(duì)各種信息的大量需求。網(wǎng)絡(luò)多媒體技術(shù)的迅速發(fā)展，加速了多種網(wǎng)絡(luò)多媒體技術(shù)的應(yīng)用，如視頻會(huì)議系統(tǒng)、數(shù)字視頻監(jiān)控系統(tǒng)、多媒體電子郵件、視頻點(diǎn)播(VOD)、遠(yuǎn)程多媒體數(shù)據(jù)庫(kù)等。隨著微處理器技術(shù)的發(fā)展和嵌入式操作系統(tǒng)的日益廣泛的應(yīng)用，嵌入式系統(tǒng)以其高速響應(yīng)、高度自動(dòng)化、功能易于擴(kuò)展等獨(dú)特優(yōu)勢(shì)已成為計(jì)算機(jī)工業(yè)新的增長(zhǎng)熱點(diǎn)。
目前嵌入式多媒體系統(tǒng)最常用的硬件方案是CPU加上一個(gè)DSP構(gòu)成核心處理芯片，其中DSP完成語(yǔ)音編解碼、視頻解壓縮等算法，CPU完成高層的協(xié)議管理和控制功能，CODEC、SLIC等外部物理接口芯片完成通信線路的的連接，外部存儲(chǔ)器芯片用于存放程序和數(shù)據(jù)。上述多芯片結(jié)構(gòu)既影響系統(tǒng)運(yùn)行的可靠性，也給使用帶來(lái)不便。由于嵌入式多媒體系統(tǒng)的大量出現(xiàn)，現(xiàn)在已經(jīng)有TI、Philips、WINDSPEED、ST等多家公司推出芯片組或單芯片來(lái)實(shí)現(xiàn)圖象壓縮和網(wǎng)絡(luò)遠(yuǎn)程傳輸，但所推出的芯片組或單芯片價(jià)格較高。

發(fā)明內(nèi)容
本實(shí)用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片，此種芯片兼具圖象壓縮和網(wǎng)絡(luò)遠(yuǎn)程傳輸功能，不僅構(gòu)成的系統(tǒng)可靠性高，而且性價(jià)比高。
本實(shí)用新型所述SoC芯片提供軟核和固核兩種方式，對(duì)于軟核采用verilog HDL語(yǔ)言描述和設(shè)計(jì)系統(tǒng)，對(duì)軟核進(jìn)行資源、速度、時(shí)序、功耗等方面的優(yōu)化，最后形成IP固核。如果用戶需要硬核方式，可采用altera公司的hardcopy工藝方法，提供類似硬核的SOC芯片。該芯片置有與internet連接的網(wǎng)絡(luò)接口、存儲(chǔ)器控制器、圖像解碼編碼器和具有數(shù)字信號(hào)處理和JTAG實(shí)時(shí)調(diào)試功能的嵌入式CPU核，上述器件和電路均通過(guò)片內(nèi)Wishbone總線相互連接，并受嵌入式CPU核的控制與調(diào)度。
為了擴(kuò)充其功能，還可增置用于實(shí)現(xiàn)無(wú)CPU干預(yù)的高速數(shù)據(jù)傳送的DMA控制器、音頻接口、視頻接口、串行接口、Flash控制器、PCI接口、1553B控制器、SPI控制器、PIO接口，上述器件和電路均通過(guò)片內(nèi)Wishbone總線相互連接，并受嵌入式CPU核的控制與調(diào)度。
本實(shí)用新型以現(xiàn)場(chǎng)可編程門(mén)陣列芯片為基礎(chǔ)芯片，所述嵌入式CPU核以openrisc1200開(kāi)源CPU為基礎(chǔ)，改進(jìn)和優(yōu)化其5級(jí)整數(shù)流水線性能，增加DSP專用指令，增加H.264編解碼硬件加速器，增加JTAG實(shí)時(shí)調(diào)試功能，增強(qiáng)openrisc1200的指令抗干擾能力，并開(kāi)發(fā)和集成多種外設(shè)IP以構(gòu)成實(shí)用系統(tǒng)。其中，嵌入式CPU核的算術(shù)邏輯單元利用現(xiàn)場(chǎng)可編程門(mén)陣列芯片中內(nèi)置的硬件乘法器優(yōu)化DSP類指令中的乘法操作。
圖像解碼編碼的標(biāo)準(zhǔn)有多種，為了提高圖像的壓縮比和壓縮后圖象質(zhì)量，選用了H.264圖像解碼編碼標(biāo)準(zhǔn)，并設(shè)計(jì)了支持H.264標(biāo)準(zhǔn)的圖像解碼編碼器。
本實(shí)用新型具有以下有益效果1、片內(nèi)總線采用wishbone總線，便于設(shè)計(jì)，它的信號(hào)十分直接，如果需要可以很容易被其它接口所采用；Wishbone總線完全公開(kāi)、完全免費(fèi)，易于推廣。
2、嵌入式CPU以openrisc1200原型進(jìn)行優(yōu)化和改進(jìn)，而openrisc1200開(kāi)源CPU性價(jià)比很高，并已有成功的商業(yè)應(yīng)用，因此，采用對(duì)openrisc1200 CPU的改進(jìn)來(lái)設(shè)計(jì)本芯片的嵌入式CPU，使CPU的可靠性得到更好地保障。
3、本實(shí)用新型所述SOC芯片開(kāi)發(fā)和集成了多種外設(shè)IP，可以構(gòu)成完整的實(shí)用系統(tǒng)。
4、本實(shí)用新型所述SOC芯片提供軟核和固核兩種方式，對(duì)軟核進(jìn)行資源、速度、時(shí)序、功耗等方面的優(yōu)化，最后形成IP固核，可以達(dá)到更佳的性價(jià)比，5、由于選用了H.264圖像解碼編碼標(biāo)準(zhǔn)，并設(shè)計(jì)了支持H.264標(biāo)準(zhǔn)的圖像解碼編碼器，因而提高了多媒體圖像的壓縮比和壓縮后的圖象質(zhì)量。
6.相對(duì)于多芯片結(jié)構(gòu)，本實(shí)用新型所述SOC芯片系統(tǒng)運(yùn)行更可靠，使用更方便。


圖1是本實(shí)用新型所述具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片的一種結(jié)構(gòu)示意圖；圖2是本實(shí)用新型所述具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片的又一種結(jié)構(gòu)示意圖；圖3是嵌入式CPU核的一種結(jié)構(gòu)示意圖；圖4是本實(shí)用新型所述SoC芯片在外設(shè)A和外設(shè)B之間進(jìn)行DMA傳輸?shù)氖疽鈭D。
圖中，1-Wishbone總線、2-網(wǎng)絡(luò)接口、3-嵌入式CPU核、4-存儲(chǔ)器控制器、5-圖像解碼編碼器、6-DMA控制器、7-音頻接口、8-視頻接口、9-串行接口、10-Flash控制器、11-PCI接口、12-1553B控制器、13-SPI控制器、14-PIO接口。
具體實(shí)施方式
實(shí)施例1本實(shí)施例所述SoC芯片以現(xiàn)場(chǎng)可編程門(mén)陣列芯片(FPGA)為基礎(chǔ)芯片，采用片上系統(tǒng)集成方法制備，F(xiàn)PGA芯片可以采用美國(guó)altera公司的Cyclone、CycloneII芯片(如EP1C20、EP2C35)，或美國(guó)xilinx、lattice公司生產(chǎn)的的芯片。
本實(shí)施例所述SoC芯片的結(jié)構(gòu)如圖1所示，置有與internet連接的網(wǎng)絡(luò)接口2、存儲(chǔ)器控制器4、圖像解碼編碼器5和具有數(shù)字信號(hào)處理和JTAG實(shí)時(shí)調(diào)試功能的嵌入式CPU核3；圖像解碼編碼器5符合H.264標(biāo)準(zhǔn)，片內(nèi)總線選用Wishbone總線，上述器件和電路均通過(guò)片內(nèi)Wishbone總線1相互連接，并受嵌入式CPU核3的控制與調(diào)度。其圖像解碼編碼器5實(shí)現(xiàn)對(duì)視頻信號(hào)的壓縮和解壓縮，網(wǎng)絡(luò)接口實(shí)現(xiàn)數(shù)據(jù)的遠(yuǎn)程傳送，存儲(chǔ)器控制器4控制外部存儲(chǔ)器的讀寫(xiě)時(shí)序。
嵌入式CPU核3在openrisc1200開(kāi)源CPU的基礎(chǔ)上改進(jìn)而成，改進(jìn)之處為優(yōu)化5級(jí)整數(shù)流水線性能，增加DSP專用指令，增加H.264編解碼硬件加速器，增加JTAG實(shí)時(shí)調(diào)試功能，增強(qiáng)openrisc1200的指令抗干擾能力，開(kāi)發(fā)和集成多種外設(shè)IP以構(gòu)成實(shí)用系統(tǒng)。其中，嵌入式CPU核的算術(shù)邏輯單元利用現(xiàn)場(chǎng)可編程門(mén)陣列芯片中內(nèi)置的硬件乘法器優(yōu)化DSP類指令中的乘法操作。嵌入式CPU核的結(jié)構(gòu)如圖3所示，圖中包括指令緩存和數(shù)據(jù)緩存，指令存儲(chǔ)器管理單元和數(shù)據(jù)存儲(chǔ)器管理單元，大大提高了指令和數(shù)據(jù)的處理效率；嵌入式CPU核3作為wishbone總線的主端口，其通過(guò)系統(tǒng)總線接口控制各種片內(nèi)或片外部件；嵌入式CPU核3內(nèi)置的定時(shí)器可以產(chǎn)生周期性中斷信號(hào)，以滿足操作系統(tǒng)的時(shí)間調(diào)度要求；嵌入式CPU核3內(nèi)置的調(diào)試接口符合JTAG標(biāo)準(zhǔn)，為芯片提供一種低成本的在線調(diào)試手段。
實(shí)施例2本實(shí)施例所述SoC芯片的結(jié)構(gòu)如圖2所示，與實(shí)施例1不同之處是增設(shè)了用于實(shí)現(xiàn)無(wú)CPU干預(yù)的高速數(shù)據(jù)傳送的DMA控制器6、音頻接口7、視頻接口8、串行接口9、Flash控制器10、PCI接口11、1553B控制器12、SPI控制器13和PIO接口14，上述器件和電路均通過(guò)片內(nèi)Wishbone總線1相互連接，并受嵌入式CPU核3的控制與調(diào)度。其PCI接口11，用于連接PCI設(shè)備，實(shí)現(xiàn)該SOC芯片和計(jì)算機(jī)PCI總線的數(shù)據(jù)傳輸；1553B總線廣泛使用在航空測(cè)試設(shè)備和儀器上，通過(guò)該SOC芯片的1553B控制器12，可以方便快捷的連接各種符合1553B總線規(guī)范的測(cè)試設(shè)備，便于組成多功能的自動(dòng)測(cè)試系統(tǒng)。該系統(tǒng)還在Wishbone總線上實(shí)現(xiàn)了一些標(biāo)準(zhǔn)的通用的接口和控制器，比如可編程輸入輸出接口PIO 14和SPI控制器13，其中PIO接口可用于實(shí)現(xiàn)對(duì)用戶自定義邏輯的控制，SPI控制器可以控制相應(yīng)接口連接符合SPI規(guī)范的片內(nèi)或片外部件。
其中音頻接口7、視頻接口8和串行接口9都可以通過(guò)DMA方式進(jìn)行傳輸，這樣可以大大提高數(shù)據(jù)的吞吐量和提高嵌入式CPU核3的工作效率。DMA控制器6有一個(gè)從端口和兩個(gè)主端口，其中一個(gè)主端口用于和外設(shè)A完成數(shù)據(jù)傳輸，另一個(gè)主端口用于和外設(shè)B完成數(shù)據(jù)傳輸，還有一個(gè)從端口用于和嵌入式CPU核3進(jìn)行通信，使得嵌入式CPU核可以通過(guò)該從端口對(duì)DMA進(jìn)行控制和管理。該DMA控制器內(nèi)部主要包括六個(gè)寄存器兩個(gè)起始地址寄存器，兩個(gè)地址增量寄存器，一個(gè)傳輸模式寄存器和一個(gè)傳輸長(zhǎng)度寄存器。其中起始地址寄存器用于保存DMA方式數(shù)據(jù)傳輸?shù)钠鹗嫉刂?，地址增量寄存器用于設(shè)置地址增量(該地址增量寄存器是以字節(jié)為單位，因此可以選擇1，2，4，其分別對(duì)應(yīng)8位，16位和32位的數(shù)據(jù)傳輸)。下面結(jié)合圖4說(shuō)明本實(shí)施例所述SoC芯片如何通過(guò)DMA方式在外設(shè)A和外設(shè)B之間進(jìn)行數(shù)據(jù)傳輸(假設(shè)數(shù)據(jù)由外設(shè)B傳至外設(shè)A)首先，嵌入式CPU核3通過(guò)它的一個(gè)主端口(圖中未標(biāo)出)向DMA控制器6的從端口發(fā)起通信，對(duì)DMA控制器中的起始地址寄存器、地址增量寄存器、傳輸模式寄存器和傳輸長(zhǎng)度寄存器進(jìn)行相應(yīng)的設(shè)置；完成對(duì)DMA控制器的配置后，嵌入式CPU核3啟動(dòng)DMA控制器6工作；然后DMA控制器6在無(wú)需嵌入式CPU核3干預(yù)下，按照起始地址寄存器中的設(shè)置從外設(shè)B的指定地址讀取數(shù)據(jù)，將讀取的數(shù)據(jù)傳至DMA控制器中的FIFO(first input first output memory)，然后DMA控制器6通過(guò)其與外設(shè)A相連的主端口將FIFO中的數(shù)據(jù)傳送至外設(shè)A，數(shù)據(jù)傳輸過(guò)程中，地址增量和傳送數(shù)據(jù)長(zhǎng)度分別由地址增量寄存器和傳輸長(zhǎng)度寄存器進(jìn)行控制。傳輸完成后，DMA控制器6通過(guò)中斷請(qǐng)求信號(hào)向嵌入式CPU核3發(fā)出中斷請(qǐng)求，表示已經(jīng)完成一次DMA傳輸，并釋放對(duì)外設(shè)或存儲(chǔ)器的總線控制權(quán)。然后，嵌入式CPU核3響應(yīng)來(lái)自DMA控制器6的中斷請(qǐng)求，對(duì)中斷請(qǐng)求進(jìn)行處理。至此，完成一次正常的DMA傳輸。
本實(shí)用新型的具體結(jié)構(gòu)不限于上述實(shí)施例，可以根據(jù)用戶的需要置入電子器件、模塊和電路。
權(quán)利要求1.一種具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片，其特征在于所述芯片置有與internet連接的網(wǎng)絡(luò)接口(2)、存儲(chǔ)器控制器(4)、圖像解碼編碼器(5)和嵌入式CPU核(3)，上述器件和電路均通過(guò)片內(nèi)Wishbone總線(1)相互連接，并受嵌入式CPU核(3)的控制與調(diào)度。
2.根據(jù)權(quán)利要求1所述的具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片，其特征在于所述芯片還置有用于實(shí)現(xiàn)無(wú)CPU干預(yù)的高速數(shù)據(jù)傳送的DMA控制器(6)、音頻接口(7)、視頻接口(8)、串行接口(9)、Flash控制器(10)、PCI接口(11)、1553B控制器(12)、SPI控制器(13)、PIO接口(14)，上述器件和電路均通過(guò)片內(nèi)Wishbone總線(1)相互連接，并受嵌入式CPU核(3)的控制與調(diào)度。
3.根據(jù)權(quán)利要求1或2所述的具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片，其特征在于以現(xiàn)場(chǎng)可編程門(mén)陣列芯片為基礎(chǔ)芯片，嵌入式CPU核(3)的算術(shù)邏輯單元利用現(xiàn)場(chǎng)可編程門(mén)陣列芯片中內(nèi)置的硬件乘法器優(yōu)化DSP類指令中的乘法操作。
4.根據(jù)權(quán)利要求1或2所述的具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片，其特征在于圖像解碼編碼器(5)為符合H.264標(biāo)準(zhǔn)的圖像解碼編碼器。
5.根據(jù)權(quán)利要求3所述的具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片，其特征在于圖像解碼編碼器(5)為符合H.264標(biāo)準(zhǔn)的圖像解碼編碼器。
專利摘要一種具有多媒體和網(wǎng)絡(luò)處理功能的SoC芯片，置有與internet連接的網(wǎng)絡(luò)接口、存儲(chǔ)器控制器、圖像解碼編碼器和嵌入式CPU核，上述器件和電路均通過(guò)片內(nèi)Wishbone總線相互連接，并受嵌入式CPU核的控制與調(diào)度。還可以增置用于實(shí)現(xiàn)無(wú)CPU干預(yù)的高速數(shù)據(jù)傳送的DMA控制器、音頻接口、視頻接口、串行接口、Flash控制器、PCI接口、1553B控制器、SPI控制器和PIO接口，以擴(kuò)充芯片的功能。相對(duì)于多芯片結(jié)構(gòu)，此種SOC芯片系統(tǒng)運(yùn)行更可靠，使用更方便。
文檔編號(hào)G06F13/40GK2886683SQ20062003383
公開(kāi)日2007年4月4日 申請(qǐng)日期2006年4月17日 優(yōu)先權(quán)日2006年4月17日
發(fā)明者植涌, 王勇, 茍旭, 孫曼 申請(qǐng)人:四川大學(xué)