專利名稱：加法器及其合成裝置、合成方法、合成程序、合成程序記錄媒體的制作方法
技術領域：
本發(fā)明涉及一種2進制數(shù)的運算電路，尤其是涉及一種謀求改良 輸入多個2進制數(shù)來相加的多輸入加法器。另外，涉及一種自動合成該改良后的多輸入加法器的合成裝置、 合成方法、合成程序及合成程序記錄媒體。
背景技術：
進行多個輸入數(shù)據(jù)的相加的多輸入加法器作為數(shù)字信號處理的 基本運算電路不可缺少。另外，還存在加法器等基本運算電路決定整 個系統(tǒng)的性能的情況，要求小型且高速的多輸入加法器。目前，就加法器的結構，申請了各種專利(例如參照專利文獻l、 專利文獻2、專利文獻3)。圖5示出多輸入加法器的現(xiàn)有例。在圖5中，多輸入加法器1 具有運算塊2a、 2b、 2c、…、2n。運算塊2a以輸入1至輸入N(N為 2以上整數(shù))的多位數(shù)據(jù)作為輸入，在多個運算塊2a、 2b、 2c、…、2n 中進行相加，從運算塊2n輸出作為輸出位的輸出l至輸出N的多位 數(shù)據(jù)。在多輸入加法器中，針對每個位處理多個數(shù)據(jù)。該輸入的多個2進制數(shù)據(jù)例如相當于在乘法器內得到相乘結果 時算出的部分乘積。圖6示出乘法器的部分積的例子。在該例中，示出2個輸入都為 6位時相乘的部分積的例子。如圖6(a)所示，與乘法的筆算相同，用 被乘數(shù)a和乘數(shù)b各自的數(shù)位(位)ai、 bj來計算部分積aibj。其中，a卜 b產0或l， i、 j=l~6。保持各位的加權相同、將圖6(a)變形成容易理 解的形式后得到圖6(b)。
為了使圖6中的部分積相加、得到相乘結果，通常使用半加法器 或全加法器。圖7表示半加法器和全加法器的輸入輸出。在該圖7中， 圖7(a)表示半加法器，圖7(b)表示全加法器。圖7(a)的半加法器是2個輸入。即，向輸入l、輸入2分別輸入 l個數(shù)位的2進制數(shù)(位)，分別輸出它們的和以及進位的1個數(shù)位 的2進制數(shù)。圖7(b)的全加法器是3個輸入。即，向輸入l、輸入2、 輸入3輸入2個1數(shù)位的2進制數(shù)以及來自低位數(shù)位的1個數(shù)位的進 位，分別輸出它們的和以及進位的l個數(shù)位的2進制數(shù)。圖8中示出在進行圖6的乘法器輸出的部分積之間的相加時，使 用圖7的半加法器和全加法器進行運算的例子。在圖8中示出圖8(a) 和(b)這2個例子。8(a)、 (b)示出各運算塊的每個位的輸入和可應用加 法器的位置。另外，示出從運算塊的上級向下級按照時間流程依次進 行相加的情況.圖8(a)的例子向運算塊2a 2d各級中2位以上的數(shù)位、即可以 使用半加法器、全加法器的全部數(shù)位分配半加法器和全加法器。 即，某個加權的位由1位構成時，半加法器、全加法器都不分配(MSB和LSB的情況)，由2位構成時，分配半加法器(第2位的HA1和第10位的HA4)， 由3位構成時，分配全加法器(笫3位的FA1和第9位的FA8)， 由4位構成時，向3位分配全加法器(第4位的FA2和第8位的 FA7)，由5位構成時，全加法器和半加法器各分配1個(第5位的FA3 及HA2和第7位的FA6及HA3)，由6位構成時，分配2個全加法器(第6位的FA4和FA5)。 在本例中，運算塊必需4級。在該圖8(a)中，向運算塊第1級(2a)分配半加法器HA1 ~ HA4 及全加法器FA1 ~ FA8，向運算塊笫2級(2b)分配半加法器HA5 ~ HA8 及全加法器FA9~FA13，向運算塊第3級(2c)分配半加法器HA9 ~HA13及全加法器FA14 ~ FA16。在圖8(b)的例子中，向全部可使用的位置分配全加法器，僅對從 最低位看可使用半加法器的最低位側分配半加法器。在本例中，必需 6級的運算塊2a ~ 2f。在該圖8(b)中，向運算塊第1級(2a)分配半加法器HA101及全 加法器FA101 ~ FA108,向運算塊第2級(2b)分配半加法器HA102及 全加法器FA109 ~ FA114,向運算塊第3級(2c)分配半加法器HA103 及全加法器FA115 ~ FA117,向運算塊第4級(2d)分配半加法器HA104 及全加法器FA118 FA119，向運算塊第5級(2e)分配半加法器 HA105及全加法器FA120。在圖8(b)的結構中，運算塊的級數(shù)比圖8(a)多，但半加法器與全 加法器的合計個數(shù)是25個，比圖8(a)的29個少。這里，運算塊的級 數(shù)反映延遲時間，構成運算塊的半加法器和全加法器的個亂良映電路 規(guī)模。另外，全加法器的電路規(guī)模比半加法器大，但不到1.5倍。這樣，圖8(a)的電路結構在全部可使用的位置使用全加法器及半 加法器，所以運算塊的級數(shù)為最小，適于高速動作，但電路，大。另一方面，圖8(b)的電路結構在從最低位看可使用半加法器的第 一個位中使用，所以伴隨進位的輸入位數(shù)少，可抑制電路規(guī)模，但運 算塊的級數(shù)增加。因此，適于必須小型化的電路，但不適于高速動作。這里，用圖9及圖IO說明運算塊第2級的構成方法。圖9及圖 IO為了說明簡單，以圖8(a)的運算塊第1級的相加結果以及基于該結 果的第2級的構成方法為例表示。圖8(a)的第2級以后及圖8(b)的第 2級以后都可通過相同的過程構成。在圖9及圖10中，由于運算塊第l級的最低位是l位，不存在 相加的對象，所以仍為運算塊第2級的最低位，由運算塊第1級第2 位中的半加法器HA1得到的和充當運算塊第2級的第2位。由該半 加法器HA1得到的進位充當運算塊第2級的第3位。由運算塊笫1 級第3位的全加法器FA1得到的和也充當該第3位。因此，該運算塊 第2級的第3位由2位構成，這里可分配半加法器。下面，可通過依
次重復相同的操作，構成該運算塊第2級及其以后的各級。在本說明書中，如該圖9的中央所示，將確定下一級運算塊的輸 入稱為"構成"，如圖9的下側所示，將向確定了輸入后的運算塊分 配加法器稱為"構筑"。即，在構成結束的階段僅確定了前級運算塊 與關注級運算塊的輸入輸出關系。另一方面，由于在構筑結束的階段 向關注級分配了加法器，所以得到實際上可作為運算塊動作的運算 塊。圖IO示出為實現(xiàn)構成該圖9的運算塊第2級的階段所需的硬件 的原理結構。在圖中，運算塊第l級的最低位具有寄存器Rlll。笫2 位具有寄存器R121、 R122以及使暫時存儲在它們中的1位數(shù)據(jù)相加 的半加法器HA1。第3位具有寄存器R131、 R132、 R133以及使暫時 存儲在它們中的1位數(shù)據(jù)相加的全加法器FA1。另外，運算塊第2級的最低位具有存儲從運算塊第1級的寄存器 Rlll輸出的1位的寄存器R211。運算塊第2級的第2位具有存儲從 運算塊第1級的半加法器HA1輸出的和的寄存器R221。運算塊第2 級的第3位具有存儲從運算塊第1級的半加法器HA1輸出的進位輸 出的寄存器R231、以及存儲從運算塊第1級的全加法器FA1輸出的 和的寄存器R232。省略說明該第3位的更高位的結構。但是，在圖8(a)的運算塊的笫4級(2d)及圖8(b)的運算塊第6級 (2f)中，全部數(shù)位的輸入位最多為2位。在本說明書中，將這些運算 塊的全部數(shù)位的輸入最多為2位的級稱為"最終級"。該最終級例如可通過構成為應用CLA(Carry Look Ahead,先行 進位)法，在最終級的內部進行相加，得到多輸入加法器的最終的和。圖11示出利用CLA法進行該圖8(a)的運算塊第4級(=最終級) 的輸出的相加的情況。如該圖ll所示，由于從最低位至第4位的各位不存在加數(shù)，所 以將各位直接作為相加結果的最低位至第4位。由于第5位各存在1 個被加數(shù)和加數(shù)，所以將其和為相加結果的第5位。另外，將其進位 作為第6位中的一個加數(shù)。在第6位中該來自第5位的進位加上原來
的被加數(shù)和加數(shù)，將其和作為相加結果的第6位。另外，將其進位作為第7位中的一個加數(shù)。下面，重復相同的操作，將第12位中的和作為第12位的相加結果，將其進位作為相加結果的最高位，將其從第12位的相加結果附加于最低位的相加結果的開頭，成為最終的相加結果。 專利文獻1:特開平5-6262 7>報(第2頁圖1) 專利文獻2:特開平5-233226公報(第2頁-第3頁圖1) 專利文獻3:特開平6-348457 ^>報(第5頁-第7頁圖1)發(fā)明內容發(fā)明所要解決的技術問題但是，在現(xiàn)有的多輸入加法器中，不容易同時實現(xiàn)電路的小型化 和高速化，如圖8(a)、圖8(b)所示，存在只能減少運算塊的級數(shù)和半 加法器及全加法器的個數(shù)中的某一方的問題。本發(fā)明為解決上述現(xiàn)有技術中的問題而作出，其目的在于提供一 種多輸入加法器及其合成裝置、合成方法、合成程序、合成程序記錄 媒體，可同時實現(xiàn)電路的小型化和高速化，可同時削減運算塊的級數(shù) 和半加法器及全加法器的個數(shù)。解決技術問題的技術方案本申請權利要求1的發(fā)明的加法器具有多級包含半加法器及全 加法器中的至少一者、且分別具有多個數(shù)位的輸入的運算塊，其特征 在于在最終級運算塊的前面第3級運算塊中，在全加法器的進位有 2個的數(shù)位的高一位數(shù)位、且輸入個數(shù)為5個的數(shù)位中具有半加法器。根據(jù)本發(fā)明權利要求1的加法器，向最終級的前面第2級運算塊 的對應位的輸入數(shù)減少，進而運算塊的級數(shù)減少，得到可同時實現(xiàn)電 路規(guī)模的縮小和高速化的多輸入加法器。另外，本申請權利要求2的發(fā)明的加法器的特征在于，在權利要 求1所述的加法器中，所述多個數(shù)位的輸入是帶符號的整數(shù)或帶符號 的小數(shù)。 根據(jù)本發(fā)明權利要求2的加法器，即使是以帶符號的整數(shù)或帶符 號的小數(shù)作為輸入的加法器，也可得到可同時實現(xiàn)電路規(guī)模的縮小和 高速化的多輸入加法器。另外，本申請權利要求3的發(fā)明的加法器的特征在于，在權利要 求1所述的加法器中，所述多個數(shù)位的輸入是計算乘法器的輸入的部 分積的部分積運算電路的輸出。根據(jù)本發(fā)明權利要求3的加法器，即使是以部分積為輸入的加法 器，也得到可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法器。另外，本申請權利要求4的發(fā)明的加法器的特征在于，在權利要 求3所述的加法器中，所述乘法器的輸入是帶符號的整數(shù)或帶符號的 小數(shù)。根據(jù)本發(fā)明權利要求4的加法器，即使是以帶符號的整數(shù)或帶符 號的小數(shù)的部分積為輸入的加法器，也得到可同時實現(xiàn)電路規(guī)模的縮 小和高速化的多輸入加法器。另外，本申請權利要求5的發(fā)明的加法器的特征在于，在權利要 求1所述的加法器中，所述多個數(shù)位的輸入是計算FIR(有限脈沖響應) 濾波器中的輸入級的各乘法器的部分積的部分積運算電路的輸出。根據(jù)本發(fā)明權利要求5的加法器，即使是以FIR濾波器的輸入 級的各乘法器的部分積為輸入的加法器，也得到可同時實現(xiàn)電路規(guī)模 的縮小和高速化的多輸入加法器。另外，本申請權利要求6的發(fā)明的加法器的特征在于，在權利要 求5所述的加法器中，所述FIR濾波器的輸入是帶符號的整數(shù)或帶符 號的小數(shù)。根據(jù)本發(fā)明權利要求6的加法器，即使是輸入帶符號的整數(shù)或帶 符號的小數(shù)作為FIR濾波器的輸入級的各乘法器的部分積的加法器， 也得到可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法器。另外，本申請權利要求7的發(fā)明的加法器的特征在于，在權利要 求5所述的加法器中，所述FIR濾波器以帶符號的整數(shù)或帶符號的小 數(shù)為系數(shù)。
根據(jù)本發(fā)明權利要求7的加法器，即使是輸入帶符號的整數(shù)或帶 符號的小數(shù)作為FIR濾波器的輸入級的各乘法器的部分積的加法器， 也得到可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法器。另外，本申請權利要求8的發(fā)明的加法器的特征在于，在權利要 求l所述的加法器中，在所述運算塊的各級中，在輸入個數(shù)不是l個 的最低位側的數(shù)位、且輸入個數(shù)是2個的數(shù)位中具有半加法器。根據(jù)本申請權利要求8的發(fā)明的加法器，向下一級運算塊的對應 位的輸入數(shù)減少，進而運算塊的級數(shù)減少，得到可同時實現(xiàn)電路， 的縮小和高速化的多輸入加法器。另外，本申請權利要求9的發(fā)明的加法器的特征在于，在權利要 求8所述的加法器中，在最終級運算塊的前面第l級運算塊中具有半 加法器。根據(jù)本申請權利要求9的發(fā)明的加法器，向最終級運算塊的對應 位的輸入數(shù)減少，進而運算塊的級數(shù)減少，得到可同時實現(xiàn)電路規(guī)模 的縮小和高速化的多輸入加法器。另外，本申請權利要求10的發(fā)明的加法器的特征在于，在權利 要求9所述的加法器中，在最終級運算塊的前面第l級運算塊中，在 輸入個數(shù)是1個的最高位側的數(shù)位的低位側的數(shù)位中具有半加法器。根據(jù)本申請權利要求10的發(fā)明的加法器，在輸入個數(shù)是l個的 最高位之下的位中具有半加法器，所以向最終級運算塊的對應位的輸 入數(shù)減少，進而運算塊的級數(shù)減少，得到可同時實現(xiàn)電路規(guī)模的縮小 和高速化的多輸入加法器。另外，本申請權利要求11的發(fā)明的加法器合成裝置是具有多級 包含半加法器及全加法器中的至少 一者、且分別具有多個數(shù)位的輸入 的運算塊的加法器的合成裝置，其特征在于在最終級運算塊的前面 第3級運算塊中，向全加法器的進位有2個的數(shù)位的高一位數(shù)位、且 輸入個數(shù)為5個的數(shù)位分配半加法器。根據(jù)本申請權利要求11的發(fā)明的加法器合成裝置，向最終級的 前面第2級運算塊的對應位的輸入數(shù)減少，進而運算塊的級數(shù)減少，
得到可自動合成可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法 器的合成裝置。另外，本申請權利要求12的發(fā)明的加法器合成裝置的特征在于， 在權利要求11所述的加法器合成裝置中，在所述運算塊的各級中， 向輸入個數(shù)不是1個的最低位側的數(shù)位、且輸入個數(shù)是2個的數(shù)位分 配半加法器。根據(jù)本申請權利要求12的發(fā)明的加法器合成裝置，向下一級運 算塊的對應位的輸入數(shù)減少，進而運算塊的級數(shù)減少，得到可自動合 成可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法器的合成裝置。另夕卜，本申請權利要求13的發(fā)明的加法器合成裝置的特征在于， 在權利要求12所述的加法器合成裝置中，向最終級運算塊的前面第1 級運算塊分配半加法器。根據(jù)本申請權利要求13的發(fā)明的加法器合成裝置，向最終級運 算塊的對應位的輸入數(shù)減少，進而運算塊的級數(shù)減少，得到可自動合 成可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法器的合成裝置。另外，本申請權利要求14的發(fā)明的加法器合成裝置的特征在于， 在權利要求13所述的加法器合成裝置中，在最終級運算塊的前面第1 級運算塊中，向輸入個數(shù)是1個的最高位側的數(shù)位的低位側的數(shù)位分 配半加法器。根據(jù)本申請權利要求14的發(fā)明的加法器合成裝置，向最終級運 算塊的對應位的輸入數(shù)減少，進而運算塊的級數(shù)減少，得到可自動合 成可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法器的合成裝置。另外，本申請權利要求15的發(fā)明的加法器合成方法是具有多級 包含半加法器及全加法器中的至少 一者、且分別具有多個數(shù)位的輸入 的運算塊的加法器的合成方法，其特征在于，具有以下步驟在最終 級運算塊的前面第3級運算塊中，向全加法器的進位有2個的數(shù)位的 高一位數(shù)位、且輸入個數(shù)為5個的數(shù)位分配半加法器。根據(jù)本申請權利要求15的發(fā)明的加法器合成方法，向最終級的 前面第2級運算塊的對應位的輸入數(shù)減少，進而運算塊的級數(shù)減少，
得到可自動合成可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法 器的合成方法。另夕卜，本申請權利要求16的發(fā)明的加法器合成程序的特征在于， 使計算機執(zhí)行權利要求15所述的加法器合成方法。根據(jù)本申請權利要求16的發(fā)明的加法器合成程序，向最終級的 前面第2級運算塊的對應位的輸入數(shù)減少，進而運算塊的級數(shù)減少， 得到可自動合成可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸入加法 器的合成程序。另夕卜，本申請權利要求17的發(fā)明的加法器合成程序的特征在于， 記錄了權利要求16所述的加法器合成程序。根據(jù)本申請權利要求17的發(fā)明的加法器合成程序記錄媒體，向 最終級的前面第2級運算塊的對應位的輸入數(shù)減少，進而運算塊的級 數(shù)減少，得到可自動合成可同時實現(xiàn)電路規(guī)模的縮小和高速化的多輸 入加法器的合成程序記錄媒體。發(fā)明效果根據(jù)本發(fā)明的加法器，在構成多輸入加法器時限定半加法器的使 用位置，所以具有可實現(xiàn)小型且高速的多輸入加法器的效果。另外，根據(jù)本發(fā)明的加法器合成裝置、合成程序、合成程序記錄 媒體，由于在合成多輸入加法器時限定半加法器的使用位置，所以具 有得到可合成小型且高速的多輸入加法器的合成裝置、合成程序、合 成程序記錄媒體的效果。


圖l是表示本發(fā)明實施方式l的多輸入加法器的結構的圖。圖2是表示本發(fā)明實施方式1的多輸入加法器的運算塊的圖。圖3是表示本發(fā)明實施方式1、 2的多輸入加法器的結構的框圖。圖4是表示FIR濾波器的結構的電路圖。圖5是表示現(xiàn)有的多輸入加法器的結構的框圖。圖6是表示乘法器執(zhí)行的部分積運算的模式圖。
圖7是表示半加法器及全加法器執(zhí)行的運算的模式圖。 圖8是表示乘法器的運算塊的一例的圖。 圖9是表示從運算塊第l級構筑第2級的方法的圖。 圖10是表示運算塊第2級的結構的圖。圖11是表示利用CLA法向運算塊最終級分配加法器的方法的圖。圖12是表示多輸入加法器的自動電路合成裝置執(zhí)行的處理的第 l路徑的圖。圖13是表示多輸入加法器的自動電路合成裝置執(zhí)行的處理的第 2路徑的圖。圖14是表示執(zhí)行記述了自動電路合成方法的程序的信息處理裝 置的圖。圖15是表示多輸入加法器的自動電路合成裝置的塊結構的圖。符號說明1多輸入加法器2a， 2b, 2c，…，2n運算塊3， 3a， 3b， 3c， 3d部分積運算電路4a， 4b， 4c， 4d乘法器5a, 5b， 5c加法器FA201， FA202, FA203, FA204, FA205， FA206， FA207， FA208， FA209， FA210, FA211, FA212， FA213, FA214, FA215, FA216， FA217, FA218, FA1, FA2， FA3， FA4， FA5， FA6, FA7， FA8， FA9， FAIO， FA11, FA12, FA13， FA14, FA15, FA16, FAIOI， FA102, FA103, FA104, FA105, FA106, FA107, FA跳FA109， FAllO， FAlll， FA112, FA113, FA114, FA115, FA116, FA117， FA118, FA119， FA120全加法器HA201, HA202, HA203, HA204, HA205, HA1， HA2， HA3， HA4, HA5， HA6， HA7, HA8， HA9， HAIO， HAll， HA12， HA13， HA14, HA15, HA16, HA101, HA102, HA103, HA104, HA105半
加法器00自動電路合成裝置01控制部02輸入部03部分積運算部04半加法器可分配位置檢索部05全加法器可分配位置檢索部06半加法器分配部07全加法器分配部08運算塊對應級構筑部09運算塊構成部10運算塊下一級構筑部11判定部12最終級構筑部13輸出部201,202，203，204，205，206，207，208,209，210，211，212，213，214，215，21 6，217,218，219，220，221，222，223，224，225，226步驟具體實施方式
下面，參照

本發(fā)明的實施方式。 (實施方式1)首先，用圖l、圖2說明本發(fā)明實施方式1的多輸入加法器。 圖l是本發(fā)明實施方式l的多輸入加法器的框圖.在圖1中，多輸入加法器1將運算塊2a、 2b、 2c.....2n按順序級聯(lián)而構成。部分積運算電路3設置在運算塊2a的前級，執(zhí)行求出部分積的運算。 該部分積運算電路3和多輸入加法器1構成進行輸入a、 b的相乘的 乘法器。下面說明動作。部分積運算電路3以圖6(a)、圖6(b)所示的例如 2個多位數(shù)據(jù)a、 b作為輸入，求出其部分積ajbj，運算塊2a,…，2n輸出將輸入l至輸入N(-部分積運算電路3的輸出)的相加作為輸出位 的輸出1至輸出N的數(shù)據(jù)。該相加例如如圖6(a)、圖6(b)的第2位中 的a2lh+a^2、第3位中的a3lh+a2b2+a!b3那樣，進行位的加權相同的 部分積之間的相加。下面說明運算塊的構筑。圖2表示構筑6位多輸入加法器的運算 塊的例子。在圖2中，在各運算塊的2進制數(shù)據(jù)的相加中，使用半加法器及 全加法器。運算塊第1級(2a)在具有半加法器HA201、 HA202的同時， 還具有全加法器FA210~FA208。另外，運算塊第2級(2b)具有半加 法器HA203及全加法器FA209 ~ FA214。并且，運算塊第3級(2c)具 有HA204、 HA205及全加法器FA215 FA218。半加法器及全加法器在下面示出的條件下使用.i) 首先，在全部可使用的位置使用全加法器。例如，在圖2的運 算塊第l級(2a)中，在存在3位以上輸入的第3位至第9位中，使用 全加法器FA201 FA208。這里，如圖7所示，全加法器以3個數(shù)據(jù) 為輸入，以2個數(shù)據(jù)為輸出。即，以原來2位的輸入以及1位的進位 為輸入，輸出l位的相加輸出及l(fā)位的進位輸出。因此，在各加權的 位中，將每3個數(shù)據(jù)作為全加法器的輸入。ii) 接著，僅在可使用半加法器的最低位側的位的位置使用半加法例如，在困2的運算塊第1級(2a)中，在從低位起第2位的位置 使用半加法器HA201。至此，與圖8(b)的構成方法相同。iii) 接著，a) 在運算塊最終級的前面第3級運算塊中，b) 某位的輸入數(shù)是5個，c) 且某位的來自低位的進位的數(shù)據(jù)個數(shù)是2個的位的位置，在使 用了全加法器之后，在可使用的位置使用半加法器。例如，在圖2的情況下，是運算塊最終級(2d)的前面第3級、即 運算塊笫l級(2a)中從最低位LSB起第7個位的位置，在該位的位置，
數(shù)據(jù)的輸入數(shù)是5，且來自低位的進位的數(shù)據(jù)個數(shù)是2個(因為在笫6 個位的位置使用了 2個全加法器)，在該位置使用半加法器HA202。d) 另外，在運算塊最終級的前面第l級中，在全部可使用的位置 使用半加法器。e) 但是，在d)的情況下，在沒有來自低位的進位的數(shù)位中，不使 用半加法器。在圖2的情況下，運算塊第3級(2c)對應于d)，在從最低位LSB 起第6位的數(shù)位中使用半加法器HA205。另外，在第ll位的數(shù)位中 不使用半加法器。這是由于在笫IO位的數(shù)位中輸入數(shù)是1個，不產 生進位。另外，在運算塊第3級(2c)中，在第4位使用半加法器204是根 據(jù)上述ii)的規(guī)則。結果，在圖2的情況下，全加法器的個數(shù)為18個，半加法器的 個數(shù)為5個，運算塊的級數(shù)為4級。比較這樣得到的圖2的結構例和圖8(a)、 (b)的結構例可知，在 圖2的結構例中，運算塊的級數(shù)與圖8(a)相同，半加法器及全加法器 的個數(shù)比圖8(b)少。即，可知形成小型且高速均可實現(xiàn)的結構。這是因為，在圖8(b)的運算塊第1級(2a)中，通過在5個輸入的 位置設置半加法器，可使運算塊第2級(2b)的對應位為4位以下，另 外，在圖8(b)的運算塊第3級(2c)中，通過在有來自低位的進位的位 置也使用半加法器，可使運算塊第4級的對應位成為2位以下，從而 減少了運算塊的級數(shù)，并減少了加法器的個數(shù)。這樣，根據(jù)本實施方式l,在由多級運算塊構成的多輸入加法器 中，在各運算塊中在全部可使用的位置使用全加法器，并在各運算塊 中僅在最低位側使用半加法器，并且，在最終運算塊的前面第3級運 算塊中，在全加法器的進位有2個的數(shù)位的高一位數(shù)位、且輸入個數(shù) 有5個的位置使用半加法器，在最終運算塊的前面第l級運算塊中， 在有來自低位的進位的數(shù)位中使用半加法器，所以具有如下效果在 運算塊的級數(shù)減少、可縮短延遲時間的同時，可減少構成電路的全加
法器及半加法器的個數(shù)，從而可實現(xiàn)可同時削減運算時間及削減電路 規(guī)模的多輸入加法器。另外，在實施方式l中以輸入6位的多輸入加法器為例進行說明， 但在輸入位數(shù)增加至6位以上的情況下，通過使用與上述條件i) ~ iii) 相同的規(guī)則作為半加法器及全加法器的使用條件，也可實現(xiàn)小型且高 速的電路。輸入位數(shù)越多其效果越大，可在提高運算速度的同時使電 路規(guī)模劇減至例如以前的1/3。這時，由于越是后級的運算塊輸入位數(shù)越少，所以輸入達到6 位的級以后的級只要形成與圖2的運算塊(2a) ~ (2d)相同的結構即可.另外，本發(fā)明實施方式1的多輸入加法器的結構也可適用于圖3、 圖4中示出的電路中的多輸入加法器。圖3是多輸入加法器的框圖。在圖3中，l是多輸入加法器，2a、 2b、 2c、…、2n是運算塊，3a、 3b、 3c、 3d是部分積運算電路。在圖3中，與圖l的電路的不同是，存在多個部分積運算電路。 在多個部分積運算電路中分別計算部分積，以各自的每位的多個輸出 作為多輸入加法器的輸入。該結構例如在FIR濾波器等的運算器中是 有效的。圖4是通常的FIR濾波器的結構例。在圖4中，4a、 4b、 4c、 4d是乘法器，5a、 5b、 5c是加法器。通常的FIR濾波器如圖所示構 成，由各乘法器使各輸入與各系數(shù)相乘，由加法器將其輸出依次相加。 由于加法器通常是2個輸入，所以FIR濾波器的輸入數(shù)(乘法器的輸 出)越增加，加法器的級數(shù)及加法器的個數(shù)就越增加。即，F(xiàn)IR濾波器 的電路規(guī)模變大。但是，由于由加法器5a、 5b、 5c構成的部分l是多輸入加法器， 所以通過將其形成與圖2中示出的多輸入加法器相同的結構，可削減 其電路規(guī)模。因此，可削減FIR濾波器的電路規(guī)模。另外，乘法器 4a、 4b、 4c、 4d如圖3(或圖l)所示，由部分積運算電路和多輸入加 法器構成，通過將這些各個乘法器中的多輸入加法器形成與圖2中的 多輸入加法器相同的結構，可進一步削減其電路規(guī)模。
并且，在實施方式1中，多輸入加法器的輸入是正的2進制數(shù)(整 數(shù))，但也可以是帶符號的整數(shù)和小數(shù)，進而也可以是帶符號的小數(shù)。 (實施方式2)下面，說明自動合成這種可同時實現(xiàn)電路規(guī)模減少及運算速度高 速化的多輸入加法器的自動電路合成裝置。圖12及圖13示出本發(fā)明實施方式2的自動電路合成裝置所執(zhí)行 的處理的流程。該圖12及圖13示出的流程圖利用所謂的2路徑方式，輸出具有 電路規(guī)模小、可進行高速處理的多輸入加法器的乘法器。采用2路徑方式的理由如下。即，在實施方式1的iii)中，通過 在從最終級起的第3級以及從最終級起的第1級中，在圖8(b)的分配 位置以外也使用半加法器來謀求削減運算級數(shù)，但在自動合成多輸入 加法器時，必須事先取得該最終級為第幾級。為了該預處理而設置第 1路徑。在該第1路徑中，執(zhí)行與構筑圖8(a)的運算塊第1級~第4 級相同的處理。圖14示出執(zhí)行記述了與該自動電路合成裝置所執(zhí)行的相同的自 動電路合成方法的程序的信息處理裝置。該信息處理裝置除了工作站 之外，也可以是個人電腦或主機等。在圖中，工作站WS具有CPUWS1、存儲器WS2、 HDDWS3、 1/OWS4以及連接它們的總線WS5，作為外圍設備具有監(jiān)視器MN、 鍵盤KB及鼠標MS。圖15示出由圖14的工作站WS中的CPUWS1、存儲器WS2、 HDD WS3、 I/O WS4以及總線WS5實現(xiàn)的自動電路合成裝置的塊結構o在圖中，該自動電路合成裝置100具有控制部101、輸入部102、 部分積運算部103、半加法器可分配位置檢索部104、全加法器可分 配位置檢索部105、半加法器分配部106、全加法器分配部107、運算 塊對應級構筑部108、運算塊構成部109、運算塊下一級構筑部110、 判定部lll、最終級構筑部112、輸出部113。
下面，用圖12、圖13示出的流程圖及圖14、圖15"^兌明自動電 路合成裝置執(zhí)行的處理的流程。首先，根據(jù)圖12示出的流程圖執(zhí)行第l路徑。在該第l路徑中， 從圖14示出的鍵盤KB輸入要進行自動電路合成的乘法器的被乘數(shù)n 和乘數(shù)m(m、 n為正整數(shù))(參照步驟201)。輸入部102將該乘法器的 被乘數(shù)n和乘數(shù)m取入自動電路合成裝置100中。部分積運算部103計算nxm的部分積(參照步驟202)，如圖6(a) 所示，通過針對各加權位中的每一位集中位的加權相等的部分積，構 成應成為運算塊第1級的、在分配全加法器及半加法器之前的狀態(tài)(參 照圖6(a)、圖6(b))(參照步驟203)。該狀態(tài)實際上實現(xiàn)為對應于圖6(a) 或圖6(b)的數(shù)據(jù)結構。作為該數(shù)據(jù)結構，例如可使用(i, j， k)這樣的矢量。這里，i表 示運算塊第i級，j表示運算塊笫i級的第j位，k表示運算塊第i級 第j位的輸入數(shù)。然后，控制部101設i-l(參照步驟204)，全加法器可分配位置檢 索部105及半加法器可分配位置檢索部104從對應于圖6(a)(圖6(b) 也可)的多輸入相加的數(shù)據(jù)結構中檢索可分配全加法器及半加法器的 位置。該檢索如圖8(a)中的運算塊第l級所示，在全部可使用的位置 進行，以檢測出全加法器及半加法器(參照步驟205、 206)。該步驟205、 206既可先執(zhí)行某個，也可同時執(zhí)行。然后，全加法器分配部107及 半加法器分配部106分配這樣檢測出的全加法器及半加法器，運算塊 對應級構筑部108根據(jù)該分配來構筑運算塊第1級(參照步驟207)。接著，控制部101設j-i+l(-2)(參照步驟208)，運算塊構成部109 構成應成為運算塊第2級的、在分配全加法器及半加法器之前的狀態(tài) (參照步驟209)。判定部111判定在應成為運算塊第2級的部分是否存在3個輸入 以上的位置(參照步驟210)。由于在該應成為第2級的部分存在3個 輸入以上的位置，所以控制部101設i-j(參照步驟211)，將控制返回 至步驟205，與第1級同樣，向應成為第2級的部分分配全加法器和
半加法器，構筑第2級。下面，同樣地，執(zhí)行第2級以后的構成、構筑，當在步驟S210 中判定為不存在3個輸入以上的位置時，最終級構筑部112利用CLA 法構筑如圖11所示的運算塊最終級(參照步驟212)?？刂撇?01設這 時運算塊的級數(shù)為k(k為2以上的整數(shù))，存儲在存儲器等中(參照步 驟212)。如上所述，用于判定多輸入加法器的最終級對應于第幾級的第1 路徑結束。利用該第l路徑構筑的運算塊的各級不用作實際的自動合 成輸出。下面，利用圖13示出的流程圖執(zhí)行第2路徑。在該第2路徑中， 執(zhí)行本來的處理、即用于實際構筑構成多輸入加法器的運算塊的各級 的處理。步驟213 ~步驟215執(zhí)行與步驟203 ~步驟205相同的處理。然 后，通過控制部101的控制，半加法器可分配位置檢索部104與第1 路徑不同，僅向運算塊第1級的最低位側的2個輸入的位置分配半加 法器(參照步驟216)。接著，判定部lll判定i是否等于k-3(參照步驟217)。由于在運 算塊第1級的情況下i等于k-3，所以半加法器可分配位置檢索部104 向運算塊第1級的有5個輸入、且存在2個來自下位的進位的位置分 配半加法器(參照步驟218)。另夕卜，在i不等于k-3時，轉移至步驟219。在步驟219中，判定部111判定i是否等于k-l。由于在運算塊 第l級的情況下i等于k-l，所以轉換至步騍221。在i等于k-l時， 半加法器可分配位置檢索部104向運算塊的該級的不存在進位的數(shù)位 以外的全部可使用位置分配半加法器(參照步驟220)。在步驟221中， 運算塊對應級構筑部108根據(jù)上述分配構筑運算塊第1級。接著，步猓222 ~步驟225執(zhí)行與第1路徑的步驟208 ~步驟211 相同的處理。下面，同樣地，執(zhí)行第2級以后的構成、構筑，在步驟224中判 定為不存在3個輸入以上的位置時，最終級構筑部112利用CLA法
構筑如圖11所示的運算塊最終級(參照步驟226)。這樣構成、構筑的 運算塊的全部級從輸出部113由監(jiān)視器MN或打印機顯示、打印，或 經網絡等輸出到外部。這樣，根據(jù)本實施方式2，在由多級運算塊構成的多輸入加法器 的自動電路合成裝置中，通過在各運算塊中在全部可使用的位置分配 全加法器，自動導出最終級對應于第幾級，之后，在重新構成多級運 算塊的各級時，自動地應用前述i) iii)的規(guī)則、即如下的規(guī)則來構筑 各運算塊在各運算塊中在全部可使用的位置使用全加法器，并且， 在各運算塊中僅在最低位側使用半加法器，進而，在最終運算塊的前 面第3級運算塊中，在全加法器的進位有2個的數(shù)位的高一位的數(shù)位、 且輸入個數(shù)有5個的位置使用半加法器，在最終運算塊的前面第1級 運算塊中，在有來自低位的進位的數(shù)位使用半加法器，所以具有如下 效果不必煩瑣、需要長時間、且易產生錯誤的手工作業(yè)，可自動合 成具有可同時實現(xiàn)運算時間的削減及電路規(guī)模的削減的多輸入加法 器的乘法器。另外，在實施方式2中，示出了自動合成多輸入加法器的自動電 路合成裝置，但也可提供為與該裝置執(zhí)行的合成方法相同的方法，另 外也可提供為記述了該方法的程序、或記錄了該程序的媒體。另外，在實施方式2中，采用為了得到最終級為第幾級而構筑圖 8(a)的運算塊的方法，但也可以使用除了該方法之外的方法，產業(yè)上的可利用性如上所迷，本發(fā)明的多輸入加法器及其合成裝置、合成方法、合 成程序及合成程序記錄媒體可通過限定半加法器和全加法器的使用 位置，實現(xiàn)小型且高速的多輸入加法器，得到的加法器可用于乘法器 或FIR濾波器中的多輸入加法器.另外，除了光學式記錄信息裝置等、 通信等用途之外，可用作所有數(shù)字信號處理的基本運算裝置。
權利要求
1、一種加法器，具有多級包含半加法器及全加法器中的至少一者、且分別具有多個數(shù)位的輸入的運算塊，其特征在于在最終級運算塊的前面第3級運算塊中，在全加法器的進位有2個的數(shù)位的高一位數(shù)位、且輸入個數(shù)為5個的數(shù)位中具有半加法器。
2、 根據(jù)權利要求l所述的加法器，其特征在于 所述多個數(shù)位的輸入是帶符號的整數(shù)或帶符號的小數(shù)。
3、 根據(jù)權利要求l所述的加法器，其特征在于所述多個數(shù)位的輸入是計算乘法器的輸入的部分積的部分積運 算電路的輸出。
4、 根據(jù)權利要求3所述的加法器，其特征在于 所述乘法器的輸入是帶符號的整數(shù)或帶符號的小數(shù)。
5、 根據(jù)權利要求l所述的加法器，其特征在于所述多個數(shù)位的輸入是計算FIR(有限脈沖響應)濾波器中的輸入 級的各乘法器的部分積的部分積運算電路的輸出。
6、 根據(jù)權利要求5所述的加法器，其特征在于所述FIR濾波器的輸入是帶符號的整數(shù)或帶符號的小數(shù)。
7、 根據(jù)權利要求5所述的加法器，其特征在于所述FIR濾波器以帶符號的整數(shù)或帶符號的小數(shù)為系數(shù)。
8、 根據(jù)權利要求l所述的加法器，其特征在于 在所述運算塊的各級中，在輸入個數(shù)不是1個的最低位側的數(shù)位、且輸入個數(shù)是2個的數(shù)位中具有半加法器。
9、 根據(jù)權利要求8所述的加法器，其特征在于 在最終級運算塊的前面第l級運算塊中具有半加法器。
10、 根據(jù)權利要求9所述的加法器，其特征在于 在最終級運算塊的前面第l級運算塊中，在輸入個數(shù)是l個的最高位側的數(shù)位的低位側的數(shù)位中具有半加法器。
11、 一種加法器合成裝置，該加法器具有多級包含半加法器及全 加法器中的至少一者、且分別具有多個數(shù)位的輸入的運算塊，其特征在于在最終級運算塊的前面第3級運算塊中，向全加法器的進位有2 個的數(shù)位的高一位數(shù)位、且輸入個數(shù)為5個的數(shù)位分配半加法器。
12、 根據(jù)權利要求ll所述的加法器合成裝置，其特征在于 在所述運算塊的各級中，向輸入個數(shù)不是1個的最低位側的數(shù)>位、且輸入個數(shù)是2個的數(shù)位分配半加法器。
13、 根據(jù)權利要求12所述的加法器合成裝置，其特征在于 向最終級運算塊的前面第1級運算塊分配半加法器。
14、 根據(jù)權利要求13所述的加法器合成裝置，其特征在于 在最終級運算塊的前面第1級運算塊中，向輸入個數(shù)是1個的最高位側的數(shù)位的低位側的數(shù)位分配半加法器。
15、 一種加法器合成方法，該加法器具有多級包含半加法器及全 加法器中的至少一者、且分別具有多個數(shù)位的輸入的運算塊，其特征 在于，具有以下步驟在最終級運算塊的前面第3級運算塊中，向全加法器的進位有2 個的數(shù)位的高一位數(shù)位、且輸入個數(shù)為5個的數(shù)位分配半加法器。
16、 一種加法器合成程序，其特征在于 使計算機執(zhí)行權利要求15所述的加法器合成方法。
17、 一種加法器合成程序記錄媒體，其特征在于 記錄了權利要求16所述的加法器合成程序。
全文摘要
現(xiàn)有的多輸入加法器存在只能減少運算塊的級數(shù)和半加法器及全加法器的個數(shù)中的某一方的問題。為了解決現(xiàn)有技術中的問題，形成僅在運算塊(2a)的低位的2個輸入的數(shù)位的位置、在運算塊最終級(2d)的前面第3級的有5個輸入且從低位有2個進位的位置、在運算塊最終級(2d)的前面第1級的位置使用半加法器(HA201、HA203、HA204、HA202、HA205)的結構。
文檔編號G06F7/505GK101120309SQ20068000522
公開日2008年2月6日 申請日期2006年2月16日 優(yōu)先權日2005年2月17日
發(fā)明者永野孝一 申請人:松下電器產業(yè)株式會社