專利名稱：在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序請(qǐng)求的制作方法
技術(shù)領(lǐng)域：
大體而言，本發(fā)明涉及處理系統(tǒng)，且更具體而言，涉及一種用于在弱有序處理系 統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序請(qǐng)求的方法及設(shè)備。
背景技術(shù)：
計(jì)算機(jī)及其它現(xiàn)代處理系統(tǒng)已使電子工業(yè)發(fā)生了革命性變化，僅需敲擊幾下鍵盤 便可執(zhí)行復(fù)雜的任務(wù)。這些復(fù)雜任務(wù)通常涉及若干個(gè)裝置，所述裝置可使用總線以快 速有效的方式彼此進(jìn)行通信。所述總線在處理系統(tǒng)中的各裝置之間提供共享通信鏈路。
取決于具體的應(yīng)用，連接至處理系統(tǒng)中總線的裝置類型可有所不同。通常，所述
總線上的發(fā)送裝置可為處理器，且所述總線上的接收裝置可為存儲(chǔ)裝置或存儲(chǔ)器映射 裝置。在這些系統(tǒng)中，處理器常常通過允許以不按次序的方式來實(shí)施存儲(chǔ)器操作從而 實(shí)現(xiàn)性能上的益處。例如，可重新排序存儲(chǔ)器操作序列以使存儲(chǔ)器同一頁面內(nèi)的全部 操作能夠在打開新的頁面之前執(zhí)行。能夠重新排序存儲(chǔ)器操作的處理系統(tǒng)通常被稱為 "弱有序"處理系統(tǒng)。
在某些情況下，存儲(chǔ)器操作的重新排序可能會(huì)不可預(yù)測地影響程序行為。例如， 一個(gè)應(yīng)用程序可要求處理器在從存儲(chǔ)器讀取之前，所述處理器應(yīng)將數(shù)據(jù)寫到那個(gè)存儲(chǔ) 器位置。在弱有序處理系統(tǒng)中，無法保證此一定會(huì)發(fā)生。由此造成的結(jié)果會(huì)讓人無法 接受。
人們使用各種技術(shù)以在弱有序處理系統(tǒng)中執(zhí)行有序存儲(chǔ)器操作。 一種技術(shù)是簡單 地延遲某些存儲(chǔ)器操作，直到此前的全部存儲(chǔ)器操作均執(zhí)行完畢。在所述先前實(shí)例中， 所述處理器可延遲發(fā)出讀取請(qǐng)求，直到其寫入至所述存儲(chǔ)器位置。另一種技術(shù)是，在 需要有序存儲(chǔ)器操作時(shí)使用稱為存儲(chǔ)器屏障的總線命令?？墒褂?存儲(chǔ)器屏障"來確 保處理器在存儲(chǔ)器屏障之前發(fā)出的全部存儲(chǔ)器存取請(qǐng)求都在處理器在存儲(chǔ)器屏障之后 發(fā)出的全部存儲(chǔ)器存取請(qǐng)求之前執(zhí)行完。此外，在所述先前實(shí)例中，處理器可在發(fā)出 讀取請(qǐng)求之前將存儲(chǔ)器屏障發(fā)送至存儲(chǔ)器。此可確保處理器在讀取存儲(chǔ)器之前，所述
處理器已對(duì)同 一存儲(chǔ)器位置進(jìn)行了寫入。
兩種技術(shù)均為有效，但其從系統(tǒng)性能的角度來看就不再有效了。在具有多個(gè)存儲(chǔ) 器裝置的處理系統(tǒng)中，所述存儲(chǔ)器屏障的效率尤其低下。在這些處理系統(tǒng)中，處理器 將需要向其所能存取的每一個(gè)存儲(chǔ)器裝置發(fā)出存儲(chǔ)器屏障以對(duì)存儲(chǔ)器操作強(qiáng)制執(zhí)行排 序約束。因此， 一直需要更為有效的方法以便在弱有序處理系統(tǒng)中實(shí)施有序存儲(chǔ)器操 作。

發(fā)明內(nèi)容
以下揭示弱有序處理系統(tǒng)的一個(gè)方面。所述處理系統(tǒng)包括多個(gè)存儲(chǔ)器裝置及多個(gè) 處理器。所述處理器的每一者均經(jīng)配置以產(chǎn)生向一個(gè)或多個(gè)存儲(chǔ)器裝置的存儲(chǔ)器存取 請(qǐng)求，其中每一存儲(chǔ)器存取請(qǐng)求均具有可斷定的屬性以便指示強(qiáng)有序請(qǐng)求。所述處理 系統(tǒng)進(jìn)一步包括經(jīng)配置以使所述處理器介接到存儲(chǔ)器裝置的總線互連，所述總線互連 進(jìn)一步經(jīng)配置以基于所述屬性對(duì)存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
以下揭示弱有序處理系統(tǒng)的另一個(gè)方面。所述處理系統(tǒng)包括多個(gè)存儲(chǔ)器裝置及多 個(gè)處理器。所述處理器的每一者均經(jīng)配置以向一個(gè)或多個(gè)存儲(chǔ)器裝置產(chǎn)生存儲(chǔ)器存取 請(qǐng)求，其中每一存儲(chǔ)器存取請(qǐng)求均具有可斷定的屬性以便指示強(qiáng)有序請(qǐng)求。所述處理 系統(tǒng)進(jìn)一步包括總線互連，所述總線互連具有用于使所述處理器介接到存儲(chǔ)器裝置 的裝置；及用于基于所述屬性對(duì)存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束的裝置。
以下揭示總線互連的一個(gè)方面。所述總線互連包括總線開關(guān)，所述總線開關(guān)經(jīng)配 置以在弱有序處理系統(tǒng)中使多個(gè)處理器介接到多個(gè)存儲(chǔ)器裝置。所述處理器的每一者 均經(jīng)配置以產(chǎn)生向一個(gè)或多個(gè)存儲(chǔ)器裝置的存儲(chǔ)器存取請(qǐng)求，其中每一存儲(chǔ)器存取請(qǐng) 求均具有可斷定的屬性以便指示強(qiáng)有序請(qǐng)求。所述總線互連進(jìn)一步包括控制器，所述
控制器經(jīng)配置以基于所述屬性對(duì)存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
以下揭示用于在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的方法的一 個(gè)方面。所述方法包括從多個(gè)處理器接收針對(duì)多個(gè)存儲(chǔ)器裝置的存儲(chǔ)器存取請(qǐng)求，其 中一個(gè)存儲(chǔ)器存取請(qǐng)求具有指示強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器屬性。所述方法進(jìn)一 步包括響應(yīng)于所述屬性，對(duì)相對(duì)于其它存儲(chǔ)器存取請(qǐng)求的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng) 制執(zhí)行排序約束。
應(yīng)理解，根據(jù)下文中僅以舉例說明方式顯示及闡述本發(fā)明各種實(shí)施例的詳細(xì)說 明，所屬技術(shù)領(lǐng)域的技術(shù)人員將明了本發(fā)明的其它實(shí)施例。應(yīng)認(rèn)識(shí)到，本發(fā)明可具有 其它不同的實(shí)施例，且可對(duì)其數(shù)個(gè)細(xì)節(jié)作出各種其它方面的修改，此并不脫離本發(fā)明 的精神及范圍。因此，應(yīng)將所述圖式及詳細(xì)說明視為說明性而非限制性。


附圖以舉例方式而非限定方式圖解說明本發(fā)明的各種態(tài)樣，其中圖1是圖解說明弱有序處理系統(tǒng)實(shí)例的概念性方塊圖2為功能性方塊，其圖解說明弱有序處理系統(tǒng)中的總線互連的一個(gè)實(shí)例； 圖3為功能性方塊圖，其圖解說明弱有序處理系統(tǒng)的總線互連中的控制器的一個(gè) 實(shí)例；且
圖4為功能性方塊圖，其圖解說明弱有序處理系統(tǒng)的總線互連中的控制器的另一 實(shí)例。
具體實(shí)施例方式
下文結(jié)合附圖所闡述的詳細(xì)說明旨在作為對(duì)本發(fā)明各種實(shí)施例的說明，而非意欲 代表本發(fā)明僅可實(shí)施為這些實(shí)施例。所述詳細(xì)說明包含具體細(xì)節(jié)，以實(shí)現(xiàn)提供對(duì)本發(fā) 明徹底了解的目的。然而，所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)明白無需這些具體細(xì)節(jié)也可實(shí) 施本發(fā)明。于某些示例中，為避免掩蓋本發(fā)明概念，以方塊圖形式來顯示眾所周知的 結(jié)構(gòu)及組件。
圖1是圖解說明弱有序處理系統(tǒng)的一個(gè)實(shí)例的概念性方塊圖。處理系統(tǒng)100可為 計(jì)算機(jī)、駐存在計(jì)算機(jī)中，或?yàn)槿我荒軌蛱幚怼z索并存儲(chǔ)信息的其它系統(tǒng)。處理系
統(tǒng)100可為獨(dú)立式系統(tǒng)，或者，嵌入在如下裝置中例如，無線或有線電話、個(gè)人數(shù)
字助理(PDA)、臺(tái)式計(jì)算機(jī)、膝上型計(jì)算機(jī)、游戲控制臺(tái)、呼叫器、調(diào)制解調(diào)器、 照相機(jī)、自動(dòng)驅(qū)動(dòng)設(shè)備、工業(yè)設(shè)備、視頻設(shè)備、音頻設(shè)備或任一其它適合的需要處理 能力的裝置。處理系統(tǒng)100可構(gòu)建成集成電路、集成電路的一部分或分布在多個(gè)集成 電路上。作為另一選擇，處理系統(tǒng)100可與離散組件或任一離散電路與集成電路的組 合構(gòu)建在一起。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)認(rèn)識(shí)到，如何最佳地為每一具體應(yīng)用構(gòu)建 所述處理系統(tǒng)100。
圖中顯示處理系統(tǒng)100具有多個(gè)通過總線106與多個(gè)存儲(chǔ)器裝置104a-104c通信 的處理器102a-102c。取決于所需要的計(jì)算功率及總體的設(shè)計(jì)約束，任一具體的應(yīng)用所 需要處理器及存儲(chǔ)器裝置的實(shí)際數(shù)量可有所不同。可使用總線互連108以使用點(diǎn)對(duì)點(diǎn) 的交換連接來管理處理器102a-102c與存儲(chǔ)器裝置104a-104c之間的總線交易。在總線 互連108的至少一個(gè)實(shí)施例中，可提供多個(gè)直接的鏈路以使數(shù)個(gè)總線交易能夠同時(shí)發(fā) 生。作為另一選擇，總線互連108可經(jīng)配置以支持共享的總線布局。
每一處理器102a-102c可構(gòu)建成任一類型的總線主控裝置，其中包括(以舉例的 方式)通用處理器、數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)、場可程序 化門陣列(FPGA)或其它可程序化邏輯、離散門或晶體管邏輯、離散硬件組件、或任 一其它處理實(shí)體或布局。處理器102a-102c的一個(gè)或多個(gè)可經(jīng)配置以在操作系統(tǒng)或其 它軟件的控制下執(zhí)行指令。所述指令可駐存在一個(gè)或多個(gè)存儲(chǔ)器裝置104a-104c中。 也可將數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器裝置104a-104c中，且處理器102a-102c可檢索所述數(shù)據(jù)以執(zhí) 行某些指令?？蓪⒂蓤?zhí)行這些指令而獲得的新數(shù)據(jù)寫回到存儲(chǔ)器裝置104a-104c中。每一存儲(chǔ)器裝置104a-104c可包括存儲(chǔ)器控制器(未顯示)及存儲(chǔ)媒體(未顯示)。 所述儲(chǔ)存媒體可包括RAM存儲(chǔ)器、DRAM存儲(chǔ)器、SDRAM存儲(chǔ)器、閃存、ROM 存儲(chǔ)器、PROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、CD-ROM、 DVD、寄存
器、硬盤驅(qū)動(dòng)器、可抽換式磁盤或任一其它適合的儲(chǔ)存媒體。
可為每一處理器102a-102c提供以總線106上的專用信道106a-106c以便與總線 互連108通信。類似地，總線互連108可使用總線上的專用信道106d-106f以便與每 一存儲(chǔ)器裝置104a-104c通信。例如，第一處理器102a可通過其在總線106上的專用 信道106a發(fā)送存儲(chǔ)器存取請(qǐng)求來存取目標(biāo)存儲(chǔ)器裝置104b?？偩€互連108根據(jù)所述 存儲(chǔ)器存取請(qǐng)求的地址來確定目標(biāo)存儲(chǔ)器裝置104b，并通過總線106上的適合信道 106e將所述請(qǐng)求轉(zhuǎn)發(fā)到目標(biāo)存儲(chǔ)器裝置104b。"存儲(chǔ)器存取請(qǐng)求"可為寫入請(qǐng)求、讀 取請(qǐng)求或任一其它與總線有關(guān)的請(qǐng)求。始發(fā)處理器102a-102c可通過將適合的地址與 有效載荷放在總線106上并斷定寫入啟用信號(hào)，向目標(biāo)存儲(chǔ)器裝置104a-104c發(fā)出寫 入請(qǐng)求。始發(fā)處理器102a-102c可通過將適合的地址放置在總線106上并斷定讀取啟 用信號(hào)，向目標(biāo)存儲(chǔ)器裝置104a-104c發(fā)出讀取請(qǐng)求。響應(yīng)于所述讀取請(qǐng)求，目標(biāo)存 儲(chǔ)器裝置104a-104c會(huì)將有效載荷發(fā)送回始發(fā)處理器102a-102c。
在處理系統(tǒng)100的至少一個(gè)實(shí)施例中，處理器102a-102c可使"存儲(chǔ)器屬性"與 每一存儲(chǔ)器存取請(qǐng)求一同傳輸。所述"存儲(chǔ)器屬性"可為任一描述存儲(chǔ)器存取請(qǐng)求的 性質(zhì)的參數(shù)。所述存儲(chǔ)器屬性可與地址信道上的地址一同傳輸。作為另一選擇，可使 用邊帶信令或某一其它方法來傳輸所述存儲(chǔ)器屬性。可使用存儲(chǔ)器屬性來指示存儲(chǔ)器 存取請(qǐng)求是否為強(qiáng)有序。"強(qiáng)有序"的請(qǐng)求是指不能打亂次序來進(jìn)行執(zhí)行的存儲(chǔ)器存 取請(qǐng)求。
可使用總線互連108監(jiān)視來自處理器102a-102c的每一存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器 屬性。如果存儲(chǔ)器屬性是指示強(qiáng)有序存儲(chǔ)器存取請(qǐng)求，則總線互連108可對(duì)所述請(qǐng)求 強(qiáng)制執(zhí)行排序約束。例如，從第一處理器102a至目標(biāo)存儲(chǔ)器裝置104a的存儲(chǔ)器存取 請(qǐng)求可包括存儲(chǔ)器屬性?？墒褂每偩€互連108根據(jù)所述存儲(chǔ)器屬性來確定所述請(qǐng)求是 否為強(qiáng)有序。如果總線互連108確定所述請(qǐng)求為強(qiáng)有序，則除目標(biāo)存儲(chǔ)器裝置104a 以外，其會(huì)向第一處理器102a所能存取的每一存儲(chǔ)器裝置104b及104c發(fā)送存儲(chǔ)器屏 障。此外，總線互連108會(huì)在沒有存儲(chǔ)器屏障的情況下向目標(biāo)存儲(chǔ)器104a發(fā)送所述存 儲(chǔ)器存取請(qǐng)求，因?yàn)闅w因于與所述存儲(chǔ)器存取請(qǐng)求相關(guān)聯(lián)的存儲(chǔ)器屬性，所以目標(biāo)存 儲(chǔ)器裝置104a會(huì)隱含地將其作為強(qiáng)有序請(qǐng)求來處置。
圖2為功能性方塊圖，其圖解說明弱有序處理系統(tǒng)中的總線互連的一個(gè)實(shí)例。所 述總線互連所實(shí)際構(gòu)建的方式將取決于特定應(yīng)用及施加于整個(gè)系統(tǒng)的設(shè)計(jì)約束。所屬 技術(shù)領(lǐng)域的技術(shù)人員應(yīng)知道，各種設(shè)計(jì)是可互換的，及如何最佳地針對(duì)每一特定應(yīng)用 來構(gòu)建本文所述的功能性。
參照?qǐng)D2，可使用總線寄存器202接收并存儲(chǔ)來自總線106的信息?？偩€寄存器 202可為任一類型的存儲(chǔ)裝置(例如，先入先出(FIFO)存儲(chǔ)器或其它適合的存儲(chǔ)裝
置)。總線寄存器202所接收及存儲(chǔ)的信息可為任何與總線有關(guān)的信息，但通常包括 每一存儲(chǔ)器存取請(qǐng)求的地址及存儲(chǔ)器屬性，且在寫入請(qǐng)求的情況下，還包括有效載荷。 每一存儲(chǔ)器存取請(qǐng)求的地址也被提供至解碼器204?？墒褂媒獯a器204來確定總線寄 存器202中每一存儲(chǔ)器存取請(qǐng)求的目標(biāo)存儲(chǔ)器裝置。這個(gè)確定用來產(chǎn)生控制總線開關(guān) 206的信號(hào)205?？偩€開關(guān)206用來將總線寄存器202中的每一存儲(chǔ)器存取請(qǐng)求多路分 用至總線106中供其目標(biāo)存儲(chǔ)器裝置使用的適合信道?？墒褂每刂破?08來控制從總 線寄存器202釋放的存儲(chǔ)器存取請(qǐng)求的定時(shí)。
圖3為功能性方塊圖，其圖解說明弱有序處理系統(tǒng)的總線互連中的控制器的一個(gè) 實(shí)例。控制器208主要負(fù)責(zé)基于其從解碼器204接收來的信號(hào)209對(duì)存儲(chǔ)器操作強(qiáng)制 執(zhí)行排序約束。信號(hào)209包括與每一存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器屬性有關(guān)的信息，可將 所述信息存儲(chǔ)在第一寄存器302中。信號(hào)209還包括除目標(biāo)存儲(chǔ)器裝置以外，識(shí)別 始發(fā)處理器所能存取的每一存儲(chǔ)器裝置的信息。每一處理器所能存取的具體存儲(chǔ)器裝 置在設(shè)計(jì)階段期間經(jīng)預(yù)先配置，且因此，可將其程序化或硬連線到解碼器中。在任何 情況下，都可使用第二寄存器304來存儲(chǔ)所述數(shù)據(jù)。如圖3中所示，第一及第二寄存 器302、 304可為分離的寄存器，或者為單個(gè)寄存器。在控制器208的某些實(shí)施例中， 可將來自解碼器204的信息存儲(chǔ)在與其它總線互連功能所共享的寄存器內(nèi)。每一寄存 器可為FIFO或任一其它適合的儲(chǔ)存媒體。
控制器208通過控制從總線寄存器202所釋放的存儲(chǔ)器存取請(qǐng)求的定時(shí)，對(duì)存儲(chǔ) 器的操作強(qiáng)制執(zhí)行排序約束。下文將先結(jié)合指示強(qiáng)有序存儲(chǔ)器存取請(qǐng)求準(zhǔn)備從總線寄 存器202釋放出來的存儲(chǔ)器屬性來闡述所述過程。在所述情況下，第一寄存器302將 存儲(chǔ)器屬性提供至存儲(chǔ)器屏障產(chǎn)生器306作為啟用信號(hào)。同時(shí)，將存儲(chǔ)在第二寄存器 304中的數(shù)據(jù)提供至存儲(chǔ)器屏障產(chǎn)生器306的輸入端。如上所指示，第二寄存器304 中所存儲(chǔ)的數(shù)據(jù)包括除目標(biāo)存儲(chǔ)器裝置以外，識(shí)別始發(fā)處理器所能存取的每一存儲(chǔ) 器裝置的數(shù)據(jù)。當(dāng)存儲(chǔ)器屬性啟用存儲(chǔ)器屏障產(chǎn)生器306時(shí)，可使用所述信息來產(chǎn)生 由所述數(shù)據(jù)所識(shí)別的每一存儲(chǔ)器裝置的存儲(chǔ)器屏障?？赏ㄟ^發(fā)出總線命令將每一存儲(chǔ) 器屏障提供至適合的存儲(chǔ)器裝置，所述總線命令具有識(shí)別起始所述強(qiáng)有序請(qǐng)求的始發(fā) 處理器的屬性。作為另一選擇，可使用單邊信號(hào)傳送或通過其它適合手段將存儲(chǔ)器屏 障提供至適合的存儲(chǔ)器裝置。
可使用控制器208中的邏輯308監(jiān)視來自存儲(chǔ)器裝置的關(guān)于存儲(chǔ)器屏障確認(rèn)的反 饋。"存儲(chǔ)器屏障確認(rèn)"是一個(gè)來自存儲(chǔ)器裝置的信號(hào)，其指示每一由所述存儲(chǔ)器裝 置從在存儲(chǔ)器屏障之前發(fā)出強(qiáng)有序請(qǐng)求的始發(fā)處理器接收而來的存儲(chǔ)器存取請(qǐng)求將在 任何來自所述始發(fā)處理器的隨后存儲(chǔ)器存取請(qǐng)求完成之前進(jìn)行計(jì)算。邏輯308使用來 自第二寄存器304的數(shù)據(jù)來確定針對(duì)存儲(chǔ)器屏障確認(rèn)需要監(jiān)視哪些存儲(chǔ)器裝置。當(dāng)邏 輯308確定已接收到全部的存儲(chǔ)器屏障確認(rèn)時(shí)，其會(huì)產(chǎn)生觸發(fā)以經(jīng)由第一連接211從 總線寄存器202釋放對(duì)應(yīng)的存儲(chǔ)器存取請(qǐng)求。更具體而言，將來自第一寄存器302的 存儲(chǔ)器屬性提供至多路復(fù)用器310的選擇輸入端。多路復(fù)用器310用于當(dāng)存儲(chǔ)器屬性
指示存儲(chǔ)器存取請(qǐng)求為強(qiáng)有序時(shí)將邏輯308所產(chǎn)生的觸發(fā)耦合至總線寄存器202。從 多路復(fù)用器310輸出的觸發(fā)還經(jīng)由第二連接210耦合到解碼器，以(參見圖2)使總 線開關(guān)206的定時(shí)同步。
一旦從總線寄存器釋放存儲(chǔ)器存取請(qǐng)求，則經(jīng)由總線開關(guān)206 (參見圖2)將其 路由至目標(biāo)存儲(chǔ)器裝置。當(dāng)將指示強(qiáng)有序請(qǐng)求的存儲(chǔ)器屬性施加至所述選擇輸入端時(shí)， 可使用控制器208中的第二多路復(fù)用器312來延遲釋放來自第一及第二寄存器302、 304的數(shù)據(jù)，直到從目標(biāo)存儲(chǔ)器裝置接收到存儲(chǔ)器存取確認(rèn)。如早先所論述，所述存 儲(chǔ)器存取請(qǐng)求中所包含的存儲(chǔ)器屬性對(duì)目標(biāo)存儲(chǔ)器裝置強(qiáng)制執(zhí)行排序約束。g卩，所述 目標(biāo)存儲(chǔ)器裝置在執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求之前執(zhí)行由始發(fā)處理器所發(fā)出的所有未 完成的存儲(chǔ)器存取請(qǐng)求。在執(zhí)行所述強(qiáng)有序請(qǐng)求之后，目標(biāo)存儲(chǔ)器裝置產(chǎn)生存儲(chǔ)器存 取確認(rèn)。將所述存儲(chǔ)器存取確認(rèn)反饋到控制器208中的多路復(fù)用器312，其中使用所 述存儲(chǔ)器存取確認(rèn)來產(chǎn)生觸發(fā)以釋放來自第一及第二寄存器302、304的對(duì)應(yīng)于總線寄 存器202中下一個(gè)存儲(chǔ)器存取請(qǐng)求的新數(shù)據(jù)。如果新數(shù)據(jù)包括指示總線寄存器202中 的對(duì)應(yīng)存儲(chǔ)器存取請(qǐng)求為強(qiáng)有序的存儲(chǔ)器屬性，則重復(fù)相同的過程。否則，可立即從 總線寄存器202釋放存儲(chǔ)器存取請(qǐng)求。
控制器208經(jīng)配置以在第一寄存器302中的對(duì)應(yīng)存儲(chǔ)器屬性指示所述請(qǐng)求為弱有 序時(shí)立即從總線寄存器202釋放存儲(chǔ)器存取請(qǐng)求。在所述情況下，使用所述存儲(chǔ)器屬 性來禁用存儲(chǔ)器屏障產(chǎn)生器306。另外，所述存儲(chǔ)器屬性強(qiáng)迫多路復(fù)用器310進(jìn)入一 個(gè)狀態(tài)，所述狀態(tài)將內(nèi)部產(chǎn)生的觸發(fā)耦合至總線寄存器202以經(jīng)由第一連接211釋放 存儲(chǔ)器存取請(qǐng)求。從總線寄存器202釋放存儲(chǔ)器存取請(qǐng)求并經(jīng)由總線開關(guān)206 (參見 圖2)將其耦合至目標(biāo)存儲(chǔ)器裝置。然后，通過從控制器208內(nèi)的第二多路復(fù)用器312 輸出的內(nèi)部產(chǎn)生觸發(fā)，從第一及第二寄存器302、 304釋放對(duì)應(yīng)于下一個(gè)存儲(chǔ)器存取請(qǐng) 求的數(shù)據(jù)。
圖4為功能性方塊圖，其圖解說明弱有序處理系統(tǒng)的總線互連中的控制器的另一 實(shí)例。在這個(gè)實(shí)例中，控制器208從總線寄存器202釋放強(qiáng)有序存儲(chǔ)器存取請(qǐng)求，同 時(shí)將存儲(chǔ)器屏障提供至適合的存儲(chǔ)器裝置。更具體而言，第一寄存器302將總線寄存 器202中的存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器屬性提供至存儲(chǔ)器屏障產(chǎn)生器306。如果所述存 儲(chǔ)器屬性指示所述對(duì)應(yīng)存儲(chǔ)器存取請(qǐng)求為強(qiáng)有序，則啟用存儲(chǔ)器屏障產(chǎn)生器306。當(dāng) 存儲(chǔ)器屏障產(chǎn)生器306啟用時(shí)，則使用第二寄存器304中的數(shù)據(jù)，以除目標(biāo)存儲(chǔ)器裝 置以外，產(chǎn)生始發(fā)處理器所能存取的每一存儲(chǔ)器裝置的存儲(chǔ)器屏障。
由于啟用了存儲(chǔ)器屏障產(chǎn)生器306，所以可使用控制器208中的邏輯314來防止 隨后的存儲(chǔ)器存取請(qǐng)求從總線寄存器202釋放出，直到所述強(qiáng)有序請(qǐng)求由目標(biāo)存儲(chǔ)器 裝置執(zhí)行為止?？墒褂醚舆t316以在由存儲(chǔ)器屬性將觸發(fā)選通去除之前，讓所述內(nèi)部 產(chǎn)生的觸發(fā)從總線寄存器202釋放強(qiáng)有序存儲(chǔ)器請(qǐng)求。以此方式，可將所述存儲(chǔ)器存 取請(qǐng)求與可由始發(fā)處理器存取的其它存儲(chǔ)器裝置的存儲(chǔ)器屏障同時(shí)提供至目標(biāo)存儲(chǔ)器 裝置。
可使用邏輯318監(jiān)視來自目標(biāo)存儲(chǔ)器裝置的關(guān)于存儲(chǔ)器存取確認(rèn)的反饋、及來自 其它始發(fā)處理器所能存取的存儲(chǔ)器裝置的關(guān)于存儲(chǔ)器屏障確認(rèn)的反饋。邏輯31S使用 來自第二寄存器304的數(shù)據(jù)來確定針對(duì)存儲(chǔ)器屏障確認(rèn)需要監(jiān)視哪些存儲(chǔ)器裝置。當(dāng) 邏輯318確定已接收到各種確認(rèn)時(shí)，其會(huì)產(chǎn)生觸發(fā)以從第一及第二寄存器302、 304 釋放對(duì)應(yīng)于總線寄存器202中下一個(gè)存儲(chǔ)器存取請(qǐng)求的新數(shù)據(jù)。將所述觸發(fā)耦合穿過 多路復(fù)用器320，來自第一寄存器202的存儲(chǔ)器屬性會(huì)迫使所述多路復(fù)用器進(jìn)入一個(gè) 適合的狀態(tài)。如果新數(shù)據(jù)包括指示總線寄存器202中對(duì)應(yīng)的存儲(chǔ)器存取為強(qiáng)有序的存 儲(chǔ)器屬性，則重復(fù)相同的過程。否則，可經(jīng)由邏輯314使用內(nèi)部產(chǎn)生的觸發(fā)從總線寄 存器202立即釋放存儲(chǔ)器存取請(qǐng)求。也可將內(nèi)部產(chǎn)生的觸發(fā)耦合穿過多路復(fù)用器320 以從第一及第二寄存器302、 304釋放供總線寄存器202中下一個(gè)存儲(chǔ)器存取請(qǐng)求使用 的數(shù)據(jù)。
提供上述說明旨在使所屬技術(shù)領(lǐng)域的技術(shù)人員能夠?qū)嵺`本文所述的各種實(shí)施例。 所屬技術(shù)領(lǐng)域的技術(shù)人員將易于得出對(duì)所述實(shí)施例的各種修改，且本文所界定的一般 原理可應(yīng)用于其它實(shí)施例。因此，權(quán)利要求書并非意欲限定于本文所示的實(shí)施例，而 是意欲賦予其與權(quán)利要求書語言相一致的完整范疇，其中除非明確指明，否則以單數(shù) 形式提及一個(gè)元件并非意欲表示「一個(gè)及僅一個(gè)」，而是意為「一個(gè)或多個(gè)」。本發(fā) 明通篇所述的為所屬技術(shù)領(lǐng)域的技術(shù)人員已知或隨后已知的各種實(shí)施例的全部等效結(jié) 構(gòu)及功能均以引用方式明確地并入本文中，且意欲由權(quán)利要求書所囊括。此外，無論 在權(quán)利要求書中是否明確闡述，本文揭示內(nèi)容都不打算貢獻(xiàn)于公眾。除非使用措辭「用 于…的裝置」明確地闡述權(quán)利要求要素，或在方法權(quán)利要求的情況下，使用措辭「用 于…的步驟」來闡述權(quán)利要求要素，否則不應(yīng)根據(jù)35U.S.C.S1U第六段的規(guī)定來解 釋任何權(quán)利要求要素。
權(quán)利要求
1、一種弱有序處理系統(tǒng)，其包括多個(gè)存儲(chǔ)器裝置；多個(gè)處理器，所述處理器的每一者均經(jīng)配置以向所述存儲(chǔ)器裝置中的一者或多者產(chǎn)生存儲(chǔ)器存取請(qǐng)求，所述存儲(chǔ)器存取請(qǐng)求的每一者具有可經(jīng)斷定以指示強(qiáng)有序請(qǐng)求屬性；及總線互連，其經(jīng)配置以將所述處理器介接到所述存儲(chǔ)器裝置，所述總線互連進(jìn)一步經(jīng)配置以基于所述屬性對(duì)所述存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
2、 如權(quán)利要求1所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通 過向始發(fā)處理器可存取的其它存儲(chǔ)器裝置中的每一者發(fā)送存儲(chǔ)器屏障來對(duì)從所述始發(fā) 處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
3、 如權(quán)利要求2所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通 過延遲后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到從接收存儲(chǔ)器屏障的所述存儲(chǔ)器裝置中的每一 者接收到存儲(chǔ)器屏障確認(rèn)來對(duì)所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
4、 如權(quán)利要求1所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通 過將所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求與其存儲(chǔ)器屬性一同發(fā)送至所述目標(biāo)存儲(chǔ)器裝置來對(duì) 從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器請(qǐng)求強(qiáng)制執(zhí)行排序約束。
5、 如權(quán)利要求4所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通 過延遲后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到從所述目標(biāo)存儲(chǔ)器裝置接收到存儲(chǔ)器存取確認(rèn) 來對(duì)所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
6、 如權(quán)利要求4所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通 過向所述始發(fā)處理器可存取的其它存儲(chǔ)器裝置中的每一者發(fā)送存儲(chǔ)器屏障來對(duì)所述強(qiáng) 有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
7、 如權(quán)利要求6所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通 過延遲后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到從接收存儲(chǔ)器屏障的所述存儲(chǔ)器裝置中的每一 者接收到存儲(chǔ)器屏障確認(rèn)來對(duì)所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
8、 如權(quán)利要求6所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通 過延遲后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到從所述目標(biāo)存儲(chǔ)器裝置接收到存儲(chǔ)器存取確認(rèn) 來對(duì)所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
9、 一種弱有序處理系統(tǒng)，其包括 多個(gè)存儲(chǔ)器裝置；多個(gè)處理器，所述處理器的每一者均經(jīng)配置以向所述存儲(chǔ)器裝置的一者或多者產(chǎn) 生存儲(chǔ)器存取請(qǐng)求，所述存儲(chǔ)器存取請(qǐng)求的每一者具有可經(jīng)斷定以指示強(qiáng)有序請(qǐng)求的 屬性；及總線互連，其具有用于將所述處理器介接到所述存儲(chǔ)器裝置的裝置、及用于基于 所述屬性對(duì)所述存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束的裝置。
10、 一種總線互連，其包括總線開關(guān)，其經(jīng)配置以將弱有序處理系統(tǒng)中的多個(gè)處理器介接到多個(gè)存儲(chǔ)器裝 置，所述處理器的每一者經(jīng)配置以向所述存儲(chǔ)器裝置中的一者或多者產(chǎn)生存儲(chǔ)器存取 請(qǐng)求，且所述存儲(chǔ)器存取請(qǐng)求的每一者具有可經(jīng)斷定以指示強(qiáng)有序請(qǐng)求的屬性；及控制器，其經(jīng)配置以基于所述屬性對(duì)所述存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
11、 如權(quán)利要求10所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以通過向始 發(fā)處理器可存取的其它存儲(chǔ)器裝置中的每一者發(fā)送存儲(chǔ)器屏障來對(duì)從所述始發(fā)處理器 到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
12、 如權(quán)利要求11所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以通過延遲 后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到從接收存儲(chǔ)器屏障的所述存儲(chǔ)器裝置中的每一者接收 到存儲(chǔ)器屏障確認(rèn)來對(duì)所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
13、 如權(quán)利要求10所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以通過將所 述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求與其存儲(chǔ)器屬性一同發(fā)送至所述目標(biāo)存儲(chǔ)器裝置來對(duì)從始發(fā) 處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器請(qǐng)求強(qiáng)制執(zhí)行排序約束。
14、 如權(quán)利要求13所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以通過延遲 后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到從所述目標(biāo)存儲(chǔ)器裝置接收存儲(chǔ)器存取確認(rèn)來對(duì)所述 強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
15、 一種在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的方法，其包括 從多個(gè)處理器接收對(duì)多個(gè)存儲(chǔ)器裝置的存儲(chǔ)器存取請(qǐng)求，所述存儲(chǔ)器存取請(qǐng)求中的一者具有指示強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器屬性；及響應(yīng)于所述屬性，相對(duì)于其它存儲(chǔ)器存取請(qǐng)求對(duì)強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行 排序約束。
16、 如權(quán)利要求15所述的方法，其中所述強(qiáng)有序請(qǐng)求是來自請(qǐng)求存取目標(biāo)存儲(chǔ)器裝置的始發(fā)處理器，且其中通過向所述始發(fā)處理器可存取的其它存儲(chǔ)器裝置中的每 一者發(fā)送存儲(chǔ)器屏障來強(qiáng)制執(zhí)行所述排序約束。
17、 如權(quán)利要求16所述的方法，其中通過延遲后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到從接收存儲(chǔ)器屏障的所述存儲(chǔ)器裝置中的每一者接收到存儲(chǔ)器屏障確認(rèn)來強(qiáng)制執(zhí)行所 述排序約束。
18、 如權(quán)利要求15所述的方法，其中所述強(qiáng)有序請(qǐng)求是來自請(qǐng)求存取目標(biāo)存儲(chǔ) 器裝置的始發(fā)處理器，且其中通過將所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求與其存儲(chǔ)器屬性一同 發(fā)送至所述目標(biāo)存儲(chǔ)器裝置來強(qiáng)制執(zhí)行所述排序約束。
19、 如權(quán)利要求18所述的方法，其中通過延遲后續(xù)存儲(chǔ)器存取請(qǐng)求的傳輸直到 從所述目標(biāo)存儲(chǔ)器裝置接收到存儲(chǔ)器存取確認(rèn)來強(qiáng)制執(zhí)行所述排序約束。
20、 如權(quán)利要求19所述的方法，其中通過向所述始發(fā)處理器可存取的其它存儲(chǔ) 器裝置中的每一者發(fā)送存儲(chǔ)器屏障來強(qiáng)制執(zhí)行所述排序約束。
全文摘要
本發(fā)明涉及一種弱有序處理系統(tǒng)及用于在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的方法。所述處理系統(tǒng)包括多個(gè)存儲(chǔ)器裝置及多個(gè)處理器。所述處理器的每一者均經(jīng)配置以向存儲(chǔ)器裝置中的一者或多者產(chǎn)生存儲(chǔ)器存取請(qǐng)求，其中存儲(chǔ)器存取請(qǐng)求的每一者均具有可經(jīng)斷定以指示強(qiáng)有序請(qǐng)求的屬性。所述處理系統(tǒng)進(jìn)一步包括經(jīng)配置以將所述處理器介接到存儲(chǔ)器裝置的總線互連，所述總線互連進(jìn)一步經(jīng)配置以基于所述屬性對(duì)存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束。
文檔編號(hào)G06F13/16GK101176083SQ200680016661
公開日2008年5月7日 申請(qǐng)日期2006年3月23日 優(yōu)先權(quán)日2005年3月23日
發(fā)明者托馬斯·安德魯·薩托里烏斯, 托馬斯·菲利普·施派爾, 理查德·杰拉爾德·霍夫曼, 詹姆斯·愛德華·沙利文, 詹姆斯·諾里斯·迪芬德爾費(fèi)爾, 賈亞·普拉喀什·蘇布拉馬尼亞姆·賈納桑 申請(qǐng)人:高通股份有限公司