專利名稱：微型計(jì)算機(jī)及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及LSI的測(cè)試，特別涉及用于在LSI的實(shí)際動(dòng)作狀態(tài)下 實(shí)現(xiàn)板(board)級(jí)的互聯(lián)測(cè)試的電路構(gòu)成及其測(cè)試方法。
背景技術(shù)：
在安裝有為了特定的用途而設(shè)計(jì)制造的ASIC (Application Specific Integrated Circuit)的板中，作為在其制造時(shí)檢查板的正品、 次品的方法，廣泛進(jìn)4亍采用JTAG的邊界掃描測(cè)試(Boundary Scan Test )。當(dāng)用該JTAG進(jìn)行板級(jí)的互聯(lián)測(cè)試的情況下，并不使執(zhí)行ASIC 的原本的動(dòng)作的電路(以下，稱為用戶電路)動(dòng)作，而只使用JTAG 電路進(jìn)行。由此，不管用戶電路的電路構(gòu)成如4可都可以通用地實(shí)施測(cè) 試。作為測(cè)試方法，有IEEE1149的EXTEST這一測(cè)試(例如參照非 專利文獻(xiàn)l)。
可是，目前，高速ASIC的I/O (輸入/輸出)接口主要使用HSS 或者源同步型。源同步接口 (I/O電路)適合于高速動(dòng)作，在DDR (Double Data Rate)或QDR (Quad Data Rate)等的SDRAM (Synchronous Dynamic Random Access Memory)或各種高速CPU 總線中使用。該接口從發(fā)送一側(cè)(以下，稱為T(mén)R—側(cè))芯片向接收 一側(cè)(以下，稱為REC—側(cè))芯片發(fā)送用于和芯片數(shù)據(jù)同時(shí)鎖存的時(shí) 鐘。
在這樣的高速動(dòng)作的電路中，即使在測(cè)試中，重點(diǎn)考慮的是不僅 實(shí)施確認(rèn)邏輯是否正確的EXTEST那樣的靜態(tài)的測(cè)試，而且實(shí)施在實(shí) 際動(dòng)作狀態(tài)下的測(cè)試(速度上的測(cè)試，At speed test)。
以往，通過(guò)ASIC的板設(shè)計(jì)者、系統(tǒng)設(shè)計(jì)者以及微代碼設(shè)計(jì)者開(kāi) 發(fā)測(cè)試用程序而進(jìn)行系統(tǒng)級(jí)測(cè)試，進(jìn)行了板級(jí)的源同步接口的速度上
的測(cè)試。
非專利文獻(xiàn)1: IEEE STD1149.1-1990， "IEEE Standard Test Access Port and Boundary-Scan Architecture", published by IEEE, Inc., 345 Eas"7th Street, NY 10017， USA
如上所述，在高速動(dòng)作的ASIC的源同步接口中，希望執(zhí)行速度 上的測(cè)試。但是以往，對(duì)于該接口不存在以板級(jí)進(jìn)行速度上的測(cè)試的 通用的方法。
此外如上所述，用系統(tǒng)級(jí)測(cè)試，事實(shí)上是在板級(jí)上進(jìn)行速度上的 測(cè)試，但這種情況下，存在以下的問(wèn)題。在系統(tǒng)級(jí)測(cè)試中，結(jié)果是故 障的情況下，進(jìn)行調(diào)試，但當(dāng)在源同步接口中有問(wèn)題的情況下，該調(diào) 試不容易。這是因?yàn)榻涌诘牟涣贾皇菍?dǎo)致數(shù)據(jù)變化，芯片內(nèi)的狀態(tài)寄 存器是正常的緣故。即，控制信號(hào)正確地動(dòng)作，但只是所觀察的數(shù)據(jù) 不正常。因而，確定問(wèn)題的原因非常困難。

發(fā)明內(nèi)容
因而，本發(fā)明的目的在于，實(shí)現(xiàn)用于不用系統(tǒng)級(jí)測(cè)試而用板級(jí)執(zhí) 行ASIC內(nèi)部的源同步接口的速度上的測(cè)試的通用的結(jié)構(gòu)(電路構(gòu)成 以及動(dòng)作方法)。
達(dá)到上述目的的本發(fā)明作為以下那樣構(gòu)成的^:型計(jì)算機(jī)實(shí)現(xiàn)。該 微型計(jì)算機(jī)安裝有用源同步接口連接的多個(gè)IC (集成電路)，而后， 根據(jù)源同步接口的數(shù)據(jù)的發(fā)送一側(cè)的IC具備發(fā)送實(shí)際動(dòng)作中的動(dòng)作 時(shí)鐘的PLL (Phase-Locked Loop:鎖相環(huán))電路；按照從該P(yáng)LL電 路發(fā)送的動(dòng)作時(shí)鐘，送出測(cè)試數(shù)據(jù)的第l觸發(fā)器；按照從該P(yáng)LL電路 發(fā)送的動(dòng)作時(shí)鐘送出源同步中的同步時(shí)鐘的第2觸發(fā)器。另一方面， 根據(jù)源同步接口的數(shù)據(jù)的接收一側(cè)的IC具備按照從第2觸發(fā)器送出的 同步時(shí)鐘，取入從第l觸發(fā)器送出的測(cè)試數(shù)據(jù)的第3觸發(fā)器。
更詳細(xì)地說(shuō)，發(fā)送一側(cè)的IC進(jìn)一步具備從由PLL電路發(fā)送的動(dòng) 作時(shí)鐘抽出2個(gè)脈沖信號(hào)的2脈沖生成電路。而后，第l觸發(fā)器按照 在該2脈沖生成電路中抽出的2個(gè)脈沖信號(hào)，送出測(cè)試數(shù)據(jù)。同樣，
第2觸發(fā)器按照在2脈沖生成電路中抽出的2個(gè)脈沖信號(hào)送出同步時(shí) 鐘。
進(jìn)一步詳細(xì)地說(shuō)，送出一側(cè)的IC的第1觸發(fā)器與第2觸發(fā)器送 出的同步時(shí)鐘相比還延遲2個(gè)脈沖信號(hào)的半周期量而送出測(cè)試數(shù)據(jù)。 或者，該第l觸發(fā)器在和第2觸發(fā)器送出的同步時(shí)鐘相同的時(shí)鐘沿送 出測(cè)試數(shù)椐。后者的情況下，接收一側(cè)的IC具備DDL (Digital Delay Line:數(shù)字延遲線)電路等的延遲單元，將接收到的同步時(shí)鐘延遲7t/2 的量而提供給第3觸發(fā)器。
該發(fā)送一側(cè)的IC的第1觸發(fā)器能夠用帶置位/復(fù)位的觸發(fā)器構(gòu) 成。這種情況下，發(fā)送一側(cè)的IC進(jìn)一步具備JTAG TEST DATA RESISTER (以下稱為JTAG—TDR，參照非專利文獻(xiàn)l),通過(guò)根椐 在該JTAG_TDR中保持的值，對(duì)第1觸發(fā)器進(jìn)行置位或者復(fù)位，在 該第l觸發(fā)器中保持測(cè)試數(shù)據(jù)。此外，還可以設(shè)置成，通過(guò)經(jīng)由用發(fā) 送一側(cè)的IC的第1觸發(fā)器構(gòu)成的掃描鏈對(duì)測(cè)試數(shù)據(jù)進(jìn)行移位掃描，在 第l觸發(fā)器中輸入測(cè)試數(shù)據(jù)的構(gòu)成。
此外，本發(fā)明也可以作為微型計(jì)算機(jī)的測(cè)試方法掌握。作為該測(cè) 試的對(duì)象的微型計(jì)算機(jī)安裝用源同步接口連接的多個(gè)IC。而后，在根 椐源同步接口的數(shù)據(jù)的發(fā)送一側(cè)的IC中，包含在數(shù)據(jù)送出用的第l 觸發(fā)器以及同步時(shí)鐘送出用的第2觸發(fā)器中設(shè)定初始值的步驟；從發(fā) 送實(shí)際動(dòng)作中的動(dòng)作時(shí)鐘的PLL電路發(fā)送時(shí)鐘信號(hào)，按照該時(shí)鐘信 號(hào)，從第1觸發(fā)器以及第2觸發(fā)器送出初始值的數(shù)椐以及同步時(shí)鐘的 步驟，并且，在根據(jù)源同步接口的數(shù)據(jù)的接收一側(cè)的IC中，包含數(shù)據(jù) 接收用的第3觸發(fā)器按照從第2觸發(fā)器送出的同步時(shí)鐘取入從第l觸 發(fā)器送出的初始值的數(shù)據(jù)的步驟。
在此，在第1、第2觸發(fā)器中設(shè)定初始值的步驟包含使與這些 第1、第2觸發(fā)器對(duì)應(yīng)設(shè)置的JTAG—TDR保持規(guī)定的值的步驟；通過(guò) 與該JTAG—TDR保持的值相應(yīng)地對(duì)對(duì)應(yīng)的第1、第2觸發(fā)器進(jìn)行置位 或者復(fù)位，設(shè)定這些第1、第2觸發(fā)器的初始值的步驟?；蛘?，在該 第1、第2觸發(fā)器中設(shè)定初始值的步驟中，通過(guò)對(duì)于構(gòu)成掃描鏈的第1、第2觸發(fā)器，經(jīng)由掃描鏈掃描移位測(cè)試數(shù)據(jù)來(lái)設(shè)定初始值。
進(jìn)而本發(fā)明還作為針對(duì)安裝用源同步接口連接的多個(gè)IC的微型 計(jì)算機(jī)的以下那樣的測(cè)試方法來(lái)掌握。該測(cè)試方法包含根據(jù)源同步 接口的數(shù)據(jù)的發(fā)送一側(cè)的觸發(fā)器輸入測(cè)試數(shù)據(jù)并保持的步驟；從發(fā)送 實(shí)際動(dòng)作中的動(dòng)作時(shí)鐘的PLL電路發(fā)送時(shí)鐘信號(hào)，按照時(shí)鐘信號(hào)送出 保持在發(fā)送一側(cè)的觸發(fā)器中的測(cè)試數(shù)據(jù)以及在源同步中的同步時(shí)鐘的 步驟；根據(jù)源同步接口的數(shù)據(jù)的接收一側(cè)的觸發(fā)器按照同步時(shí)鐘取入 測(cè)試數(shù)據(jù)的步驟。
在此，發(fā)送一側(cè)的觸發(fā)器輸入測(cè)試數(shù)據(jù)的步驟包含使與該發(fā)送 一側(cè)的觸發(fā)器對(duì)應(yīng)設(shè)置的JTAG—TDR保持規(guī)定的值的步驟；通過(guò)根 椐該JTAGJTDR保持的值對(duì)對(duì)應(yīng)的發(fā)送一側(cè)的觸發(fā)器進(jìn)行置位或者 復(fù)位，使發(fā)送一側(cè)的觸發(fā)器保持測(cè)試數(shù)據(jù)的步驟?；蛘?，在該發(fā)送一 側(cè)的觸發(fā)器輸入測(cè)試數(shù)據(jù)的步驟中，通過(guò)對(duì)構(gòu)成掃描鏈的發(fā)送一側(cè)的 觸發(fā)器，經(jīng)由掃描鏈掃描移位測(cè)試數(shù)據(jù)，在發(fā)送一側(cè)的觸發(fā)器中保持 測(cè)試數(shù)據(jù)。
如果采用上述那樣構(gòu)成的本發(fā)明，則在用ASIC內(nèi)部的源同步接 口連接的芯片之間，能夠按照和實(shí)際動(dòng)作一樣的時(shí)鐘信號(hào)傳送數(shù)據(jù)。 其后，通過(guò)使用設(shè)置在接收一側(cè)芯片上的觀測(cè)用的JTAG—TDR取出 數(shù)據(jù)的傳送結(jié)果并進(jìn)行評(píng)價(jià)，可以不用系統(tǒng)級(jí)測(cè)試，而用板級(jí)進(jìn)行速 度上的測(cè)試。
此外，如果采用該測(cè)試方法，因?yàn)槟軌颡?dú)立地評(píng)價(jià)傳送芯片間的 各連接路徑的數(shù)據(jù)，所以和系統(tǒng)級(jí)測(cè)試不同，當(dāng)發(fā)現(xiàn)了問(wèn)題的情況下， 可以容易確定其原因。


圖l是表示涉及應(yīng)用本發(fā)明的第l種實(shí)施方式的源同步的電路的 整體構(gòu)成的圖。
圖2是表示在圖1所示的電路中，成為本實(shí)施方式的對(duì)象的最基 本的源同步的電路要素的圖。
圖3是表示圖2所示的觸發(fā)器F3的信號(hào)波形的圖。 圖4是表示圖2所示的觸發(fā)器F4的信號(hào)波形的圖。 圖5是表示對(duì)本實(shí)施方式中的芯片的觸發(fā)器進(jìn)行初始化的電路的 構(gòu)成的圖。
圖6是表示采用本實(shí)施方式的測(cè)試執(zhí)行時(shí)的信號(hào)波形的圖。
圖7是表示本實(shí)施方式的測(cè)試的概略流程的流程圖。
圖8是表示在本實(shí)施方式中使用的TR—側(cè)觸發(fā)器的電路構(gòu)成的圖。
圖9是表示在本實(shí)施方式中使用的REC —側(cè)觸發(fā)器的電路構(gòu)成的圖。
圖10是表示在本實(shí)施方式中使用的JTAG—TDR的電路構(gòu)成的圖。
圖11是說(shuō)明在本實(shí)施方式中使用的信號(hào)UpdateDR_L以及 RunTestldle的圖。
圖12是表示涉及應(yīng)用本發(fā)明的第2種實(shí)施方式的源同步的電路 的整體構(gòu)成的圖。
圖13是表示在圖12所示的電路中，成為本實(shí)施方式的對(duì)象的最 基本的源同步的電路要素的圖。
圖14是表示在圖13所示的觸發(fā)器F13的信號(hào)波形的圖。
圖15是表示在圖13所示的觸發(fā)器F14的信號(hào)波形的圖。
圖16是表示涉及應(yīng)用本發(fā)明的第3種實(shí)施方式的源同步的電路 的整體構(gòu)成的圖。
圖17是表示在本實(shí)施方式中使用的TR —側(cè)觸發(fā)器的電路構(gòu)成的圖。
圖18是表示在圖16所示的電路中，成為本實(shí)施方式的對(duì)象的最 基本的源同步的電路要素的圖。
圖19是表示圖18所示的觸發(fā)器F23的信號(hào)波形的圖。 圖20是表示圖18所示的觸發(fā)器F24的信號(hào)波形的圖。 圖21是表示根據(jù)本實(shí)施方式的測(cè)試執(zhí)行時(shí)的信號(hào)波形的圖。
(符號(hào)說(shuō)明)
F1畫(huà)F4、 Fll-F14、 F21-F24:觸發(fā)器 11: PLL電路 12: PLL控制器 13: 2脈沖生成部
14、 21: TAP控制器
15、 22:指令寄存器 23: DDL電路
24:時(shí)鐘控制部
具體實(shí)施例方式
以下，參照附圖詳細(xì)說(shuō)明用于實(shí)施本發(fā)明的最佳的形態(tài)(以下， 稱為實(shí)施方式)。
首先，說(shuō)明本發(fā)明的概要。本發(fā)明的測(cè)試對(duì)ASIC上的多個(gè)芯片 (電路)，著眼于進(jìn)行數(shù)據(jù)的交換(涉及源同步)的2個(gè)芯片的組的 每一個(gè)，測(cè)試從TR (發(fā)送) 一側(cè)的芯片向REC (接收) 一側(cè)的芯片 的傳送。在該測(cè)試中，首先將涉及TR—側(cè)芯片以及REC—側(cè)芯片雙 方的源同步的觸發(fā)器初始化為規(guī)定的值。接著，用和實(shí)際動(dòng)作一樣的 速度的時(shí)鐘驅(qū)動(dòng)源同步接口 ( source synchronous interface )，將TR 一側(cè)觸發(fā)器的值(測(cè)試數(shù)據(jù))傳送到REC—側(cè)觸發(fā)器。而后，讀出存 儲(chǔ)在REC —側(cè)觸發(fā)器上的結(jié)果并觀測(cè)。
這樣，在本發(fā)明中，在源同步接口中，因?yàn)橐院蛯?shí)際動(dòng)作一樣的 速度傳送測(cè)試數(shù)據(jù)，所以實(shí)現(xiàn)速度上的測(cè)試。有時(shí)也可以采用在測(cè)試 中使用的與源同步有關(guān)的觸發(fā)器共用JTAG—TDR的方法。
可是，作為實(shí)現(xiàn)源同步的方式有(a) TR—側(cè)使數(shù)據(jù)和時(shí)鐘錯(cuò) 開(kāi)半周期送出的方式；(b) TR—側(cè)在相同的時(shí)鐘沿送出數(shù)據(jù)和時(shí)鐘 的方式。其中，在(b)方式中，在很多情況下，在REC—側(cè)芯片中， 通過(guò)用DDL ( Digital Delay Line )電路等的延遲單元將同步時(shí)鐘延遲 tt/2 (卯度)，使時(shí)鐘沿和數(shù)據(jù)的定時(shí)錯(cuò)開(kāi)(以下，將使時(shí)鐘錯(cuò)開(kāi)7t/2
的裝置總稱為DDL)，用該同步時(shí)鐘將數(shù)據(jù)鎖存在觸發(fā)器中。
此外，作為在與源同步有關(guān)的觸發(fā)器中設(shè)置初始值(測(cè)試數(shù)據(jù)) 的方法，有作為與源同步有關(guān)的觸發(fā)器使用帶置位/復(fù)位的觸發(fā)器，使 用置位/復(fù)位信號(hào)設(shè)置初始值的方法。進(jìn)而，能夠使用當(dāng)用上述(b) 方式實(shí)現(xiàn)源同步的情況下，TR—側(cè)觸發(fā)器共享JTAGJTDR (即，采 用在JTAG中使數(shù)據(jù)移位的方法，在TR—側(cè)觸發(fā)器中設(shè)置初始值) 的方法。因而，為了實(shí)現(xiàn)本發(fā)明的測(cè)試能夠假定3種電路構(gòu)成。以下， 根據(jù)這些電路構(gòu)成舉出第1-第3種實(shí)施方式來(lái)說(shuō)明本發(fā)明。 〈第l種實(shí)施方式〉
在第l種實(shí)施方式中，作為實(shí)現(xiàn)源同步的方式，說(shuō)明使用TR — 側(cè)將數(shù)據(jù)和時(shí)鐘錯(cuò)開(kāi)半周期送出的方式的情況。
圖1是表示涉及應(yīng)用本實(shí)施方式的源同步的電路的整體構(gòu)成的 圖。在圖1中，芯片A是TR—側(cè)芯片，芯片B是REC—側(cè)芯片。 在圖1中，只記載了與源同步有關(guān)的電路部分，但實(shí)際上，芯片A、 B 當(dāng)然都存在各自的系統(tǒng)電路。而且，圖1所示的芯片A、芯片B的區(qū) 別僅在于表示TR—側(cè)芯片還是REC—側(cè)芯片。即，ASIC內(nèi)的各芯 片根據(jù)在源同步接口中的立場(chǎng)(是TR—側(cè)還是REC—側(cè))，成為芯 片A或者芯片B。
在芯片A中，F(xiàn)F—T是TR —側(cè)觸發(fā)器。在本實(shí)施方式中，TR 一側(cè)觸發(fā)器是帶置位/復(fù)位的觸發(fā)器，在圖8中表示其構(gòu)成。此外，在 芯片B中，F(xiàn)F—R是REC—側(cè)觸發(fā)器。REC—側(cè)觸發(fā)器也是帶置位/ 復(fù)位的觸發(fā)器，圖9表示其構(gòu)成。芯片A、B的TDR—FF是JTAG一TDR， 圖IO表示其構(gòu)成。
圖2是表示在圖1所示的電路中，成為本實(shí)施方式的對(duì)象的最基 本的源同步的電路要素的圖。在圖2中，作為涉及源同步的觸發(fā)器， 在芯片A (TR—側(cè))中表示數(shù)據(jù)發(fā)送用的觸發(fā)器Fl、同步時(shí)鐘發(fā)送 用的觸發(fā)器F2，在芯片B(REC—側(cè))中表示數(shù)據(jù)接收用的F3以及 F4。在REC —側(cè)觸發(fā)器F3、 F4中，觸發(fā)器F3在從觸發(fā)器F2發(fā)送的 同步時(shí)鐘的上升沿取入從觸發(fā)器F1發(fā)送的數(shù)椐。此外，觸發(fā)器F4在
從觸發(fā)器F2發(fā)送的同步時(shí)鐘的下降沿取入從觸發(fā)器Fl發(fā)送的數(shù)據(jù)。
在圖2中，對(duì)1個(gè)同步時(shí)鐘發(fā)送用觸發(fā)器F2圖示了各1個(gè)觸發(fā) 器F1、 F3、 F4，但實(shí)際上，對(duì)于1個(gè)同步時(shí)鐘發(fā)送用觸發(fā)器F2設(shè)置 數(shù)個(gè)數(shù)據(jù)發(fā)送用觸發(fā)器Fl,在芯片B上設(shè)置與觸發(fā)器F1對(duì)應(yīng)數(shù)量的 觸發(fā)器F3、 F4 (參照?qǐng)D1)。而后，在芯片A、 B中，設(shè)置數(shù)組這樣 的觸發(fā)器F1-F4的組。例如，對(duì)于觸發(fā)器F2設(shè)置各8個(gè)觸發(fā)器F1、 F3、 F4,如果在芯片A、 B中有4組這樣的觸發(fā)器Fl-F4的組，則該 芯片A、 B之間的數(shù)據(jù)的傳送率是32位(二8位x4) /時(shí)鐘沿。
此外，這些多個(gè)TR—側(cè)觸發(fā)器Fl、 F2在芯片A內(nèi)部構(gòu)成制造 測(cè)試用的掃描鏈(scan chain)，與設(shè)置在芯片A上的輸入端子(掃 描輸入)以及輸出端子(掃描輸出)連接。同樣，REC —側(cè)觸發(fā)器 F3、 F4在芯片B內(nèi)部構(gòu)成掃描鏈，與設(shè)置在芯片B上的輸入端子(掃 描輸入)以及輸出端子(掃描輸出)連接。本實(shí)施方式中的觸發(fā)器F1、 F2、 F3、 F4分別根據(jù)作為對(duì)應(yīng)的JTAGJTDR的TDR_FF (參照?qǐng)D1) 的輸出進(jìn)行置位/復(fù)位。此外，F(xiàn)l、 F2、 F3、 F4是MUXSCAN設(shè)計(jì)用 觸發(fā)器，在本測(cè)試時(shí)，F(xiàn)l、 F2是選擇信號(hào)SE-'l，， F3、 F4是選擇信 號(hào)SE一0，。在說(shuō)明了以后的其他的實(shí)施方式的圖13、圖18中也一樣。 進(jìn)一步說(shuō)明芯片A的觸發(fā)器Fl、 F2。
數(shù)據(jù)傳送用的TR —側(cè)觸發(fā)器Fl通過(guò)TDR一FF的控制來(lái)設(shè)置值 (測(cè)試數(shù)據(jù))。而后，通過(guò)多路轉(zhuǎn)接器M1輸入控制信號(hào)SG—P="l"， 將觸發(fā)器Fl自身的輸出反轉(zhuǎn)后再次輸入，進(jìn)而在來(lái)自PLL (Phase-Locked Loop )電路11的時(shí)鐘信號(hào)CLK2的下降沿上，輸出 所保持的值(DATAOUT)。
另一方面，同步時(shí)鐘發(fā)送用的TR —側(cè)觸發(fā)器F2通過(guò)TDR—FF 的控制設(shè)置初始值。而后，通過(guò)多路轉(zhuǎn)接器M2輸入控制信號(hào) SG—P="l"，將觸發(fā)器F2自身的輸出反轉(zhuǎn)后再次輸入，進(jìn)而通過(guò)按原 樣直接輸入來(lái)自PLL電路11的時(shí)鐘信號(hào)CLK2，將保持的值作為同 步時(shí)鐘輸出(CLKOUT )。通過(guò)該構(gòu)成，觸發(fā)器Fl的輸出DATAOUT 和觸發(fā)器F2的輸出CLKOUT錯(cuò)開(kāi)時(shí)鐘信號(hào)CLK2的半周期的量。
在此，從PLL電路11輸出的時(shí)鐘信號(hào)CLK2是在實(shí)際動(dòng)作中和 控制芯片A的動(dòng)作的動(dòng)作時(shí)鐘一樣的頻率的時(shí)鐘信號(hào)。
以下，進(jìn)一步說(shuō)明芯片B的觸發(fā)器F3、 F4。
數(shù)據(jù)接收用的REC —側(cè)觸發(fā)器F3通過(guò)TDR—FF的控制設(shè)置初 始值。而后，將從芯片A接收到的CLKOUT作為動(dòng)作時(shí)鐘STB—clk 按原樣直接輸入而不反轉(zhuǎn)，與此對(duì)應(yīng)地取入從芯片A接收到的 DATAOUT。由此，從觸發(fā)器F3輸出DATAOUT的值(測(cè)試數(shù)據(jù)) (DP),之后鎖存在觀測(cè)用的TDR_DP中。
另 一方面，另 一數(shù)據(jù)接收用的REC —側(cè)觸發(fā)器F4通過(guò)TDR一FF 的控制設(shè)置初始值。而后，將從芯片A接收到同步時(shí)鐘CLKOUT作 為動(dòng)作時(shí)鐘STB—clk反轉(zhuǎn)而輸入，與此對(duì)應(yīng)地取入從芯片A接收到的 DATAOUT。由此，從觸發(fā)器F4輸出DATAOUT的值(測(cè)試數(shù)據(jù)) (DN)，之后鎖存在觀測(cè)用的TDR—DN中。
圖3是表示觸發(fā)器F3中的信號(hào)波形的圖。
如果參照?qǐng)D3，則在根據(jù)芯片A的PLL電路ll的2個(gè)時(shí)鐘信號(hào) CLK2中，在第1個(gè)上升沿從觸發(fā)器F2輸出同步時(shí)鐘(CLKOUT)， STB一clk下降。而后，在該第1個(gè)時(shí)鐘信號(hào)CLK2的下降沿，從觸發(fā) 器F1輸出測(cè)試數(shù)據(jù)(DATAOUT)。接著，在第2個(gè)時(shí)鐘信號(hào)CLK2 的上升沿結(jié)束同步時(shí)鐘的輸出，STB—clk上升，由此將測(cè)試數(shù)據(jù)的值 取入到芯片B的觸發(fā)器F3 (DP)。而且，圖示的(F1一0，)表示用 TDR—FF將F1初始化為"0"。以下相同。
圖4是表示在觸發(fā)器F4中的信號(hào)波形的圖。
如果參照?qǐng)D4,則在根據(jù)芯片A的PLL電路11的2個(gè)時(shí)鐘信號(hào) CLK2中，在第1個(gè)上升沿從觸發(fā)器F2輸出同步時(shí)鐘(CLKOUT )， STB—clk上升。而后在該第1個(gè)時(shí)鐘信號(hào)CLK2的下降沿，從觸發(fā)器 Fl輸出測(cè)試數(shù)據(jù)(DATAOUT )。接著，在第2個(gè)時(shí)鐘信號(hào)CLK2的 上升沿結(jié)束同步時(shí)鐘的輸出，STB—clk下降，由此，將測(cè)試數(shù)據(jù)的值 取入到芯片B的觸發(fā)器F4 ( DN )。
以下，_沈明針對(duì)涉及本實(shí)施方式中的源同步的觸發(fā)器Fl-F4的初 始值的設(shè)定方法。
圖5是表示對(duì)芯片A的觸發(fā)器F1、 F2進(jìn)行初始化的電路的構(gòu)成 的圖。圖示的帶置位/復(fù)位的觸發(fā)器是圖2所示的芯片A的觸發(fā)器Fl 或者觸發(fā)器F2。在圖5中，首先在TDR一FF中存儲(chǔ)值。而后，在 UpdateDR—L="l"t，用存儲(chǔ)在TDR—FF中的值對(duì)觸發(fā)器Fl、 F2進(jìn) 行置位或者復(fù)位。所謂UpdateDR一L這一信號(hào)如圖11那樣生成。以 下一樣。在圖示的例子中，如果TDR—FF的值是"1"，則對(duì)觸發(fā)器F1、 F2進(jìn)行復(fù)位，如果TDR_FF的值是"0"，則對(duì)觸發(fā)器Fl、 F2進(jìn)行置 位。而且，圖11參照了非專利文獻(xiàn)l的圖5-5，圖中的A、 B、 C、 D 信號(hào)的生成、電路表迷方法依據(jù)圖5-5。
以上說(shuō)明了芯片A的觸發(fā)器Fl、 F2的初始化方法，但在本實(shí)施 方式中，芯片B的觸發(fā)器F3、 F4也是同樣的構(gòu)成，根據(jù)在芯片B中 的TDR—FF進(jìn)行置位或者復(fù)位。因此，在圖中，表示為F1、 F2(F3、 F4)。
再次參照?qǐng)D1，說(shuō)明包含涉及作為本實(shí)施方式的測(cè)試對(duì)象的源同 步的觸發(fā)器的芯片級(jí)的連接關(guān)系。
首先如果參照TR —側(cè)的芯片A，則在該芯片A上除了上述的 FF—T以及TDR—FF之外具備作為發(fā)送動(dòng)作時(shí)鐘的動(dòng)作時(shí)鐘發(fā)送部 的PLL電路11以及本測(cè)試用的PLL控制器12;從由PLL電路11 發(fā)送的動(dòng)作時(shí)鐘中抽出2脈沖并輸出的2脈沖生成部13;用于進(jìn)行 JTAG的控制的TAP控制器14;指令寄存器(Instruction Register: IR)15。而后，TAP控制器14以及指令寄存器15的輸出經(jīng)由指令譯 碼器以及門(mén)電路A1、 A2、 A3，提供給TDR—FF、 FF—T、 2脈沖生成 部13等。
PLL控制器12控制成在將分配給本測(cè)試的JTAG指令的位列(以 下稱為測(cè)試位)存儲(chǔ)在指令寄存器15中后，PLL電路ll用和實(shí)際動(dòng) 作相同的頻率進(jìn)行發(fā)送。
AND門(mén)電路Al在將測(cè)試位存儲(chǔ)在指令寄存器15中， ShiftDR—'l"的情況下，將TCK提供給TDR—FF。
AND門(mén)電路A2在將測(cè)試位存儲(chǔ)在指令寄存器15中， UpdateDR—L—T，的情況下，從TDR—FF提供用于對(duì)FF—T進(jìn)行置位 或者復(fù)位的控制信號(hào)。如上述那樣根據(jù)設(shè)置在TDR—FF中的值對(duì)FF一T 進(jìn)行置位或者復(fù)位。由此，決定FF一T的初始值。
AND門(mén)電路A3在將測(cè)試位存儲(chǔ)在指令寄存器15中， RunTestIdle-'l，(參照?qǐng)D11)時(shí)，對(duì)FF—T提供將內(nèi)部設(shè)置成循環(huán)狀 態(tài)的控制信號(hào)SG_P，進(jìn)而對(duì)2脈沖生成部13提供用于從PLL電路 11的輸出中取出2脈沖的觸發(fā)信號(hào)。
接著，如果參照REC—側(cè)的芯片B，則在該芯片B上除了上述 的FF—R以及TDR—FF之外，具備用于進(jìn)行JTAG的控制的TAP控 制器21、指令寄存器22。 TAP控制器21以及指令寄存器22的輸出 經(jīng)由指令譯碼器以及門(mén)電路A4、 A5提供給TDR—FF等。
AND門(mén)電路A4在將測(cè)試位存儲(chǔ)在指令寄存器22中， ShiftDR-"l"的情況下，對(duì)多路轉(zhuǎn)接器M1、 M2提供選擇"l"的數(shù)據(jù)的 控制信號(hào)。通過(guò)多路轉(zhuǎn)接器M1、 M2選擇"l"的數(shù)椐，用測(cè)試用時(shí)鐘 TCK在TDI (測(cè)試數(shù)據(jù)輸入)-TDO (測(cè)試數(shù)據(jù)輸出)的路徑上進(jìn)行 掃描，在TDR—FF中i殳置值。
AND門(mén)電路A5在將測(cè)試位存儲(chǔ)在指令寄存器22中， UpdateDR一L = "1"時(shí)，將用于對(duì)FF一R進(jìn)行置位或者復(fù)位的控制信號(hào) 提供給TDR—FF。如上所述根據(jù)設(shè)置在TDR—FF中的值對(duì)FF_R進(jìn)行 置位或者復(fù)位。由此，決定FF—R的初始值。此外，TAP控制器21 提供用于動(dòng)作控制TDR—FF的時(shí)鐘信號(hào)ClockDR。
接著，說(shuō)明根據(jù)如上述那樣構(gòu)成的電路的測(cè)試的動(dòng)作。
圖6是表示在芯片A以及芯片B中的測(cè)試執(zhí)行時(shí)的信號(hào)波形的 圖，圖7是表示測(cè)試的概略流程的流程圖。
本實(shí)施方式的測(cè)試大致分為，在涉及源同步的觸發(fā)器(TR—側(cè)、 REC—側(cè)都是)中設(shè)定初始值的階段、在和實(shí)際動(dòng)作相同的速度下驅(qū) 動(dòng)源同步接口的階段、取出測(cè)試結(jié)果的階段這3個(gè)階段。
如圖7所示，在本實(shí)施方式的測(cè)試中，首先在芯片A、 B的指令
寄存器15、 22中存儲(chǔ)測(cè)試位。將它作為觸發(fā)，芯片A、 B的PLL電 路ll發(fā)送動(dòng)作時(shí)鐘(步驟701)。接著，將涉及源同步的觸發(fā)器(圖 1的FF_T以及FF_R，圖2的Fl-F4 )初始化為任意的值(步驟S702 )。 觸發(fā)器的初始化的方法能夠如上所述那樣用依據(jù)JTAG1149標(biāo)準(zhǔn)的做 法的方法進(jìn)行。如果參照?qǐng)D6則可知，在芯片A中，根據(jù)設(shè)置在對(duì)應(yīng) 的TDR_FF中的值對(duì)觸發(fā)器F1、 F2進(jìn)行初始化，同樣地在芯片B中， 根據(jù)設(shè)置在對(duì)應(yīng)的TDR一FF中的值對(duì)觸發(fā)器F3、 F4進(jìn)行初始化。
接著，將TR —側(cè)芯片A的RunTestldle-"l"作為觸發(fā)，2脈沖 生成部13從PLL電路ll的輸出送出和實(shí)際動(dòng)作的時(shí)鐘一樣速度的2 個(gè)脈沖(步驟703 )。如果參照?qǐng)D6,則輸出將FF—T設(shè)置成循環(huán)狀態(tài) 的控制信號(hào)SG—P，在該定時(shí)輸出2脈沖量的時(shí)鐘信號(hào)CLK2。而且， RunTestldle如圖11所示那才羊生成。
而后，根椐該2脈沖，觸發(fā)器Fl將保持的測(cè)試數(shù)據(jù)，且觸發(fā)器 F2將同步時(shí)鐘分別向REC—側(cè)芯片B送出(步驟704)。芯片B的 觸發(fā)器F3、 F4按照從觸發(fā)器F2送出的同步時(shí)鐘取入從芯片A的觸發(fā) 器F1送出的數(shù)據(jù)(步驟705)。
其后，在REC —側(cè)芯片B中，將取入到觸發(fā)器F3、 F4中的值 分別在ClockDR中鎖存在TDR—DP、 TDR—DN中，從TDO取出而觀 察(步驟706)。來(lái)自該TDO的數(shù)據(jù)的取出可以是，使用從TAP控 制器14提供的信號(hào)ClockDR，用根據(jù)JTAG1149標(biāo)準(zhǔn)的做法的方法 來(lái)進(jìn)行。
如上所述，在涉及源同步的TR —側(cè)觸發(fā)器和REC —側(cè)觸發(fā)器 之間，以和實(shí)際動(dòng)作一樣的速度傳送測(cè)試數(shù)據(jù)。而后，通過(guò)評(píng)價(jià)取入 到REC—側(cè)的值(測(cè)試結(jié)果)，實(shí)現(xiàn)在源同步接口的板級(jí)的速度上的 測(cè)試。
〈第2種實(shí)施方式〉 在第2種實(shí)施方式中說(shuō)明作為實(shí)現(xiàn)源同步的方式，使用TR—側(cè) 在同 一時(shí)鐘沿送出數(shù)據(jù)和時(shí)鐘的方式，并且根據(jù)TDR_FF的值使用置 位復(fù)位對(duì)TR —側(cè)觸發(fā)器進(jìn)行初始化的情況。
圖12是表示涉及應(yīng)用本實(shí)施方式的源同步的電路的整體構(gòu)成的 圖。在圖12中，芯片A是TR—側(cè)芯片，芯片B是REC—側(cè)芯片。 在圖12中只記載了與源同步有關(guān)的電路部分，但實(shí)際上，芯片A、 B 當(dāng)然都存在各自的系統(tǒng)電路。而且，圖12所示的芯片A、芯片B的區(qū) 別僅在于表示TR —側(cè)芯片還是REC —側(cè)芯片。即，ASIC內(nèi)的各芯 片根據(jù)在源同步接口中的立場(chǎng)(是TR—側(cè)還是REC—側(cè))，成為芯 片A或者芯片B。在芯片A、 B中，F(xiàn)F—T是TR—側(cè)觸發(fā)器，F(xiàn)F—R 是REC—側(cè)觸發(fā)器，TDR—FF是JTAG—TDR。這些構(gòu)成和圖8、圖9 以及圖10所示的第1種實(shí)施方式相同。
圖13是在圖12所示的電路中，表示成為本實(shí)施方式的對(duì)象的最 基本的源同步的電路要素的圖。在圖13中，作為涉及源同步的觸發(fā)器， 在芯片A(TR—側(cè))中表示數(shù)據(jù)發(fā)送用的觸發(fā)器Fll、同步時(shí)鐘發(fā)送 用的觸發(fā)器F12，在芯片B(REC—側(cè))中表示數(shù)據(jù)接收用的F13以 及F14。在REC—側(cè)的觸發(fā)器F13、 F14中，觸發(fā)器F13在從觸發(fā)器 F12發(fā)送的同步時(shí)鐘的上升沿取入從觸發(fā)器Fll發(fā)送的數(shù)據(jù)。此外， 觸發(fā)器F14在從觸發(fā)器F12發(fā)送的同步時(shí)鐘的下降沿取入從觸發(fā)器 Fll發(fā)送的數(shù)據(jù)。
在圖13中針對(duì)1個(gè)同步時(shí)鐘發(fā)送用觸發(fā)器F12圖示了各1個(gè)觸 發(fā)器Fll、 F13、 F14，但實(shí)際上對(duì)1個(gè)同步時(shí)鐘發(fā)送用觸發(fā)器F12設(shè) 置數(shù)個(gè)數(shù)據(jù)發(fā)送用觸發(fā)器Fll，在芯片B上設(shè)置與觸發(fā)器F11對(duì)應(yīng)的 數(shù)量的觸發(fā)器F13、 F14 (參照?qǐng)D12)。而后，在芯片A、 B上設(shè)置數(shù) 組這樣的觸發(fā)器F11-F14的組。
此外，這些多個(gè)TR—側(cè)的觸發(fā)器Fll、 F12在芯片A內(nèi)部構(gòu)成 制造測(cè)試用的掃描鏈，與設(shè)置在芯片A上的輸入端子(掃描輸入)以 及輸出端子(掃描輸出)連接。同樣，REC—側(cè)觸發(fā)器F13、 F14在 芯片B內(nèi)部構(gòu)成掃描鏈，與設(shè)置在芯片B上的輸入端子(掃描輸入) 以及輸出端子(掃描輸出)連接。本實(shí)施方式中的觸發(fā)器Fll、 F12、 F13、 F14根據(jù)分別對(duì)應(yīng)的TDR—FF (參照?qǐng)D12)的輸出進(jìn)行置位/復(fù) 位。
進(jìn)一步說(shuō)明芯片A的觸發(fā)器Fll、 F12。
數(shù)據(jù)傳送用的TR —側(cè)觸發(fā)器Fll通過(guò)TDR—FF的控制來(lái)設(shè)置值 (測(cè)試數(shù)據(jù))。而后，通過(guò)多路轉(zhuǎn)接器M1輸入控制信號(hào)SG一P-"1"， 將觸發(fā)器Fll自身的輸出反轉(zhuǎn)后再次輸入，進(jìn)而通過(guò)按原樣直接輸入 來(lái)自PLL電路11的時(shí)鐘信號(hào)CLK2而不反轉(zhuǎn)，輸出所保持的值 (DATAOUT)。
另一方面，同步時(shí)鐘發(fā)送用的TR—側(cè)觸發(fā)器F12通過(guò)TDI^FF 的控制設(shè)置初始值。而后，通過(guò)多路轉(zhuǎn)接器M2輸入控制信號(hào) SG_P="1"，將觸發(fā)器F12自身的輸出反轉(zhuǎn)后再次輸入，進(jìn)而通過(guò)按原 樣直接輸入來(lái)自PLL電路11的時(shí)鐘信號(hào)CLK2而不反轉(zhuǎn)，將保持的 值作為同步時(shí)鐘輸出(CLKOUT)。通過(guò)該構(gòu)成，觸發(fā)器F11的輸出 DATAOUT、觸發(fā)器F12的輸出CLKOUT在同樣的時(shí)鐘沿輸出。
在此，從PLL電路11輸出的時(shí)鐘信號(hào)CLK2是在實(shí)際動(dòng)作中控 制芯片A的動(dòng)作的動(dòng)作時(shí)鐘。
以下，進(jìn)一步說(shuō)明芯片B的觸發(fā)器F13、 F14。
數(shù)椐接收用的REC —側(cè)觸發(fā)器F13通過(guò)TDR—FF的控制設(shè)置初 始值。接著，使從芯片A接收到的CLKOUT在DDL電路23中將周 期延遲7r/2的量，作為動(dòng)作時(shí)鐘DDLjlk按原樣直接輸入而不反轉(zhuǎn)。 而后，根據(jù)該動(dòng)作時(shí)鐘DDL—clk取入從芯片A接收到的DATAOUT。 由此，從觸發(fā)器F13輸出DATAOUT的值(測(cè)試數(shù)椐)(DP )，之 后鎖存在觀測(cè)用的TDR一DP中。
另 一方面，另 一數(shù)據(jù)接收用的REC —側(cè)觸發(fā)器F14通過(guò)TDR—FF 的控制設(shè)置初始值。而后，將從芯片A接收到的同步時(shí)鐘CLKOUT 在DDL電路23中將周期延遲ti/2的量，設(shè)置成動(dòng)作時(shí)鐘DDL—clk。 而后，作為該動(dòng)作時(shí)鐘DDL一clk而反轉(zhuǎn)并輸入，與此對(duì)應(yīng)地取入從芯 片A接收到的DATAOUT。由此，從觸發(fā)器F14輸出DATAOUT的 值(測(cè)試數(shù)據(jù))(DN )，之后鎖存在觀測(cè)用的TDR—DN上。
圖14是表示觸發(fā)器F13中的信號(hào)波形的圖。
如果參照?qǐng)D14，則在根據(jù)芯片A的PLL電路11的2個(gè)時(shí)鐘信
號(hào)CLK2中，在第1個(gè)上升沿同時(shí)輸出觸發(fā)器Fll的測(cè)試數(shù)據(jù) (DATAOUT)和觸發(fā)器F12的同步時(shí)鐘(CLKOUT )。而后，從該 同步時(shí)鐘延遲；t/2周期的量，DDL—clk上升。其結(jié)果，DDL—clk上升 沿的定時(shí)成為測(cè)試數(shù)據(jù)的正中間。根據(jù)該DDI^clk的上升沿，將測(cè)試 數(shù)據(jù)的值取入到芯片B的觸發(fā)器F13中(DP)。
圖15是表示在觸發(fā)器F14中的信號(hào)波形的圖。
如果參照?qǐng)D15,則在根據(jù)芯片A的PLL電路11的2個(gè)時(shí)鐘信 號(hào)CLK2中，在第1個(gè)上升沿同時(shí)輸出觸發(fā)器Fll的測(cè)試數(shù)據(jù) (DATAOUT)和觸發(fā)器F12的同步時(shí)鐘(CLKOUT)。而后，從該 同步時(shí)鐘延遲7r/2， DDL一clk下降。其結(jié)果，DDL一clk下降沿的定時(shí) 成為測(cè)試數(shù)據(jù)的正中間。根據(jù)該DDL一clk的下降沿，將測(cè)試數(shù)據(jù)的值 取入到芯片B的觸發(fā)器F14中(DN)。
在本實(shí)施方式中，涉及源同步的觸發(fā)器F11-F14如上所述，和第 1種實(shí)施方式的涉及源同步的觸發(fā)器F1-F4—樣，用TDI^FF的輸出 進(jìn)行置位/復(fù)位。因而，采用圖5所示的電路構(gòu)成，用和第l種實(shí)施方 式一樣的方法設(shè)定觸發(fā)器F11-F14的初始值。
再次參照?qǐng)D12說(shuō)明包含涉及作為本實(shí)施方式的測(cè)試對(duì)象的源同 步的觸發(fā)器的芯片級(jí)的連接關(guān)系。
首先如果參照TR —側(cè)的芯片A，則在該芯片A上除了上述的 FF一T以及TDR—FF之外具備作為動(dòng)作時(shí)鐘發(fā)送部的PLL電路11 以及PLL控制器12;從由PLL電路11發(fā)送的動(dòng)作時(shí)鐘中抽出2脈沖 并輸出的2脈沖生成部13;用于進(jìn)行JTAG的控制的TAP控制器14; 指令寄存器(Instruction Register: IR) 15。 TAP控制器14以及指令 寄存器15的輸出經(jīng)由門(mén)電路Al、 A2、 A3提供給TDR—FF、 FF—T、 2 脈沖生成部13等。
PLL控制器12控制成在將測(cè)試位存儲(chǔ)在指令寄存器15中后， PLL電路ll用和實(shí)際動(dòng)作相同的頻率進(jìn)行發(fā)送。
AND門(mén)電路Al在將測(cè)試位存儲(chǔ)在指令寄存器15中， ShiftDR-"l，，的情況下，將TCK提供給TDR—FF。
AND門(mén)電路A2在將測(cè)試位存儲(chǔ)在指令寄存器15中， UpdateDR—L一T，的情況下，將用于對(duì)FF—T進(jìn)行置位或者復(fù)位的控制 信號(hào)從TDI^FF提供。如上述那樣根據(jù)設(shè)置在TDR一FF中的值對(duì)FF一T 進(jìn)行置位或者復(fù)位。由此，決定FFjr的初始值。在此，包含圖13的 觸發(fā)器Fl的FF—T的初始值成為測(cè)試數(shù)據(jù)。
AND門(mén)電路A3在將測(cè)試位存儲(chǔ)在指令寄存器15中， RunTestldle-'T，時(shí)，對(duì)FF—T提供將內(nèi)部設(shè)置成循環(huán)狀態(tài)的控制信號(hào) SG—P，進(jìn)而對(duì)2脈沖生成部13提供用于從PLL電路11的輸出中取 出2脈沖的觸發(fā)信號(hào)。
接著，如果參照REC—側(cè)的芯片B，則在該芯片B上除了上述 的FF—R以及TDR—FF之外，具備用于進(jìn)行JTAG的控制的TAP控 制器21、指令寄存器22、用于使同步時(shí)鐘延遲的DDL電路23、控制 DDL電路23以及未圖示的PLL電路的時(shí)鐘控制部24。 TAP控制器 21以及指令寄存器22的輸出經(jīng)由門(mén)電路A4、 A5提供給TDR—FF等。
時(shí)鐘控制部24控制為在將測(cè)試位存儲(chǔ)在指令寄存器22中后， DDL電路23以及未圖示的PLL電路以和實(shí)際動(dòng)作相同的頻率進(jìn)行發(fā) 送。
AND門(mén)電路A4在將測(cè)試位存儲(chǔ)在指令寄存器22中， ShiftDR-"l"的情況下，對(duì)多路轉(zhuǎn)接器M1、 M2提供選擇"l，，的數(shù)據(jù)的 控制信號(hào)。通過(guò)多路轉(zhuǎn)接器M1、 M2選擇"l"的數(shù)椐，用測(cè)試用時(shí)鐘 TCK在TDI (測(cè)試數(shù)據(jù)輸入)-TDO (測(cè)試數(shù)據(jù)輸出)的路徑上進(jìn)行 掃描，在TDR—FF中i殳置值。
AND門(mén)電路A5在將測(cè)試位存儲(chǔ)在指令寄存器22中， UpdateDRJL = "1"時(shí)，從TDR—FF提供用于對(duì)FF—R進(jìn)行置位或者復(fù) 位的控制信號(hào)。如上所述根據(jù)設(shè)置在TDR—FF中的值對(duì)FF—R進(jìn)行置 位或者復(fù)位。由此，決定FF—R的初始值。
TAP控制器21的ClockDR在ShiftDR-"l"或者CaptureDR="l，， 的情況下，將測(cè)試用時(shí)鐘TCK提供給TDR—FF。由此，用TDI-TDO 的路徑進(jìn)行掃描，或者將FF R的存儲(chǔ)數(shù)據(jù)取入到TDR FF。
根據(jù)以上那樣構(gòu)成的電路的測(cè)試動(dòng)作和參照?qǐng)D6、 7說(shuō)明的第1 種實(shí)施方式中的動(dòng)作大致相同。
第l種實(shí)施方式的動(dòng)作和第2種實(shí)施方式的動(dòng)作的不同點(diǎn)如下。
首先，在圖7的步驟704中，在第1種實(shí)施方式中，從觸發(fā)器 Fl輸出的測(cè)試數(shù)據(jù)和從觸發(fā)器F2輸出的同步時(shí)鐘的輸出定時(shí)錯(cuò)開(kāi)半 周期的量。與此相反，在第2種實(shí)施方式中，從觸發(fā)器F11輸出的測(cè) 試數(shù)據(jù)和從觸發(fā)器F12輸出的同步時(shí)鐘在相同的時(shí)鐘沿輸出。
此外，在圖7的步驟705中，在第l種實(shí)施方式中，觸發(fā)器F3、 F4按照從觸發(fā)器F2發(fā)送的同步時(shí)鐘取入從觸發(fā)器Fl發(fā)送的測(cè)試數(shù) 據(jù)。與此相反，在第2種實(shí)施方式中，因?yàn)閺挠|發(fā)器Fll輸出的測(cè)試 數(shù)據(jù)和從觸發(fā)器F12輸出的同步時(shí)鐘的時(shí)鐘沿是相同定時(shí)，所以用 DLL電路23將同步時(shí)鐘延遲tt/2的量。而后，按照該延遲的同步時(shí)鐘， 觸發(fā)器F13、 F14取入測(cè)試數(shù)據(jù)。 〈第3種實(shí)施方式〉
在第3種實(shí)施方式中，和第2種實(shí)施方式一樣，作為實(shí)現(xiàn)源同步 的方式，使用TR—側(cè)在同樣的時(shí)鐘沿送出數(shù)據(jù)和時(shí)鐘的方式。但是， 在第3種實(shí)施方式中，說(shuō)明使用通過(guò)使TR —側(cè)觸發(fā)器還具有作為 JTAG—TDR的作用，在JTAG—TDR中設(shè)置值的方法進(jìn)行初始化的情 況。
圖16是表示涉及本實(shí)施方式應(yīng)用的源同步的電路的整體構(gòu)成的 圖。在圖16中，芯片A是TR—側(cè)芯片，芯片B是REC—側(cè)芯片。 在圖16中，雖然只記載了與源同步有關(guān)的電路部分，但實(shí)際上，在芯 片A、 B中當(dāng)然都存在各自的系統(tǒng)電路。而且，圖16所示的芯片A、 芯片B的區(qū)別僅在于表示TR —側(cè)芯片還是REC —側(cè)芯片。即，ASIC 內(nèi)的各芯片根據(jù)在源同步接口中的立場(chǎng)(是TR —側(cè)還是REC —側(cè))， 成為芯片A或者芯片B。
在芯片A、 B中，F(xiàn)F—T是TR—側(cè)觸發(fā)器，F(xiàn)F—R是REC—側(cè) 觸發(fā)器，TDR—FF是JTAG—TDR。在本實(shí)施方式中，因?yàn)镕F—T兼具 TDR—FF的作用，所以在芯片A中不存在TDR FF。圖17表示該TR
一側(cè)觸發(fā)器FF—T的構(gòu)成。在芯片B中的FF—R以及TDR—FF的構(gòu)成 和在圖9以及圖10所示的第1實(shí)施方式的構(gòu)成一樣。
圖18是表示在圖16所示的電路中，成為本實(shí)施方式的對(duì)象的最 基本的源同步的電路要素的圖。在圖18中，作為涉及源同步的觸發(fā)器， 在芯片A(TR—側(cè))中表示數(shù)據(jù)發(fā)送用的觸發(fā)器F21、同步時(shí)鐘發(fā)送 用的觸發(fā)器F22，在芯片B ( REC —側(cè))中表示數(shù)據(jù)接收用的F23以 及F24。在REC —側(cè)觸發(fā)器F23、 F24中，觸發(fā)器F23在從觸發(fā)器F22 發(fā)送的同步時(shí)鐘的上升沿取入從觸發(fā)器F21發(fā)送的數(shù)據(jù)。此外，觸發(fā) 器F24在從觸發(fā)器F22發(fā)送的同步時(shí)鐘的下降沿取入從觸發(fā)器F21發(fā) 送的數(shù)據(jù)。
在圖18中，對(duì)1個(gè)同步時(shí)鐘發(fā)送用觸發(fā)器F22圖示了各1個(gè)觸 發(fā)器F21、 F23、 F24，但實(shí)際上，對(duì)于1個(gè)同步時(shí)鐘發(fā)送用觸發(fā)器F22 設(shè)置數(shù)個(gè)數(shù)據(jù)發(fā)送用觸發(fā)器F21，在芯片B上設(shè)置與觸發(fā)器F21對(duì)應(yīng) 的數(shù)量的觸發(fā)器F23、 F24 (參照?qǐng)D16)。而后，在芯片A、 B中，設(shè) 置數(shù)組這樣的觸發(fā)器F21-F24的組。
此外，這些多個(gè)TR—側(cè)觸發(fā)器F21、 F22在芯片A內(nèi)部構(gòu)成制 造測(cè)試用的掃描鏈，與設(shè)置在芯片A上的輸入端子(掃描輸入)以及 輸出端子(掃描輸出)連接。同樣，REC—側(cè)觸發(fā)器F23、 F24在芯 片B內(nèi)部構(gòu)成掃描鏈，與設(shè)置在芯片B上的輸入端子(掃描輸入)以 及輸出端子(掃描輸出)連接。本實(shí)施方式中的觸發(fā)器F21、 F22通 過(guò)經(jīng)由JTAG的掃描鏈對(duì)數(shù)據(jù)進(jìn)行掃描移位(scan shift)來(lái)設(shè)定初始 值。另一方面，觸發(fā)器F23、 F24根據(jù)分別對(duì)應(yīng)的TDR—FF (參照?qǐng)D 16)的輸出進(jìn)行置位/復(fù)位。
進(jìn)一步說(shuō)明芯片A的觸發(fā)器F21、 F22。
數(shù)據(jù)傳送用的TR —側(cè)觸發(fā)器F21通過(guò)經(jīng)由多路轉(zhuǎn)接器M3/l、 Ml/0管腳的JTAG—TDR的掃描路徑設(shè)置值(測(cè)試數(shù)據(jù))。而后，多 路轉(zhuǎn)接器Ml通過(guò)輸入控制信號(hào)SG—P，將觸發(fā)器F21自身的輸出反 轉(zhuǎn)后再次輸入，進(jìn)而通過(guò)將來(lái)自PLL電路11的時(shí)鐘信號(hào)CLK2不反 轉(zhuǎn)而按原樣直接輸入，輸出所保持的值(DATAOUT)。
另一方面，同步時(shí)鐘發(fā)送用的TR—側(cè)觸發(fā)器F22通過(guò)經(jīng)由多路 轉(zhuǎn)接器M4/l、 M2/0管腳的JTAGJTDR的掃描路徑設(shè)置初始值。而 后，通過(guò)多路轉(zhuǎn)接器M2輸入控制信號(hào)SG_P，將觸發(fā)器F22自身的 輸出反轉(zhuǎn)后再次輸入，進(jìn)而通過(guò)按原樣直接輸入來(lái)自PLL電路11的 時(shí)鐘信號(hào)CLK2而不反轉(zhuǎn)，將保持的值作為同步時(shí)鐘輸出 (CLKOUT)。通過(guò)該構(gòu)成，觸發(fā)器F21的輸出DATAOUT、觸發(fā)器 F22的輸出CLKOUT在同樣的時(shí)鐘沿輸出。
在此，從PLL電路ll輸出的時(shí)鐘信號(hào)CLK2在實(shí)際動(dòng)作中是控 制芯片A的動(dòng)作的動(dòng)作時(shí)鐘。
以下，進(jìn)一步說(shuō)明芯片B的觸發(fā)器F23、 F24。
數(shù)據(jù)接收用的REC —側(cè)觸發(fā)器F23通過(guò)TDR_FF的控制設(shè)置初 始值。接著，將從芯片A接收到的CLKOUT在DDL電路23中使周 期延遲Ti/2的量，作為動(dòng)作時(shí)鐘DDL一clk不反轉(zhuǎn)而按原樣直接輸入。 而后，根據(jù)該動(dòng)作時(shí)鐘DDL—clk取入從芯片A接收到的DATAOUT。 由此，從觸發(fā)器F23輸出DATAOUT的值(測(cè)試數(shù)據(jù))(DP)，之 后鎖存在觀測(cè)用的TDR—DP中。
另 一方面，另 一數(shù)據(jù)接收用的REC —側(cè)觸發(fā)器F24通過(guò)TDR一FF 的控制設(shè)置初始值。接著，將從芯片A接收到的同步時(shí)鐘CLKOUT 在DDL電路23中使周期延遲Ti/2的量，作為動(dòng)作時(shí)鐘DDL—clk。而 后，作為該動(dòng)作時(shí)鐘DDL一clk反轉(zhuǎn)并輸入，與此對(duì)應(yīng)地取入從芯片A 接收到的DATAOUT。由此，從觸發(fā)器F24輸出DATAOUT的值(測(cè) 試數(shù)據(jù))(DN ),之后鎖存在觀測(cè)用的TDR_DN中。
圖19是表示觸發(fā)器F23中的信號(hào)波形的圖。
如果參照?qǐng)D19，則在根據(jù)芯片A的PLL電路11的2個(gè)時(shí)鐘信 號(hào)CLK2中，在笫1個(gè)上升沿同時(shí)輸出觸發(fā)器F21的測(cè)試數(shù)據(jù) (DATAOUT)和觸發(fā)器F22的同步時(shí)鐘(CLKOUT)。而后，從該 同步時(shí)鐘延遲；r/2周期的量，DDL—elk上升。其結(jié)果，DDL—elk上升 沿的定時(shí)成為測(cè)試數(shù)據(jù)的正中間。根據(jù)該DDL—elk的上升，將測(cè)試數(shù) 據(jù)的值取入到芯片B的觸發(fā)器F23中(DP)。
圖20是表示在觸發(fā)器F24中的信號(hào)波形的圖。
如果參照?qǐng)D20，則在根據(jù)芯片A的PLL電路11的2個(gè)時(shí)鐘信 號(hào)CLK2中，在第1個(gè)上升沿同時(shí)輸出觸發(fā)器F21的測(cè)試數(shù)據(jù) (DATAOUT)和觸發(fā)器F22的同步時(shí)鐘(CLKOUT )。而后，從該 同步時(shí)鐘延遲；r/2周期的量，DDL—clk下降。其結(jié)果，DDL—clk下降 沿的定時(shí)成為測(cè)試數(shù)據(jù)的正中間。根據(jù)該DDL一clk的下降，將測(cè)試數(shù) 據(jù)的值取入到芯片B的觸發(fā)器F24中(DN)。
以下，說(shuō)明針對(duì)涉及本實(shí)施方式中的源同步的觸發(fā)器F21-F24的 初始值的設(shè)定方法。
圖17是表示對(duì)芯片A的觸發(fā)器F21、 F22進(jìn)行初始化的電路的 構(gòu)成的圖。在圖17中，當(dāng)ShiftDR-"l"時(shí)，向多路轉(zhuǎn)接器S1提供控 制信號(hào)SS—P，選擇ClockDR提供給觸發(fā)器F21、 F22。觸發(fā)器F21、 F22按照該信號(hào)ClockDR，輸入來(lái)自JTAG的TDI (測(cè)試數(shù)據(jù)輸入) 的數(shù)據(jù)并進(jìn)行初始化。
另一方面，芯片B的觸發(fā)器F23、 F24和涉及第l種實(shí)施方式的 源同步的觸發(fā)器Fl-F4 —樣，根據(jù)TDR_FF的輸出進(jìn)行置位/復(fù)位。因 而，通過(guò)圖5所示的電路構(gòu)成，以和第1種實(shí)施方式一樣的方法設(shè)定
#刀士會(huì)^:。
再次參照?qǐng)D16說(shuō)明包含涉及作為本實(shí)施方式的測(cè)試的對(duì)象的源 同步的觸發(fā)器的芯片級(jí)的連接關(guān)系。
首先，如果參照TR—側(cè)的芯片A,則在該芯片A上除了上述的 FF—T之外具備作為動(dòng)作時(shí)鐘發(fā)送部的PLL電路11以及PLL控制 器12;從由PLL電路11發(fā)送的動(dòng)作時(shí)鐘抽出2脈沖并輸出的2脈沖 生成部13;用于進(jìn)行JTAG的控制的TAP控制器14;指令寄存器 (Instruction Register: IR ) 15。 TAP控制器14以及指令寄存器15 的輸出經(jīng)由門(mén)電路A1、 A3提供給FF—T、 2脈沖生成部13等。
PLL控制器12控制成在將測(cè)試位存儲(chǔ)在指令寄存器15中后， PLL電路ll用和實(shí)際動(dòng)作一樣的頻率進(jìn)行發(fā)送。
AND門(mén)電路Al在將測(cè)試位存儲(chǔ)在指令寄存器15中，ShiftDR-"l，，的情況下，將時(shí)鐘信號(hào)ClockDR提供給FF—T。由此，對(duì) FF—T直接進(jìn)4f初始化。
AND門(mén)電路A3在將測(cè)試位存儲(chǔ)在指令寄存器15中， RunTestldle-"l"時(shí)，對(duì)FF—T提供將內(nèi)部設(shè)置成循環(huán)狀態(tài)的控制信號(hào) SG一P，進(jìn)而，對(duì)2脈沖生成部13提供用于從PLL電路ll的輸出取 出2脈沖的觸發(fā)信號(hào)。
接著，如果參照REC—側(cè)的芯片B，則在該芯片B上除了 FF—R 以及TDR—FF之外具備用于進(jìn)行JTAG的控制的TAP控制器21; 指令寄存器22;用于使同步時(shí)鐘延遲的DDL電路23;控制DDL電 路23以及未圖示的PLL電路的時(shí)鐘控制部24。 TAP控制器21以及 指令寄存器22的輸出經(jīng)由門(mén)電路A4、 A5提供給TDR—FF等。
時(shí)鐘控制部24控制為在將測(cè)試位存儲(chǔ)在指令寄存器22中后， DDL電路23以及未圖示的PLL電路以和實(shí)際動(dòng)作相同的頻率進(jìn)行發(fā) 送。
AND門(mén)電路A4在將測(cè)試位存儲(chǔ)在指令寄存器22中， ShiftDR-"l"的情況下，對(duì)多路轉(zhuǎn)接器M1、 M2提供選擇"l，，的數(shù)據(jù)的 控制信號(hào)。通過(guò)多路轉(zhuǎn)接器M1、 M2選擇"l"的數(shù)據(jù)，用測(cè)試用時(shí)鐘 TCK在TDI (測(cè)試數(shù)據(jù)輸入)-TDO (測(cè)試數(shù)據(jù)輸出)的路徑上進(jìn)行 掃描，在TDI^FF中設(shè)置值。
AND門(mén)電路A5在將測(cè)試位存儲(chǔ)在指令寄存器22中， UpdateDR L-"l，，時(shí)，從TDR—FF提供用于對(duì)FF—R進(jìn)行置位或者復(fù) 位的控制信號(hào)，如上所述根據(jù)設(shè)置在TDR一FF中的值對(duì)FF一R進(jìn)行置 位或者復(fù)位。由此，決定FF—R的初始值。
TAP控制器21的ClockDR在ShiftDR-"l，，或者CaptureDR-"l" 的情況下，將測(cè)試用時(shí)鐘TCK提供給TDR—FF。由此，在TDI一TDO 的路徑上進(jìn)行掃描，或者將FF_R的存儲(chǔ)數(shù)據(jù)取入到TDR—FF中。
以下，說(shuō)明根據(jù)如上所述那樣構(gòu)成的電路的測(cè)試的動(dòng)作。
圖21是表示在芯片A以及芯片B中的測(cè)試執(zhí)行時(shí)的信號(hào)波形的 圖。測(cè)試的概略流程因?yàn)楹蛥⒄請(qǐng)D7說(shuō)明的第1種實(shí)施方式一樣，所
以在此也參照?qǐng)D7說(shuō)明。
首先，在芯片A、 B的指令寄存器15、 22中存儲(chǔ)測(cè)試位。將它 作為觸發(fā)，芯片A、 B的PLL電路ll (芯片B的PLL電路未圖示) 發(fā)送動(dòng)作時(shí)鐘(步驟701)。接著，將與源同步有關(guān)的觸發(fā)器(圖16 的FF—T以及FF—R，圖18的F21-F24 )初始化為任意的值(步驟702 )。
在此，在本實(shí)施方式中，各觸發(fā)器也用基于JTAG1149標(biāo)準(zhǔn)的做 法的方法進(jìn)行初始化。但是，如果參照?qǐng)D21，則在芯片A中，圖17 所示的多路轉(zhuǎn)接器Sl根據(jù)SS—P信號(hào)選擇從TAP控制器14輸出的時(shí) 鐘信號(hào)ClockDR，通過(guò)根據(jù)該時(shí)鐘信號(hào)ClockDR進(jìn)行數(shù)據(jù)的掃描移 位，對(duì)觸發(fā)器F21、 F22直接進(jìn)行初始化并輸入測(cè)試數(shù)據(jù)。另一方面， 在芯片B中，和第l種實(shí)施方式一樣，按照存儲(chǔ)在與觸發(fā)器F21、 F22 對(duì)應(yīng)的TDR一FF中的值，如下面的波形圖所示，進(jìn)行觸發(fā)器F23、 F24 的初始化(但是，在時(shí)間上這邊的初始化與在芯片A中的觸發(fā)器F21、 F22的初始化相比先進(jìn)行)。
接著，將TR —側(cè)芯片A的RunTestldle一'l，，作為觸發(fā)，2脈沖 生成部13從PLL電路ll的輸出送出2個(gè)脈沖(步驟703)。在本實(shí) 施方式中，在ShiftDR-"O"中，在圖17的多路轉(zhuǎn)接器Sl中選擇2脈 沖生成部13的輸出CLK2。如果參照?qǐng)D6,則輸出將FF—T設(shè)置成循 環(huán)狀態(tài)的控制信號(hào)SG一P，其后，輸出2脈沖量的時(shí)鐘信號(hào)CLK2。
而后，根據(jù)該2脈沖，觸發(fā)器Fl將保持的測(cè)試數(shù)據(jù)、且觸發(fā)器 F22將同步時(shí)鐘分別向REC—側(cè)芯片B送出(步驟704)。芯片B的 觸發(fā)器F23、 F24按照從觸發(fā)器F22發(fā)送的同步時(shí)鐘取入從芯片A的 觸發(fā)器F21發(fā)送的數(shù)據(jù)(步驟705)。其后，在REC—側(cè)芯片B中， 將取入到觸發(fā)器F23、 F24中的值分別鎖存在TDR—DP、 TDR_DN, 從TDO取出并觀察(步驟706 )。
以上，在第1-第3種實(shí)施方式中，是將構(gòu)成JTAG的掃描鏈的觸 發(fā)器作為與源同步有關(guān)的觸發(fā)器使用的情況為例子進(jìn)行了說(shuō)明，但只
要是按照本發(fā)明的技術(shù)思想，當(dāng)然也可以設(shè)置成除此之外的構(gòu)成。即， 也容易使用JTAG以外的掃描鏈實(shí)現(xiàn)初始值設(shè)定、結(jié)果觀察。現(xiàn)在，在ASIC中，因?yàn)橥ǔＴO(shè)置采用JTAG實(shí)施掃描測(cè)試的構(gòu)成，所以可 以使用構(gòu)成該掃描鏈的觸發(fā)器實(shí)施測(cè)試是極其理想的。但是，這并不 排除將用于實(shí)施本實(shí)施方式的互聯(lián)測(cè)試的獨(dú)立的電路構(gòu)成設(shè)置在 ASIC上。
權(quán)利要求
1.一種微型計(jì)算機(jī)，安裝有用源同步接口連接的多個(gè)IC，該微型計(jì)算機(jī)的特征在于根據(jù)上述源同步接口的數(shù)據(jù)的發(fā)送一側(cè)的IC具備發(fā)送實(shí)際動(dòng)作中的動(dòng)作時(shí)鐘的PLL電路；按照從上述PLL電路發(fā)送的動(dòng)作時(shí)鐘，送出測(cè)試數(shù)據(jù)的第1觸發(fā)器；按照從上述PLL電路發(fā)送的動(dòng)作時(shí)鐘，送出在源同步中的同步時(shí)鐘的第2觸發(fā)器，根據(jù)上述源同步接口的數(shù)據(jù)的接收一側(cè)的IC具備按照從上述第2觸發(fā)器送出的上述同步時(shí)鐘，取入從上述第1觸發(fā)器送出的上述測(cè)試數(shù)據(jù)的第3觸發(fā)器。
2. 根據(jù)權(quán)利要求1所述的微型計(jì)算機(jī)，其特征在于 上述發(fā)送一側(cè)的IC進(jìn)一步具備從由上述PLL電路發(fā)送的動(dòng)作時(shí)鐘抽出2個(gè)脈沖信號(hào)的2脈沖生成電路，上述第1觸發(fā)器按照在上述2脈沖生成電路中抽出的上述2個(gè)脈 沖信號(hào)，送出上述測(cè)試數(shù)據(jù)，上述第2觸發(fā)器按照在上述2脈沖生成電路中抽出的上述2個(gè)脈 沖信號(hào)，送出上述同步時(shí)鐘。
3. 根據(jù)權(quán)利要求1所述的微型計(jì)算機(jī)，其特征在于 上述發(fā)送一側(cè)的IC的上述第1觸發(fā)器與上述第2觸發(fā)器送出的同步時(shí)鐘相比延遲上述2個(gè)脈沖信號(hào)的半周期量而送出上述測(cè)試數(shù) 據(jù)。
4. 根據(jù)權(quán)利要求l所述的微型計(jì)算機(jī)，其特征在于 上述發(fā)送一側(cè)的IC的上述第1觸發(fā)器在與上述第2觸發(fā)器送出的同步時(shí)鐘相同的時(shí)鐘沿送出上述測(cè)試數(shù)據(jù)，上述接收一側(cè)的IC具備將接收到的上述同步時(shí)鐘延遲71/2的量 而提供給上述第3觸發(fā)器的延遲單元。
5. 根據(jù)權(quán)利要求l所述的微型計(jì)算機(jī)，其特征在于 上述發(fā)送一側(cè)的IC的上述第1觸發(fā)器是帶置位/復(fù)位的觸發(fā)器， 上述發(fā)送一側(cè)的IC進(jìn)一步具備通過(guò)根據(jù)保持的值對(duì)上述第1觸發(fā)器進(jìn)行置位或者復(fù)位，使該第1觸發(fā)器保持上述測(cè)試數(shù)據(jù)的測(cè)試 數(shù)據(jù)寄存器。
6. 根據(jù)權(quán)利要求l所述的微型計(jì)算機(jī)，其特征在于 上述發(fā)送一側(cè)的IC的上述笫1觸發(fā)器構(gòu)成掃描鏈，通過(guò)經(jīng)由該掃描鏈進(jìn)行測(cè)試數(shù)據(jù)的掃描移位，在該第l觸發(fā)器中輸入上述測(cè)試數(shù) 據(jù)。
7. —種測(cè)試方法，是安裝有用源同步接口連接的多個(gè)IC的微 型計(jì)算機(jī)的測(cè)試方法，該測(cè)試方法的特征在于，包含在根據(jù)上述源同步接口的數(shù)據(jù)的發(fā)送一側(cè)的IC中， 在數(shù)據(jù)送出用的第l觸發(fā)器以及同步時(shí)鐘送出用的第2觸發(fā)器中設(shè)定初始值的步驟；從發(fā)送實(shí)際動(dòng)作中的動(dòng)作時(shí)鐘的PLL電路發(fā)送時(shí)鐘信號(hào)，按照該時(shí)鐘信號(hào)，從上述第1觸發(fā)器以及上述笫2觸發(fā)器送出上述初始值的數(shù)據(jù)以及上述同步時(shí)鐘的步驟；在根據(jù)上述源同步接口的數(shù)據(jù)的接收一側(cè)的IC中，數(shù)據(jù)接受用的第3觸發(fā)器按照從上述第2觸發(fā)器送出的上述同步時(shí)鐘，取入從上述第1觸發(fā)器送出的上述初始值的數(shù)椐的步驟。
8. 根據(jù)權(quán)利要求7所述的測(cè)試方法，其特征在于 在上述第1觸發(fā)器以及第2觸發(fā)器中設(shè)定初始值的步驟包含 在與上述第l觸發(fā)器以及上述第2觸發(fā)器對(duì)應(yīng)設(shè)置的測(cè)試數(shù)據(jù)寄存器中保持規(guī)定的值的步驟；通過(guò)根據(jù)上述測(cè)試數(shù)據(jù)寄存器保持的值，對(duì)該測(cè)試數(shù)據(jù)寄存器所 對(duì)應(yīng)的上迷第1觸發(fā)器以及上述第2觸發(fā)器進(jìn)行置位或者復(fù)位，來(lái)設(shè) 定該第1觸發(fā)器以及該第2觸發(fā)器的初始值的步驟。
9. 根據(jù)權(quán)利要求7所述的測(cè)試方法，其特征在于 在上述第l觸發(fā)器以及第2觸發(fā)器中設(shè)定初始值的步驟中，對(duì)構(gòu)成掃描鏈的上述第1觸發(fā)器以及上述第2觸發(fā)器，經(jīng)由該掃描鏈對(duì)測(cè) 試數(shù)據(jù)進(jìn)行掃描移位，由此設(shè)定上述初始值。
10. —種測(cè)試方法，是安裝有用源同步接口連接的多個(gè)IC的微 型計(jì)算機(jī)的測(cè)試方法，該測(cè)試方法的特征在于，包含根據(jù)上述源同步接口的數(shù)據(jù)的發(fā)送一側(cè)的觸發(fā)器輸入測(cè)試數(shù)據(jù) 并保持的步驟；從發(fā)送實(shí)際動(dòng)作中的動(dòng)作時(shí)鐘的PLL電路發(fā)送時(shí)鐘信號(hào)，按照 該時(shí)鐘信號(hào)，送出保持在上述發(fā)送一側(cè)的觸發(fā)器中的上述測(cè)試數(shù)據(jù)以 及在源同步中的同步時(shí)鐘的步驟；根據(jù)上述源同步接口的數(shù)據(jù)的接收一側(cè)的觸發(fā)器按照上述同步 時(shí)鐘取入上述測(cè)試數(shù)據(jù)的步驟。
11. 根據(jù)權(quán)利要求10所述的測(cè)試方法，其特征在于 上述發(fā)送一側(cè)的觸發(fā)器輸入測(cè)試數(shù)據(jù)的步驟包含 在與上述發(fā)送一側(cè)的觸發(fā)器對(duì)應(yīng)設(shè)置的測(cè)試數(shù)據(jù)寄存器中保持規(guī)定的值的步驟；通過(guò)根據(jù)上述測(cè)試數(shù)據(jù)寄存器保持的值，對(duì)該測(cè)試數(shù)據(jù)寄存器所 對(duì)應(yīng)的上述發(fā)送一側(cè)的觸發(fā)器進(jìn)行置位或者復(fù)位，來(lái)在該發(fā)送一側(cè)的 觸發(fā)器中保持上述測(cè)試數(shù)據(jù)的步驟。
12. 根據(jù)權(quán)利要求10所述的測(cè)試方法，其特征在于 在上述發(fā)送一側(cè)的觸發(fā)器輸入測(cè)試數(shù)據(jù)的步驟中，對(duì)于構(gòu)成掃描鏈的上述發(fā)送一側(cè)的觸發(fā)器，通過(guò)經(jīng)由該掃描鏈進(jìn)行掃描數(shù)據(jù)的掃描 移位，在該發(fā)送一側(cè)的觸發(fā)器中保持上述測(cè)試數(shù)據(jù)。
全文摘要
本發(fā)明在板級(jí)中，實(shí)現(xiàn)ASIC內(nèi)部的源同步接口的速度上的測(cè)試。在安裝有用源同步接口連接的多個(gè)IC的微型計(jì)算機(jī)(ASIC)中，在數(shù)據(jù)的發(fā)送一側(cè)的IC中，首先，數(shù)據(jù)送出用的觸發(fā)器F1以及同步時(shí)鐘送出用的觸發(fā)器F2輸入測(cè)試數(shù)據(jù)。接著，發(fā)送實(shí)際動(dòng)作中的動(dòng)作時(shí)鐘的PLL電路11發(fā)送時(shí)鐘信號(hào)，按照該時(shí)鐘信號(hào)，第1觸發(fā)器以及第2觸發(fā)器送出測(cè)試數(shù)據(jù)以及同步時(shí)鐘。另一方面，在數(shù)據(jù)的接收一側(cè)的IC中，數(shù)據(jù)接收用的觸發(fā)器F3、F4按照從觸發(fā)器F2送出的同步時(shí)鐘取入從觸發(fā)器F1送出的測(cè)試數(shù)據(jù)。
文檔編號(hào)G06F11/22GK101176071SQ20068001678
公開(kāi)日2008年5月7日 申請(qǐng)日期2006年6月8日 優(yōu)先權(quán)日2005年6月10日
發(fā)明者名村健, 杉本充, 橫田俊彥 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司