專利名稱：：對納米技術(shù)中的互連作用的方法的研究的制作方法
技術(shù)領(lǐng)域：
：無
背景技術(shù)：
：I.引言由于如今的迅速按比例縮小使得電路尺寸進(jìn)入納米范圍(亞100mn)且更小，所以在先前的技術(shù)中已經(jīng)被認(rèn)為相對來說可忽略的互連延遲效應(yīng)的重要性變成VLSI設(shè)計所面臨的嚴(yán)峻挑戰(zhàn)之一，且因此有必要開發(fā)出新的設(shè)計方法來解決上述問題(半導(dǎo)體工業(yè)協(xié)會。0^尿舉導(dǎo);^"^";^^"房(T7eT/^er打flfi.owaZrecAwoZogy/oadmap/orSe/ni'ccw^Mcfo/^J。(2003版))。減小導(dǎo)體寬度導(dǎo)致互連電阻增加，而減小導(dǎo)體間距導(dǎo)致互連電容增加。當(dāng)導(dǎo)體與其寬度相比變得相對較長時，例如邊緣效應(yīng)和線間耦合等三維效應(yīng)變強(qiáng)。另一方面，當(dāng)裝置按比例縮小時，其操作速度或輸出寄生效應(yīng)可能改進(jìn)，這將使得互連的寄生效應(yīng)與驅(qū)動所述互連或由所述互連驅(qū)動的門的寄生效應(yīng)相比相對較大。因此，雖然門延遲得到了改進(jìn)，但門之間的互連延遲未得到改進(jìn)或甚至更差。此外，VLSI技術(shù)的穩(wěn)定發(fā)展實現(xiàn)了將億萬個裝置集成到單個芯片中的新時代。然而，隨著所述技術(shù)使裝置大小按比例縮小，存在將更多功能性(或裝置)放置在芯片上的趨勢。因此，裝置之間的互連量可能隨著晶體管的數(shù)目的增長而急劇增長。互連的平均長度也可能增加，以便連接電路元件。通常，芯片面積受物理互連面積限制。互連尺寸盡可能多地按比例縮小，且使用更多金屬層。因此互連的密度增加。互連與門之間的這種不平衡或相反縮放效應(yīng)導(dǎo)致納米級技術(shù)中最嚴(yán)重的問題之一。由于技術(shù)縮放的緣故，邏輯門中的延遲(也稱為內(nèi)在延遲)持續(xù)減小到微微秒范圍內(nèi)。然而，互連延遲(也稱為外在延遲)沒有隨著工藝發(fā)展而以與晶體管或邏輯門相同的速率按比例縮小，因為減小的線幾何導(dǎo)致互連的電阻和電容增加，且寄生延遲變大。因此，互連延遲已經(jīng)成為總延遲的較大部分，且這種趨勢看來會繼續(xù)或在未來的技術(shù)發(fā)展階段變得更加嚴(yán)重(半導(dǎo)體工業(yè)協(xié)會。凰/玩舉導(dǎo)沐發(fā)術(shù)f激。(2003版)；Rabaey，J.M.，嚴(yán)-^^^冶鏘一一沒Z/"遂欲fD!'g!'fa//打fcgrafedC7rcw'"'A"ew'g"Perj/e"!'ve義普倫蒂斯-霍爾公司，新澤西州(PrenticeHall,Inc.,NewJersey)(1996))。大量的研究己經(jīng)從理論觀點提出了互連模型。艾爾莫延遲模型(Elmoredelaymodel)(Elmore，W.C.J.，應(yīng)用物理，19:55-63(1948))，或脈沖響應(yīng)的第一動量，是各種VLSI電路設(shè)計階段(尤其用于電阻和電容樹型分析)廣泛使用的互連延遲模型。其具有簡單的解析函數(shù)和封閉形式。此外，了解延遲對電路參數(shù)的相依性非常有效。然而，已經(jīng)觀察到，其幾乎總是相對于Hspice模擬而過度估計線延遲。此外，其不能解決延遲敏感性，因為其未能表現(xiàn)電阻屏蔽效應(yīng)。為了補(bǔ)償艾爾莫延遲的這些局限性，艾爾莫延遲模型的經(jīng)縮放型式(Pileggi,L.，/"Prac.5>mp.o"P/i;y"'caZZ)e"'g"，第28頁到第33頁(1998))引入縮放因數(shù)，但此時其可能低估了延遲的大部分。將曲線擬合技術(shù)應(yīng)用于Hspice實驗的擬合艾爾莫延遲模型(Ishaq,A.等人，7Va肌VferyLargeScak/""grario"(VLS/)辦wems，12(7):691-696(2004年7月))與原始艾爾莫延遲模型相比準(zhǔn)確性要好得多，同時其繼承了原始艾爾莫延遲模型的主要優(yōu)點。然而，其仍然沒有傳達(dá)電阻屏蔽效應(yīng)。因此，其可能計算出不準(zhǔn)確的延遲以及對電路參數(shù)的延遲敏感性。這些經(jīng)修改的艾爾莫延遲模型基本上考慮第一動量響應(yīng)。這些模型已經(jīng)運(yùn)轉(zhuǎn)良好很長時間以致于如今許多人都將其視為理所當(dāng)然。從實踐觀點看另一障礙是早先設(shè)計階段的模擬時間。幾種晶體管級模擬器在市場上可購得。這些模擬器基本上遵循兩個步驟來分析電路設(shè)計(1)非線性目標(biāo)電路模型的線性化，和用包含初始條件的已知信息來構(gòu)造矩陣方程；(2)對所述矩陣方程求解。實際上，這都只關(guān)于基于晶體管的非線性特征而對作為非線性微分方程的KCL和KVL方程(5^-0和ZV^0)求解。在每個時步，模擬器在操作點處建立小信號模型(即，線性化)。即使對于小電路模擬，也需要充分的數(shù)值代數(shù)來計算出解且因此計算電路的行為。代替于使用常規(guī)的直接法和迭代法，一些商用模擬器可采用例如查找表、事件驅(qū)動算法或多時步算法、分層模擬和并行計算等方法。使用這些方法來加速模擬時間，以及節(jié)省存儲器。然而，這仍然是一個較長過程，且不用說，模擬時間隨著目標(biāo)電路的大小的增加而按指數(shù)規(guī)律增加。此外，考慮到電路設(shè)計的性質(zhì)，迭代模擬在電路修改之后頻繁發(fā)生，且因此在設(shè)計優(yōu)化期間需要更多的分析時間。一種簡單但高效的設(shè)計方法在減少開發(fā)時間方面將非常有用。
發(fā)明內(nèi)容本文描述用于估計沿邏輯信號路徑的傳播延遲的方法和設(shè)備。所述方法和設(shè)備說明多級邏輯門沿信號路徑的行為、初始輸入過渡時間、級間扇出以及不同的邏輯門類型。所述方法和設(shè)備將信號過渡特征轉(zhuǎn)換成有效扇出，以提供門延遲對輸入斜率和門邏輯拓?fù)涞南嘁佬缘墓烙嬛怠１景l(fā)明的各方面包含一種估計電路延遲的方法，其包含接收對應(yīng)于電路的裝置參數(shù)；確定所述電路中每個級的電作用(electricaleffort);確定初始級的輸入處的有效扇出；部分基于所述初始級的輸出處的電作用來確定門延遲；以及棊于所述初始級和至少一個隨后級的電作用來確定門信號過渡時間。本發(fā)明的各方面包含一種估計電路延遲的方法，其包含基于門和耦合到所述門的至少一個額外門的電作用來確定門延遲；以及基于門和耦合到所述門的至少一個額外門的電作用來確定信號過渡時間。本發(fā)明的各方面包含一種經(jīng)配置以估計電路延遲的設(shè)備。所述設(shè)備包含第一存儲器，其經(jīng)配置以存儲裝置參數(shù)；第二存儲器，其經(jīng)配置以存儲互連參數(shù)；電作用模塊，其耦合到所述第一和第二存儲器，且經(jīng)配置以確定電路中每個裝置處的電作用；以及信號過渡邏輯作用(SignalTransitionLogicalEffort,STLE)模塊，其經(jīng)配置以部分基于所述裝置參數(shù)、互連參數(shù)和每個裝置處的電作用來確定電路延遲。本發(fā)明的各方面包含一種經(jīng)配置以估計電路延遲的設(shè)備。所述設(shè)備包含用于存儲對應(yīng)于電路的裝置參數(shù)的裝置；用于確定所述電路中每個級的電作用的裝置；用于確定初始級的輸入處的有效扇出的裝置；用于部分基于所述初始級的輸出處的電作用來確定門延遲的裝置；以及用于基于所述初始級和至少一個隨后級的電作用來確定門信號過渡時間的裝置。結(jié)合附圖考慮，從下文陳述的詳細(xì)描述內(nèi)容中將更加了解本發(fā)明實施例的特征、目的和優(yōu)勢，附圖中相同元件具有相同參考標(biāo)號。圖1是延遲估計設(shè)備的實施例的簡化功能框圖。圖2是用于延遲估計的處理器平臺的實施例的簡化功能框圖。圖3是級聯(lián)反相器鏈的實例的簡化功能框圖。圖4a是規(guī)格化門延遲與標(biāo)稱門延遲的差異的簡化圖。圖4b是基于標(biāo)稱電作用的斜率近似值的簡化圖。圖5是驅(qū)動線的門的RC模型的實施例的簡化功能框圖。圖6a到圖6b是對應(yīng)于升高的輸入的中間和輸出節(jié)點的簡化圖。圖7是驅(qū)動經(jīng)模型化的互連線的門的開關(guān)延遲模型的簡化功能框圖。圖8是環(huán)形振蕩器的實施例的簡化圖。圖9是延遲估計方法的實施例的簡化流程圖。具體實施例方式在實際VLSI設(shè)計中，線通常由驅(qū)動器驅(qū)動或驅(qū)動其它邏輯門，使得它們在過渡期間伴有某一斜率。納米級IC設(shè)計中的互連延遲的一個重要問題是互連對門的輸出處的波形形狀的影響(Elmore，W.C.J.，應(yīng)用物理，19:55-63(1948))。所述波形在過渡期間顯著不同于直線，且包含與眾不同的波形尾部，主要是由于增加的線寄生效應(yīng)造成的。其進(jìn)一步展示階躍或線性斜坡函數(shù)不再好到足以表示信號過渡。先前互連模型的其它關(guān)鍵缺點是其準(zhǔn)確性的不確定性，以及對其只作為線性函數(shù)響應(yīng)延遲的估計值的限制。不可避免地，它們俘獲互連延遲模型中的斜率(稱為轉(zhuǎn)換速率(sZevvra&)或簡稱為轉(zhuǎn)換)相依性的機(jī)會很小。現(xiàn)代技術(shù)打破了波形可與簡單的線性模型非常近似的假定，這主要是由于電路中互連延遲的重要性增加造成的。驅(qū)動器延遲(具體地說，非線性驅(qū)動器阻抗)和互連延遲是相互依賴的。因此，說明總延遲考慮中驅(qū)動級與互連之間的相互依賴性己經(jīng)變得很重要。已經(jīng)使用標(biāo)準(zhǔn)CMOS90nm和65nm工藝以單個芯片研究了納米技術(shù)中的互連延遲效應(yīng)。本文描述用于確定延遲的一種經(jīng)改進(jìn)的方法和設(shè)備，其被稱為互連作用或信號過渡邏輯作用(STLE)。已經(jīng)實施四種類型的測試電路，以考慮布線電容和布線電阻對互連延遲的影響。硅和實驗數(shù)據(jù)展示在90nm工藝中，互連對電路延遲的貢獻(xiàn)比門對電路延遲的貢獻(xiàn)大得多?；ミB作用的方法相對較簡單但高效。所提出的方法已經(jīng)與SPICE模擬匹配良好，誤差小于±5%。最重要的是，互連作用延遲估計值可用作初始計算，以估計門驅(qū)動的線以及純門鏈的電路延遲。本文所描述的方法和設(shè)備可應(yīng)用于實際電路作為快速參考，尤其在納米級設(shè)計中，其中對互連寄生效應(yīng)的考慮在以嚴(yán)格的性能和面積要求確定最佳門大小或驅(qū)動能力的過程中是關(guān)鍵性的。這還提供對兩個線以及不同晶體管的大小如何影響電路延遲的了解。圖1是延遲估計設(shè)備100的實施例的簡化功能框圖。設(shè)備100可(例如)用于估計來自集成電路中的多個電路路徑的選定電路路徑的傳播延遲。通常，集成電路或某一其它邏輯系統(tǒng)包含一個或一個以上關(guān)鍵定時路徑，其需要迭代分析和修改。本文所述的STLE方法和設(shè)備允許快速分析關(guān)鍵電路路徑的定時，而不需要大量的SPICE電路分析。設(shè)備100包含用于接收各種門參數(shù)和互連參數(shù)的輸入裝置。所述門參數(shù)(包含各種門大小)可存儲在電路存儲器110中?；ミB參數(shù)(包含定義經(jīng)互連電路的連接和尺寸)可作為連線表的一部分存儲在連線表存儲器112中。在一個實例中，輸入裝置102是可接收邏輯系統(tǒng)定義(例如SPICE電路定義)的電子端口。輸入裝置102還可包含用戶接口，其允許用戶從邏輯系統(tǒng)定義中選擇特定的電路路徑以用于傳播延遲分析。舉例來說，輸入裝置102的用戶接口可允許用戶突出顯示邏輯系統(tǒng)示意圖的一部分以用于分析。電作用模塊124耦合到電路存儲器110和連線表存儲器112。電作用模塊124可基于門拓?fù)鋪泶_定電作用或每個級的扇出。舉例來說，可基于規(guī)格化或標(biāo)準(zhǔn)門模型來確定電作用。通常，電作用是兩個級聯(lián)級的大小比率。然而，互連的長度和尺寸對電作用有所貝獻(xiàn)。過渡時間模塊120耦合到電路存儲器110和連線表存儲器112。過渡時間模塊120經(jīng)配置以基于選定電路部分的各個參數(shù)，來確定過渡時間或門的上升和下降時間相對于電作用的斜率。門延遲模塊122耦合到電路存儲器IIO和連線表存儲器112。門延遲模塊122確定高到低和低到高門延遲，作為電作用的函數(shù)。信號過渡邏輯作用(STLE)模塊130耦合到過渡時間模塊120、門延遲模塊122和電作用模塊124中的每一者。STLE模塊130使用個別門特征中的每一者來確定選定電路部分的總計傳播延遲特征。STLE模塊130通過基于先前級的分析結(jié)果，個別地且連續(xù)地分析選定電路部分的每個級，來確定總計傳播延遲。STLE模塊130基于初始或初級輸入信號斜率和第一級的有效扇出來初始地表征輸入級。STLE模塊130基于電作用來確定初始級的門延遲。STLE模塊130使用第一級的電作用來確定第一級的過渡時間。此過渡時間被用來確定對下一級的延遲的效應(yīng)。STLE模塊130繼續(xù)基于級所經(jīng)歷的電作用和先前級的效應(yīng)，來確定通過每個級的傳播延遲。在最終級處，STLE模塊130基于最終負(fù)載來確定延遲。STLE模塊130可向輸出裝置140提供最終輸出以及任何中間輸出，以供輸出給用戶。舉例來說，輸出裝置140可在所述級的每一者的輸出處顯示估計出的延遲，以及通過選定電路部分的最終傳播延遲。圖2是邏輯互連延遲估計設(shè)備200的功能框圖?？墒褂?例如)與圖1的電路延遲估計設(shè)備類似的設(shè)備200。延遲估計設(shè)備200可包含顯示器210、I/O裝置250(包含鍵盤252和輸入裝置254)、處理器220、存儲器224、1/0控制器240、硬盤驅(qū)動器262、一個或一個以上可移除存儲裝置驅(qū)動器264(其可包含軟盤驅(qū)動器)、光學(xué)存儲裝置266、某一其它存儲裝置268、通信裝置230(例如調(diào)制解調(diào)器)以及網(wǎng)絡(luò)接口卡(NIC)234。所述各個元件可使用一個或一個以上計算機(jī)總線202耦合在延遲估計設(shè)備200中。所述一個或一個以上存儲裝置268可包含(但不限于)ROM、RAM、非易失性RAM、快閃存儲器、磁存儲裝置、光學(xué)存儲裝置、磁帶存儲裝置、硬盤存儲裝置等，或某一其它形式的處理器可讀媒體。電路可加載或以其它方式加入到存儲器224，且處理器220可執(zhí)行存儲在存儲器224中的一個或一個以上處理器可讀指令，以提供對選定電路部分的STLE分析。因為STLE延遲分析相對較快，所以用戶可修改與關(guān)鍵電路路徑有關(guān)的參數(shù)，且多次重新運(yùn)行STLE分析以迭代地優(yōu)化關(guān)鍵電路路徑?；ミB作用傳播延遲估計方法延伸了邏輯作用的方法，且提供用于估計電路的預(yù)期延遲的簡單且高效的方法。本文的描述內(nèi)容集中在具有各種長度的線負(fù)載的反相器鏈上，且將邏輯門的量度定義為來自上升和下降過渡的平均門延遲(簡稱為"延遲"，除非另有注解)。如在存儲器中，長線通常由反相器鏈驅(qū)動。然而，反相器鏈?zhǔn)菫榱撕唵纹鹨姸枋龅模也皇菍Ρ疚乃枋龅姆椒ê驮O(shè)備的操作的限制。可根據(jù)典型的邏輯門與反相器的關(guān)系來描述典型的邏輯門，且因此，所述方法和設(shè)備對其它門類型和門類型的組合的操作可從對反相器鏈的描述中得到暗示。n.邏輯作用a.具有邏輯作用的一些參數(shù)的門的無單位延遲邏輯作用的方法描述由驅(qū)動器以及由驅(qū)動器的拓?fù)潋?qū)動的電容性負(fù)載導(dǎo)致的延遲。邏輯作用的理論源于簡單模型。門的延遲具有兩個分量驅(qū)動內(nèi)部寄生效應(yīng)的內(nèi)在延遲，和驅(qū)動電容性負(fù)載的作用延遲。所述作用取決于負(fù)載大小與門大小的比率，而且取決于門的復(fù)雜性。參數(shù)&(所謂的第i個門的電作用)表示所述門所驅(qū)動的電容性負(fù)載Ci+/與所述門的相應(yīng)輸入端子處的輸入電容Ci的比率。參數(shù)gi(第i個門的邏輯作用)表征門的復(fù)雜性?；谧饔玫哪Ｐ突旧鲜荂MOS電路的常規(guī)開關(guān)模型的重新組成。門鏈的絕對延遲以T(以反相器驅(qū)動的時間計的基本延遲單位)為單位定義為(1)，<formula>formulaseeoriginaldocumentpage11</formula>(1)另一不具有寄生效應(yīng)的相同反相器表征特定集成電路制造工藝。所述絕對延遲是無單位延遲d與延遲單位TT的乘積。為了簡單起見，本文所表達(dá)的延遲以T為單位提供。電作用描述邏輯門的電環(huán)境如何影響性能，且門中晶體管的大小如何確定其負(fù)載驅(qū)動能力。邏輯作用表達(dá)其產(chǎn)生輸出電流的能力。等效地，邏輯門的邏輯作用顯示其在產(chǎn)生輸出電流方面比反相器差多少(假定其輸入的每一者只能與反相器具有相同的輸入電容)。這與電路中晶體管的大小無關(guān)，且只取決于門的拓?fù)洹７聪嗥鞯倪壿嬜饔帽灰?guī)格化為l，且其它門的邏輯作用則基于其內(nèi)部拓?fù)鋪碛嬎?。邏輯作用與電作用的乘積通常被稱為"尸，級作用或作用延遲。參數(shù)P是很大程度上取決于制造工藝和布局策略兩者的內(nèi)在寄生延遲。對寄生延遲的主要貢獻(xiàn)是驅(qū)動輸出的晶體管的源極和漏極區(qū)域的電容。由于支持較大輸出電流的較寬晶體管相應(yīng)地具有較大擴(kuò)散電容，所以寄生延遲"理論上"是固定的，且與邏輯門的大小和其驅(qū)動的負(fù)載負(fù)載電容無關(guān)。分離四個貢獻(xiàn)T、g、/1和/7，邏輯作用的方法(1)工藝參數(shù)T表示基本晶體管的速度；(2)寄生延遲p表達(dá)所述日期的由于其自身的內(nèi)部電容而導(dǎo)致的內(nèi)在延遲，其基本上與晶體管在門寬度中的大小無關(guān)；(3)使電作用h(建立C,w的外部負(fù)載的效應(yīng))與建立C,.的邏輯門中的晶體管的大小組合；以及最后(4)用邏輯作用g(電路拓?fù)鋵ρ舆t的效應(yīng))來表達(dá)，而不考慮負(fù)載或晶體管大小。這是有用的，因為其只取決于電路拓?fù)?。?中展示65nm工藝中使用邏輯門鏈的幾個CMOS邏輯門的所測量的工藝參數(shù)、邏輯作用、電作用和寄生作用值。表1.65nm技術(shù)中各個門的所測量的邏輯作用和寄生作用。<table>tableseeoriginaldocumentpage11</column></row><table>B.來自邏輯作用的啟示邏輯作用的理論對了解電路設(shè)計的若干方面最有價值。雖然可能從長期的設(shè)計經(jīng)驗或從許多電路模擬得出相同的結(jié)果，但它們相當(dāng)容易從邏輯作用得出。引起注意的結(jié)果可能包含以下部分(1)表征邏輯門或穿過網(wǎng)絡(luò)的路徑的延遲特征的數(shù)值"邏輯作用"的觀念非常強(qiáng)大。其允許比較替代電路拓?fù)洌艺故疽恍┩負(fù)渚坏乇绕渌負(fù)浜谩?2)當(dāng)每個級的作用延遲相同時，電路是最快的。此外，典型的設(shè)計選擇級的數(shù)目以使此作用約為4。(3)設(shè)計良好的路徑的延遲約為4，(log4G+log4+尸=log4F，扇出4(F04)延遲。由路徑驅(qū)動的負(fù)載的每個四倍都添加約F04反相器的延遲。(4)當(dāng)一個輸入顯著遲于其它輸入而到達(dá)時，通過增加早先輸入上的晶體管的大小而使門不平衡將加快來自較遲輸入的延遲。邏輯作用可以是計算復(fù)雜性問題的有用量度，例如什么是存儲器設(shè)計的每個級所需的最好和最小邏輯作用。與邏輯門(也許具有有限數(shù)目的輸入)的簡單計數(shù)相比，基于邏輯作用的計算的成本的模型更加準(zhǔn)確地描繪完成計算所需的時間和空間。C.邏輯作用的缺點邏輯作用基于非常簡單的前提對每個級的作用延遲進(jìn)行均等化。此方法的簡單性是其最大的優(yōu)勢，但這也導(dǎo)致若干限制(1)RC延遲模型過度簡單化。具體地說，其未能俘獲速度飽和和可變上升時間的效應(yīng)(Pileggi,L.，/"/"rf.Symp.o"P/iyw'caZDew'g"，第28頁到第33頁(1998))。幸運(yùn)的是，上升時間在設(shè)計良好的具有相等作用延遲的電路中趨向于大約相等。還可通過借助模擬表征門的邏輯作用來處理速度飽和。(2)邏輯作用闡釋了如何設(shè)計路徑以獲得最大速度，但不容易展示如何在固定延遲約束條件下針對最小面積或功率而設(shè)計路徑。(3)邏輯作用計算對形成分支且在每個分支上具有不同數(shù)目的級或不同的寄生延遲的路徑來說可能比較困難。通常，對此類電路的邏輯作用計算需要迭代。當(dāng)固定線電容與門電容相當(dāng)時，也需要迭代。(4)許多實電路太復(fù)雜以致不能手動優(yōu)化，且因此需要用電子表格或用腳本來考慮。m.門延遲模型門延遲不僅是電路技術(shù)和拓?fù)涞暮瘮?shù)，而且還取決于其它因素。顯然，隨著負(fù)載增加，延遲增加。然而，延遲考慮需要考慮納米技術(shù)的產(chǎn)生中的以下兩個額外因素(1)輸入信號的"斜率"；和(2)"所反射的寄生效應(yīng)"。A.取決于斜率的門延遲信號的斜率是其從邏輯o過渡到邏輯1(或反之亦然)時的變化率。信號斜率可表達(dá)信號在不同電平之間過渡得多快。實電路設(shè)計通常使用多個級的邏輯門。由于驅(qū)動下一級的信號是沿其路徑的前一級的輸出信號，所以信號的斜率取決于前一級的驅(qū)動器的大小。通常在應(yīng)用于個別信號波形的10%過渡點與90%過渡點之間測量上升和下降時間^和f,。瞬時過渡(或階躍函數(shù))將被認(rèn)為表示最大理論斜率值。重要的是，信號的斜率取決于與互連的特征組合的驅(qū)動門的輸出特征和任何邏輯門的輸入特征。對于同一輸出負(fù)載，較寬的驅(qū)動晶體管會更快地對其進(jìn)行驅(qū)動，且因此延遲將較小。對于同一驅(qū)動器，較小的輸出負(fù)載將更快地充電和放電，且因此過渡時間將較小。線的平均寄生電容通常比深亞微米技術(shù)中的門的平均大小大幾倍。線的這種不可避免的寄生效應(yīng)不僅對所述線本身造成額外延遲，而且給驅(qū)動它的門增加了負(fù)載；使斜率的特征惡化；且因此進(jìn)一步增加了門延遲。B.取決于寄生反射的門延遲此外，要考慮的另一參數(shù)稱為"寄生反射"。在沿信號路徑的邏輯級的級聯(lián)連接中，與接下來的級的輸入端子以及接下來的級之間的互連相關(guān)聯(lián)的某一比例的寄生效應(yīng)可能通過中間級"反射回來"，且它們可被先前級的輸出看到。另外，如果中間級是多輸入門，那么這些通過它們反射回來的寄生效應(yīng)很可能與狀態(tài)有關(guān)。換句話說，它們可能依據(jù)呈現(xiàn)給中間級的其它輸入的邏輯值而改變。通常，假定中間級將完全從在接下來的級之間/與接下來的級相關(guān)聯(lián)的寄生效應(yīng)中緩沖第一門的輸出是安全的。因此，級的輸出將只"感覺到"寄生效應(yīng)；布線電容和電阻以及與剛好下一級相關(guān)聯(lián)的電容。在納米級VLSI設(shè)計中，斜率相依性和寄生效應(yīng)折射的兩種影響需要包含在門延遲的考慮中。出于這些原因，邏輯作用的方法需要延伸，以便俘獲除沿信號路徑的最近級的影響之外的其它先前/接下來的級的影響。C.門延遲模型圖3展示用于表征門延遲的反相器鏈的實例的簡化功能框圖。所述電路具有九個級。最初四個級負(fù)責(zé)對輸入斜率進(jìn)行整形。已經(jīng)觀察到,在幾個級之后，同類的邏輯鏈固定到其一般斜率，而不管其在輸入信號過渡的斜率變化中具有可忽略差異的初始輸入斜率如何。對其它邏輯鏈(例如"與非"和"或非"門鏈)的其它實驗顯示類似結(jié)果?？赏茢?，每個邏輯門都具有其自身的標(biāo)稱斜率，且具有在所述標(biāo)稱斜率上收斂的趨勢。出于這個原因，當(dāng)邏輯門鏈中的每個級縮放相同因數(shù)時，其延遲不改變。實驗結(jié)果還顯示，隨著兩個級之間的距離增加，其對彼此的寄生反射影響變小。第五和第六級含有正被表征的門。最后一個級充當(dāng)負(fù)載。其用來補(bǔ)償柵極-漏極重疊電容。如果其被移除，那么第六級的輸出將非常快地切換，且因此這將向其增加有效輸入電容(所謂的密勒效應(yīng)(Millereffect))。兩個量度h和m表示所述級的電作用和大小。如前面所提及，第i級的門延遲不僅取決于其電作用，而且還取決于先前和接下來的級的電作用。在此處值得提出的是，當(dāng)次級效應(yīng)被忽略時，門延遲是相對大小(即，電作用h)而不是其在邏輯鏈中的絕對大小的函數(shù)。即，只要所有級的大小增加或減小相同比率，邏輯鏈就將具有相同延遲。在邏輯鏈中，將第i級的門延遲定義為tD(...,/ii-2,/iw,&/ii+2,...)=tD。術(shù)語"標(biāo)稱"是指具有與所述值相同電作用的級。舉例來說，標(biāo)稱門延遲是當(dāng)所有相鄰者具有相同電作用時的門延遲。因而，顯然，當(dāng)...=&-/=/^=&+/=...時，tD將等于第i級的標(biāo)稱延遲值to畫(W。圖4a展示當(dāng)?shù)?個和接下來的級具有相同電作用時a4=A5=/^=/i7=A9==/i。m=1/2/3/4/...)，規(guī)格化延遲差異與先前級的電作用U。=^=A2=&A)。x軸針對最初四個級的電作用h，其余級的固定電作用為從1到12。"hhhhllll"表示最初四個級具有相同的電作用h，且最后五個級具有相同的電作用1。沿y軸，延遲差異相對于標(biāo)稱延遲而規(guī)格化，或(tD-tD畫(/z,))/tD畫(/1,))。因此，當(dāng)所有級都具有相同的電作用或tD-tDn。J^)時，每個延遲曲線穿過規(guī)格化延遲差異值的零?？捎^察到，規(guī)格化延遲與其標(biāo)稱值的偏差對先前級的電作用具有線性相依性。然而，當(dāng)處于表征下的級具有較高電作用時，其相依性的程度變小。原因是較大/^m意味著兩個相繼級之間的較大門大小比率，且因此門延遲時間與所述門的電作用成反比關(guān)系。在此分段的結(jié)尾處將有更多論述。規(guī)格化曲線的斜率(在取其第一位近似值之后)相對于/^帥而重畫，且與圖4b中的第二位近似值擬合。對于VLSI設(shè)計中通常使用的電作用范圍210，此近似值與實驗數(shù)據(jù)匹配良好，誤差在約1%以內(nèi)。門延遲還受相鄰級的電作用影響。即，門延遲估計需要考慮原始的邏輯作用方法遺漏的先前和接下來的級的信號斜率和寄生反射的影響。實驗結(jié)果顯示，當(dāng)前一級與第i級相比具有較小電作用(hi-Kh,)時，門延遲比標(biāo)稱值快。而當(dāng)hw)hi時，門延遲時間變慢。這是預(yù)料中的結(jié)果，因為與上面的原因類似，較小的電作用意味著較大的門大小和較快的過渡響應(yīng)。幸運(yùn)的是，與標(biāo)稱門延遲值的這種偏差在其沿等距級傳播時減小。模擬展示兩個級之后，其影響小于1%，且在90nm工藝中可忽略。14考慮上文的論述內(nèi)容，邏輯鏈中第4個門的所提出的門延遲模型可由(2a)表達(dá)，其中可通過原始的邏輯作用方法(1)來獲得標(biāo)稱門延遲tD。。m(/M)。實驗結(jié)果顯示，門延遲考慮需要至少兩個先前級(歸因于斜率相依性)和一個接下來的級(歸因于寄生折射)。換句話說，為了確定門延遲，需要將三個相鄰級(兩個先前級和一個接下來的級)視為一個窗口。還已經(jīng)觀察到，相鄰級的斜率相依性和寄生折射的影響隨著第i級(第i門)的電作用變大而變?nèi)?；因此，第i級的電作用U,)出現(xiàn)在(2a)的分母中。針對h和/^。m的實際范圍的其它實驗與(2b)中所提出的門延遲模型匹配得相當(dāng)良好。電作用是負(fù)載電容與輸入電容的比率。當(dāng)前一級與第i級相比具有較小電作用時，其具有較寬的晶體管且因此較大的驅(qū)動能力。此經(jīng)改進(jìn)的驅(qū)動能力有助于使輸入信號的斜率急劇變化(或變快)到第i級，且因此延遲變小。然而，當(dāng)下一個級具有較小電作用時，其具有較窄的晶體管。注意，下一個級的輸入電容是第i級的負(fù)載電容。下一個級的較窄晶體管有助于減少到達(dá)第i級的電容性負(fù)載，且因此延遲變小。另一方面，先前或接下來的級的較大電作用趨向于使延遲增加。B卩，延遲與同相鄰級的電作用的差異成比例。這類似于動能理論中的"慣性"的概念。由于較大的電作用在輸出端子處具有較大的電容性負(fù)載且/和在輸入端子處具有較小的電容，所以輸入端子處的斜率的變化對輸出端子的斜率的影響較小。因此，延遲與第i級的晶體管的大小成反比。關(guān)于(2)中的系數(shù)/U，第(i-2)級(先前第二門)對門延遲具有約4%的影響，第(i-l)級(先前第一門)對門延遲具有約20%的影響，且第(i+l)級對門延遲具有約10%的影響。在斜率相依性和寄生折射的考慮中，可能需要考慮較多的相鄰級以實現(xiàn)較小的技術(shù)和較準(zhǔn)確的模型化。IV.門互連延遲模型A.純RC網(wǎng)絡(luò)中對片段的數(shù)目和輸入斜率相依性的考慮實際線與理想的線不同，理想的線是示意圖上的不具有任何電作用的線。一端處的電壓變化在無傳播延遲和IR降(即，等電位)的情況下出現(xiàn)在另一端。即使本質(zhì)上是分布式系統(tǒng)的線也可以集總的元件模型化。為了取得準(zhǔn)確的估計值，可能需要對具有2D或3D形式的復(fù)雜電場等式的方法求解，但所述方法不足以利用來自邏輯作用理論的"簡單性"的主要優(yōu)勢。針對純RC網(wǎng)絡(luò)分析已經(jīng)知道若干模型，例如L模型、T模型和ti模型。在這些RC模型中，ii模型與其它具有相同數(shù)目的片段的L模型或模型相比具有極好的準(zhǔn)確性。另一方面，艾爾莫延遲模型是封閉形式表達(dá)，且計算延遲的效率極高。艾爾莫延遲等式可由具有簡化的艾爾莫延遲三的鏈?zhǔn)骄W(wǎng)絡(luò)來表示。如在下一段中，可將艾爾莫延遲模型有效地施加到線，所述線具有驅(qū)動所述線或由所述線驅(qū)動的門。<formula>formulaseeoriginaldocumentpage16</formula>在90nm技術(shù)中假定高溫環(huán)境下最小寬度和間隔的布線條件。在上升和下降兩個方向上從輸入信號的50%過渡到輸出的50%過渡測量延遲，且將其規(guī)格化。輸入信號的斜率已經(jīng)從瞬時過渡(或階躍函數(shù))擺動到緩慢過渡。可以看到，隨著片段的數(shù)目增加，傳播延遲增加，且接近其最大值，實質(zhì)上是艾爾莫延遲的ln(2)倍。這是因為集總的RC網(wǎng)絡(luò)變得更接近級數(shù)增加的分布式RC網(wǎng)絡(luò)。50%-50%過渡延遲時間對于少數(shù)幾個片段接近其限制值；對于2個片段小于3%>且對于3個片段約為1%。這意味著具有幾個片段的7t模型足以近似用于較寬范圍的輸入斜率的線。3片段71模型提供足夠的互連模型用于準(zhǔn)確的延遲估計。在下一分段中將以由門驅(qū)動的線的分析模型詳細(xì)論述延遲隨輸入信號的斜率的變化。B.互連延遲的輸入斜率相依性圖5說明驅(qū)動互連線的門的簡單RC網(wǎng)絡(luò)模型。驅(qū)動裝置被模型化為Rn且線被模型化為一7t模型。裝置寄生電容連同總互連電容的值Cw的一半一起被包含在d中，負(fù)載電容(下一級的輸入電容)與Cw的另一半一起被包含在C2中。R,和R2分別表示裝置的接通電阻Ron和一7t模型中的互連電阻Rw。此分段將集中在從中間節(jié)點a到輸出節(jié)點out的互連延遲上。在電路模型中觀察到具有不斷變化的斜率的輸入信號。施加到輸入節(jié)點的信號的斜率從瞬時過渡變化到緩慢過渡。圖6a和圖6b展示當(dāng)輸入信號以斜率量度T過渡時節(jié)點a和輸出處的響應(yīng)。此梯形輸入信號Vin可分解成兩個斜坡函數(shù)Vin"n和VinT2。這些斜坡函數(shù)具有相同的形狀，但VinT2比VinT,落后時間延遲T，時間延遲T確定輸入信號變化得多么快。將VaT1和VaT2定義為節(jié)點a處的響應(yīng)，且V。utT1和V。utT2是分別對應(yīng)于VinT1和vinT2的輸出節(jié)點處的響應(yīng)?？赏ㄟ^疊加兩個個別響應(yīng)VaT1和VaT2(或V。utT1和V。utT2)來獲得節(jié)點a處(或輸出節(jié)點處)的總響應(yīng)，因為無源RC網(wǎng)絡(luò)是LTI(線性非時變(LinearTimeInvariant))系統(tǒng)的一種。VaT2(或V。utT2)是具有完全相同的形狀的VaT1(或V。utT1)的經(jīng)延遲的型式。而VaT1(或V。utT1)試圖增加電位電平，(VaT2或V。utT2)試圖在中間(或輸出)節(jié)點處下拉電位電平，以升高輸入過渡。Ri近似與裝置的大小(寬度)成反比。在布局完成之前，很難估計實際線長度。當(dāng)線的寄生效應(yīng)與其驅(qū)動的門負(fù)載相比較小時，可將線視為短。類似地，當(dāng)線的寄生效應(yīng)與其驅(qū)動的門負(fù)載相比較大時，可將線視為長。當(dāng)互連寄生效應(yīng)與門負(fù)載相當(dāng)時，線可被稱為中等長度線。此類中等長度線(對應(yīng)于R!^R2或RlR2)引入其驅(qū)動的門的大小的強(qiáng)函數(shù)。在功能區(qū)塊內(nèi)，大多數(shù)線是短的，且門延遲由門電容控制。對于短互連線(對應(yīng)于R^R2)，Cw是可忽略的，且門延遲由門電容控制；且因此可用門大小的信道寬度與下一門的信道寬度的比率來計算門的電作用。功能區(qū)塊之間的線通?？杀人龉δ軈^(qū)塊中的大多數(shù)晶體管大數(shù)百或數(shù)千倍。然而，對于長互連線(對應(yīng)于Ri《R2)，應(yīng)在C。w中考慮互連電容和電阻。當(dāng)輸入信號非常緩慢地過渡(大T)時，互連延遲不會改變很多，且其已經(jīng)非常接近線時間常數(shù)、三R2XC2的一半。當(dāng)R^R2時，互連延遲取決于輸入斜率。在R2比R!小得多的情況下，輸出節(jié)點處的V。ut可緊跟在中間節(jié)點處的信號過渡Va之后。因此，互連延遲幾乎對輸入過渡的斜率不敏感，且其已經(jīng)飽和具有線時間常數(shù)Tw^R!X(d+C2)的一半。在R^0的極端情況下，中間節(jié)點與輸出節(jié)點之間不存在差異，且Vi^Va，互連延遲幾乎等于零，且C-C,+CfCw。盡管輸入斜率可減小，但從中間節(jié)點到輸出的延遲可根據(jù)兩個電阻^與R2的比率而增加或減小。當(dāng)兩個電阻相當(dāng)時，清楚地看到互連延遲的此斜率相依性。在此情況下，互連延遲首先減小，且接著增加，且隨著輸入信號的斜率減小而最終飽和。轉(zhuǎn)折點是線時間常數(shù)的幾倍。對于斜坡輸入過渡的響應(yīng)Va可分解成兩個分量，V^和VaT2。雖然Van升高電位電平Va，當(dāng)Vm降低節(jié)點a處的Va，以用于上升輸入過渡。當(dāng)VaT2增加較快時，總電位Va花費更多時間來達(dá)到切換閾值電平VM(或電源的50%)。當(dāng)輸入信號過渡較快(小T)時，VaT2對Va的降低效應(yīng)較強(qiáng)，且當(dāng)輸入斜率減小(或Tf)時，所述效應(yīng)變?nèi)?。Vm對Va的較強(qiáng)影響有助于減小從節(jié)點in到節(jié)點a的50%到50%延遲時間。出于這個原因，總電位Va(T')跟隨Vm(T')的緊密程度比Va(T)跟隨Va^(T)的緊密程度大，如圖6b中所示，其中TVT。響應(yīng)V。u(也可分解成兩個分量，V。um和V。utT2。以與Va跟隨Vin相同的方式，V。。t此時跟隨其輸入刺激Va。V。um有助于增加V。ut,且V。utT2試圖禁止電位V。ut的增加。V。utT2對V。ut的較強(qiáng)影響也將減小從節(jié)點in到節(jié)點out的50%到50%延遲時間。然而，50%到50%互連延遲是從節(jié)點in到節(jié)點out以及從節(jié)點in到節(jié)點a的50%到50%延遲之間的差。即，互連延遲隨著in到a延遲而變小，但互連延遲隨著in到OUt延遲而變大。作為對V礎(chǔ)的刺激的Va的斜率小于作為對Va的刺激的Vin的斜率。實際上，這兩個機(jī)制在互連延遲中一同起作用。!^與R2的比率確定針對輸入信號的某一斜率，哪一者在互連延遲中更重要。當(dāng)輸入信號過渡較快(小T)時，iii到a延遲減小的程度大于iri到out延遲減小的程度，且因此互連延遲減小。在輸入斜率量度T達(dá)到轉(zhuǎn)折點之前，這種趨勢繼續(xù)。當(dāng)輸入信號過渡較慢(大T)時，in到a延遲減小的程度小于in到oiJt延遲減小的程度，且因此互連延遲增加。然而，當(dāng)輸入信號更加緩慢地過渡(非常大的T)時，Va已經(jīng)具有足夠的時間來精確地跟隨Vin過渡，且V。ut也具有足夠的時間來精確地跟隨Va過渡。即，足夠長的斜率允許內(nèi)部節(jié)點變成被預(yù)充電到幾乎點VM。因此，當(dāng)輸入信號實際上越過其切換閾值Vm吋，輸出節(jié)點在開始區(qū)塊處徘徊且看起來切換得比如果瞬時過渡已經(jīng)施加到輸入的情況下的切換速度快。因此，互連延遲不再變化。c.電路設(shè)計中的所提出的互連延遲模型雖然具有單個輸出或規(guī)則結(jié)構(gòu)的電路設(shè)計起來相對較容易，但實際電路通常涉及更復(fù)雜的分支和固定線復(fù)雜?；ミB具有固定電容，且不以與晶體管和邏輯門相同的速率按比例縮小。前面的方法使總的線電容與邏輯門的輸入電容有關(guān)，且通過在驅(qū)動線的門處包含分支作用&=(&。,￡+(^^)/^^來考慮此互連延遲。每當(dāng)網(wǎng)絡(luò)中的晶體管大小改變時，此分支作用改變，因為布線電容C恥々未能與晶體管大小(因此，門電容Cg。")變化成比例地改變。在布局完成之前，很難估計實際線長度。當(dāng)線的電容與其驅(qū)動的門負(fù)載電容相比較小時，可將所述線視為較短；且類似地，當(dāng)線的電容與其驅(qū)動的門負(fù)載電容相比較大時，可將所述線視為較長。當(dāng)互連電容與門負(fù)載電容相當(dāng)時，所述線被稱為中等長度線。此類中等長度線引入其驅(qū)動的門的大小的強(qiáng)函數(shù)。在功能區(qū)塊內(nèi)，大多數(shù)線較短，且門延遲由門電容控制。對于這些較短互連線，Cw是可忽略的，且門延遲由門電容控制；且因此可用門大小的信道寬度與下一門的信道寬度的比率來計算門的電作用，如(2)中一樣。通常，功能區(qū)塊之間的線可比所述功能區(qū)塊中的大多數(shù)晶體管大數(shù)百或數(shù)千倍。然而，對于這些較長互連線，應(yīng)在C。^中考慮互連電容和電阻。如上文所論述，信號傳播延遲的輸入斜率相依性尤其在納米尺寸是一個重要的考慮因素。為了更多地研究輸入斜率在沿所述線的信號傳播中的影響，以最小設(shè)計寬度和間隔為單位，執(zhí)行三種不同類型的線距的以下實驗情況l(W/S=IZ1);情況2(WZS=l,/2);和情況3(W/S=2/2)。所有的情況具有相同的條件，例如縱橫比、介電材料和頂部/底部材料。實驗結(jié)果提供兩個理解(i)在輸入信號的斜率減小足夠程度之后，沿所述線的傳播延遲接近所述線的其上限；以及(ii)當(dāng)輸入信號的過渡時間約為線時間常數(shù)的5倍時，傳播延遲己經(jīng)達(dá)到其限制，誤差在2%以內(nèi)。所提出的互連延遲模型及其分析包含這些經(jīng)驗。在實際設(shè)計(例如存儲器解碼器區(qū)塊設(shè)計)中，放大器鏈需要驅(qū)動伴有較大電容和電阻的(較長)線。圖7是當(dāng)反相器放大器驅(qū)動互連時具有第一階等效切換模型(一71模型)的驅(qū)動器和互連線的一部分的簡化功能框圖。假設(shè)fp為門延遲，其為^肌和的平均值，~=(一肌+^^)/2。而級數(shù)的增加可使此集總互連模型接近于分布式模型，此具有艾爾莫延遲模型的最簡單的一7t模型在信號傳播延遲方面提供良好的近似值。線可由兩個分量來表示；總互連電阻和電容，ivv和Cw。i。"和Ctr是放大器的接通電阻和輸出寄生電容。總延遲二門延遲+RC互連延遲(4a)=T(gxv+o/,(…，a+1，…v)+堂c,.ix.+qI;x/2(VA)'='>i(4b)可將從輸入到輸出的總延遲分成兩個分量，內(nèi)在延遲(門延遲)和外部延遲(互連延遲)，且可由(4a)表達(dá)。第一分量基本上與(2)的純門延遲等式相同，只是是A'而不是h。將有效電作用/i'(5)定義為輸出電容C。w與輸入門電容C,的比率，且考慮互連的影響，其增加了門輸出端子處的電容性負(fù)載?？偧纳娙?或輸出電容)C。^是有效線寄生電容CV與下一級的寄生擴(kuò)散電容(或輸入門電容)Cin的總和。注意，由于電阻屏蔽效應(yīng)，門不能經(jīng)歷整個線電容Cw。當(dāng)iw比/。"大得多時，此屏蔽效應(yīng)將更嚴(yán)重。保持簡單性，其可由有效線電容表示(4b)。這反映已知的事實，即門延遲本身隨著由其驅(qū)動的互連的長度而變快。提及以下情況很重要即使總延遲是兩個"單獨"延遲分量((4a)中的門延遲和互連延遲)的總和，這兩個分量也彼此消去，使得應(yīng)在總延遲計算中考慮其間的相依性。原因是門對其驅(qū)動的線上的輸入信號的斜率有影響，且互連充當(dāng)對于對其進(jìn)行驅(qū)動的門的寄生負(fù)載。延遲模型包含有效電作用h'以及兩個相依性參數(shù)力和/2，以反映門與互連之間的相互依賴性，同時維持分析的簡單性。<formula>formulaseeoriginaldocumentpage20</formula>可通過(5)獲得驅(qū)動器的有效電作用h'，其中/^加和&w^是門和互連的電作用；且W是門的信道寬度，且下標(biāo)n表示n型晶體管；且C^^^是最小長度晶體管的門電容，其為所使用的制造工藝的函數(shù)；且y是門中p型晶體管與n型晶體管寬度的比率。與門電容一樣，線電容是例如線厚度、間距和電介質(zhì)厚度等工藝細(xì)節(jié)的強(qiáng)函數(shù)。較大的先前級使得第i級更快地充電或放電。然而，具有較大電作用的第i級對其相鄰者的大小的相依性較小，因為此第i級在電動量方面具有較大的慣性。下一級對于線的影響通常非常小，因為所述較小下一級的輸入電容與布線電容相比非常小。因此在線具有相當(dāng)大的長度的情況下，(2)中的下一級項在門延遲計算中可忽略。類似于純邏輯鏈，模擬顯示考慮兩個先前級在第i級延遲計算中是足夠的。此事實可由(5c)簡單地表達(dá)。已經(jīng)觀察到，A,.2與A"的比率類似于(2)的比率。即，隨著先前級與第i級的距離變遠(yuǎn)，先前級的影響變小。然而，當(dāng)前一級與第i級相比具有較大電作用時，所述前一級的延遲效應(yīng)充當(dāng)增加因數(shù)，而當(dāng)前一級具有較小電作用時，所述延遲效應(yīng)充當(dāng)減小因數(shù)。對于更準(zhǔn)確的模型化，需要單獨考慮這兩種情況。為了簡單起見，在工作中忽略此事實。而且，當(dāng)相鄰者具有與第i級的電作用相同的電作用時，第i級的門延遲不受干擾。(4)中的第二分量基本上等于(2)的純RC延遲等式，除了/z'項，其表示互連延遲的輸入斜率相依性。慢得多的輸入不再導(dǎo)致延遲響應(yīng)時間變短，即，由于沿所述線的信號過渡流動接近輸入信號過渡，所以延遲時間變得飽和。此關(guān)系可由(5d)表達(dá)，其中Tw是線時間常數(shù)，iwCw。為了在過渡實際開始或結(jié)束時確定地量化信號過渡，通常在施加到個別信號波形的10%與90%過渡點之間測量上升和下降時間，^和tp。瞬時過渡(或階躍函數(shù))將被考慮為表示最大可能斜率值。請回想，電作用是兩個級聯(lián)級的大小比率。隨著第一級的扇出增加，第二級的門大小增加，且將更多的電容性負(fù)載引入到第一級。由于門要花費更多時間來驅(qū)動下一個較大級，所以信號過渡時間(&和tF兩者)沿y軸隨/^rr而增加。此外，由于門具有一個以上電壓增益，所以^rev的增加速率小于與&0^—起的增加速率。這些標(biāo)稱過渡時間，Z^帥的^和tF，具有相當(dāng)好的線性，且可由第一位近似值模型化為(h"歸)=h"。;nxSLO尸五fK_nom+OFFSET^—om(6a)^"。m(&。m)=A加mx5XOPEfF_om+OFFS￡7V_om(6b)這些是相應(yīng)扇出處的門的一般過渡時間。個別線也與扇出成相當(dāng)好的線性關(guān)系，且其斜率類似于其它線的斜率。因此，所有線的斜率可由斜率平均值來表示，針對上升和下降過渡分別為SLOi^R—w力rev和SLO/^n—w?，F(xiàn)在，門的上升和下降時間可表達(dá)為tR(hi."hi，hw^tR,咖(hi)—(hi-hJxSLOPEtRvs—hprev-(hi+1-hi)xSLOPE+tR-VS_hprev(&)"(hw，hi,hw)Uhi)-(hi-OSLOPEnhprev-(hi+1-hjxSLOPEW—v(6d)在A,.=/2n。m的情況下，f^鋪和化n。m為(6a)和(6b)。每個級的電作用可從電路連線表中容易地計算出來。在考慮當(dāng)前級過渡時間時，(6c)和(6d)中的第三項包含下一級的級作用。尤其在超縮放技術(shù)中，為了更準(zhǔn)確的模型化，考慮下一級以及前一和當(dāng)前",)級的扇出是有用的。在接下來的分段中將簡要論述其合理性。實驗顯示，/1,+/對當(dāng)前級的過渡時間的影響在90nm和65nm技術(shù)節(jié)點處約為3%和5%。首先，通過將當(dāng)前級扇出視為參考而在&^=7處找到標(biāo)稱上升時間。由于前一級具有較小的扇出(Ap^=3)，所以所關(guān)注的級比前一級與所關(guān)注的級具有相同扇出的情況(~^=/^)更快地過渡。補(bǔ)償由(6c)的第二項來實行。前一級與所關(guān)注的級相比具有較大扇出的情況(/wf4且/v"-6)。此處，與標(biāo)稱情況/^=/^相比，所述級較慢地過渡。門延遲時間門延遲在從門輸入到輸出節(jié)點的供應(yīng)的50%過渡點之間界定。類似于上升和下降時間，當(dāng)次級效應(yīng)被忽略時，門延遲是相對大小(即，電作用h)的函數(shù)而不是其絕對大小的函數(shù)。這就是為何只要所有的級的大小增加或減小相同比率，邏輯鏈就具有相同延遲的原因。邏輯鏈中第i級的門延遲可由,/1),+7,...)來表達(dá)。對于標(biāo)稱情況，顯然，^將等于標(biāo)稱延遲值W"om(/mo附)，其為所述門的一般值，其中A。m當(dāng)前一級與所關(guān)注的級相比具有較小電作用(/Vw<&w)時，門延遲比標(biāo)稱值快，且反之亦然，因為較小的電作用意味著較大的門大小和較快的響應(yīng)，如上文所提及。在這些圖中，用(對角)實線來標(biāo)記標(biāo)稱延遲，其中/v"=AC((。這些標(biāo)稱門延遲，/1。的bffl和&w，具有極好的線性，且可由第一位近似值模型化為tDHL，濯(h誦)=h,xSLOPEtdhl—纖+OFFSETdhl—(7a)tDLH，nom(hnom)=hnomXSLOPEtDLH_nom+OFFSETtDLH—nom(7b)然而，每條線具有不同的斜率。斜率值隨&^而增加。電作用是負(fù)載電容與輸入電容的比率。所述級的輸入電容是前一級的負(fù)載電容。當(dāng)前一級具有較小電作用時，其具有較寬的晶體管，且因此具有較大的驅(qū)動能力。此經(jīng)改進(jìn)的驅(qū)動能力有助于使信號過渡更快，且因此延遲變小。另一方面，當(dāng)下一級具有較小電作用時，其具有較窄晶體管。下一級的較窄的晶體管意味著對所關(guān)注的級的電容性負(fù)載較小，且因此所關(guān)注的級變得更加快?？捎^察到，門延遲曲線可以/zp^飽和。一旦/v"變得太大，或與所關(guān)注的級相比，前一級太小，那么其對門延遲的影響較小。因此，改進(jìn)的程度變得對/V^不敏感，且斜率飽和。其飽和點取決于級的大小。這至少需要第二位近似值用于延遲模型化。通常在較小的扇出范圍內(nèi)設(shè)計實際電路，而大扇出的情況通常伴有長互連。延遲曲線的斜率的偏移以與/i^,成相當(dāng)好的線性關(guān)系的方式增加?？紤]這些論述，高到低延遲、低到高延遲以及平均延遲可表達(dá)為fdhl(^pw,A"柳)=SLC^Pf^叩e畫(d機(jī)/prevZip+虹0尸￡。加,證"謹(jǐn)+^f_扁(7d)fd(&戸')=7+f),，、2C7e)此處，SLO/%,。pe，OFFMT—e是斜率的斜率和斜率的偏移，且類似地，SLOi^順"，OFFSEr。&e,是偏移的斜率和偏移的偏移，其中第一位近似值用于相應(yīng)的高到低和低到高延遲。對于(6a)和(6b)中的兩個參數(shù)兄6^5Ysj力rev和SLO/^^v,j^v，這四個新的參數(shù)將被稱為LE參數(shù)。可以相同方式針對不同類型的邏輯門提取其它LE參數(shù)。從等式(7c)、(7d)和(7e)中估計出的值(星號標(biāo)記)與模擬值一致，誤差小于2%。D.在電路設(shè)計中應(yīng)用STLE的程序為了將STLE模型應(yīng)用于電路分析，首先需要提取LE參數(shù)。從實踐觀點看，僅四個數(shù)據(jù)點就足以具有整組LE參數(shù)；兩個點在對角線上(標(biāo)稱情況)，且另外兩個點不在對角線上(非標(biāo)稱情況)?？赏ㄟ^內(nèi)插或外推來獲得其它值。更多的數(shù)據(jù)點增加了結(jié)果的精確度，且增加了模型的置信度?？蓮某跫壿斎?PI)到最后一級，一個接一個地計算級延遲。程序如下。針對電路的特定定時路徑給出以下信息1.初級輸入斜率，^,w(或^v)。2.連線表信息和每個級的電作用(即，門拓?fù)浜?amp;，&，...)。3.上升和下降時間與電作用(即，SiO/^o^^和虹0尸五f",力w)。4.高到低和低到高門延遲與電作用(即，其它LE參數(shù)，如兄OP^。p》。執(zhí)行一些步驟1.通過等式(6a)和(9b)確定^(或W的有效扇出h'w。2.設(shè)置/=0且h'PI=h'0。3.通過等式(7c)和(7d)從A',和/,+7中計算^機(jī),w(或f腦,w)。4.通過等式(6c)和(6d)從/i',和/Jw中計算^;w(或5.通過等式(6a)和(6b)從化^(或kw)中計算到達(dá)下一級的有效扇出。6.如果第(i+l)門拓?fù)鋇第(i+2)門拓?fù)?，那?A'w-U'否則(計算第(i+l)級處的有效電作用，A7.設(shè)置轉(zhuǎn)到步驟3，直到最后級為止。步驟1通過假定以相同扇出A'w驅(qū)動門1的一系列PI門，來計算初級輸入刺激&w(或化w)的"有效"扇出。用此有效扇出AW和已知扇出/i;，計算門1的高到低延遲^肌,；和下降時間化,。同時，用門1的下降時間和下一門扇出&2來計算門1的有效扇出此處，即使針對級1已經(jīng)存在已知扇出/^，也針對此級引入有效扇出這是因為典型的電路通常由用于其功能性實施方案的不同類型的門組成。從具有相同門類型不同扇出的每個邏輯門鏈提取LE參數(shù)。即使具有相同扇出，不同的門也可能具有不同的過渡時間和延遲時間。因此，需要將它們轉(zhuǎn)換成其相對于下一級的門類型的有效或等效扇出。此程序重復(fù)，直到最后級在每個級的信號過渡方向上與替代物碰上為止。圖9是估計電路延遲的方法900的實施例的簡化流程圖?？?例如)在圖1或圖2的延遲估計設(shè)備中實施方法900，以估計邏輯電路或電路的一部分的延遲。方法在框902處開始，其中延遲估計設(shè)備接收電路元件參數(shù)。延遲估計設(shè)備可針對電路中的裝置的每一者接收基于程序庫模型的電路。程序庫模型可(例如)是SPICE電路模型，且可包含例如邏輯門的長度和寬度等參數(shù)。電路元件參數(shù)可經(jīng)由輸入接口輸入到延遲估計設(shè)備，或可從存儲在存儲器中的電路系統(tǒng)中選擇。舉例來說，可選擇集成電路的特定部分用于延遲估計。延遲估計設(shè)備還可確定選定電路部分中的每個互連的兀模型。延遲估計設(shè)備進(jìn)行到框910，且基于邏輯門拓?fù)浜退鲩T之間的互連的兀模型來確定每個級的電作用。在確定每個級的電作用之后，延遲估計設(shè)備進(jìn)行到框912，且基于電作用而確定上升和下降時間的估計值。在一個實施例中，延遲估計設(shè)備包含相對于電作用的上升和下降時間的查找表，且不需要針對每個延遲估計值計算所述值。延遲估計設(shè)備進(jìn)行到框914，且針對選定電路部分中的每個門確定高到低和低到高門延遲，作為電作用的函數(shù)。再次，延遲估計設(shè)備可針對多種裝置類型中的每一者存儲此信息，且可從存儲器中檢索所述信息，而不是在每次確定延遲估計值時計算所述值。延遲估計設(shè)備進(jìn)行到框920，且開始分析選定電路部分。延遲估計設(shè)備確定第一門的輸入處的初始扇出。延遲估計設(shè)備進(jìn)行到框930，且基于初始輸入信號斜率、電作用和扇出，確定初始門延遲。延遲估計設(shè)備進(jìn)行到框940，且基于電作用和扇出，確定門輸出信號過渡時間，例如信號上升和下降時間。電路上升和下降時間部分取決于互連模型。盡管初始級不要求，但基于至少一個先前級的電作用以及至少一個以后級的電作用來確定電路的隨后級的信號上升和下降時間。延遲估計設(shè)備進(jìn)行到框950，且基于上升和下降時間以及門延遲，來確定正被分析的當(dāng)前電路級所經(jīng)歷的到達(dá)下一電路級的有效扇出。延遲估計設(shè)備進(jìn)行到框960，且更新下一級的電作用。下一級可代表電路中的下一裝置或最終輸出負(fù)載，這取決于正被分析的級。延遲估計設(shè)備進(jìn)行到?jīng)Q策框970，以確定當(dāng)前級是否代表最終級。如果不是，那么延遲估計設(shè)備返回到框930以分析下一級。如果是，那么延遲估計設(shè)備從決策框970進(jìn)行到框980，且基于電路級的每一者的延遲估計值來確定總的電路延遲。通常，延遲估計設(shè)備輸出總計電路延遲，且還可輸出對應(yīng)于電路級的每一者的中間延遲估計值。V.測試電路的配置A.環(huán)形振蕩器電路為了說明納米技術(shù)中的延遲估計方法和設(shè)備，在31級環(huán)形振蕩器中測量基本參數(shù)邏輯作用g、寄生作用p和工藝參數(shù)i。由于實踐原因，在環(huán)形振蕩器的測試電路中測量上升和下降時間比較困難。測試探針提供其自身的寄生效應(yīng)，這使了解傳播延遲的瞬時斜率相依性的能力變得復(fù)雜。當(dāng)信號傳播穿過所述環(huán)時，其接近其自身的上升和下降時間，^和f/。實際上，環(huán)形振蕩器可被視為無限數(shù)目的級的鏈。傳播延遲或門延遲^由穿過完整鏈的信號過渡的振蕩的周期T確定，或(8),其中鏈中具有N數(shù)目的級。因數(shù)2出現(xiàn)在分母中，因為過渡必須圍繞環(huán)形振蕩器通過兩次，以完成振蕩的單個循環(huán)。已經(jīng)以相同電路實施了三個不同的裝置和工藝難點(processcorner),以研究閾值電壓和工藝條件對門延遲的影響。設(shè)計不同的扇出電路以測量基本參數(shù)。圖8是環(huán)形振蕩器的實施例的簡化功能框圖。已經(jīng)實施了第二負(fù)載以及第一負(fù)載，使得所有級都具有指定的電作用值。注意，使用第二負(fù)載來排除將使到達(dá)第一負(fù)載的有效輸入電容增加是柵極-漏極重疊電容的密勒效應(yīng)；且因此，第一負(fù)載門的輸出更快地切換。所述環(huán)形振蕩器的形狀是矩形的，且與環(huán)形振蕩器的理想形式圓形不同。B.組合邏輯電路在實際的電路設(shè)計中，多種邏輯門一起使用以實施邏輯功能。己經(jīng)設(shè)計了組合邏輯模塊來識別組合邏輯的總延遲，而不是測量個別的門延遲。已經(jīng)實施并測試了兩個不同的閾值電壓和工藝難點。這些模塊也是環(huán)形振蕩器。沿所述環(huán)，若干邏輯門按使用中的頻率的次序均勻地分布。為了避免"電荷共享"問題和寄生延遲，每個級沿其最內(nèi)部的輸入傳播主信號，且因此未使用的"與非"輸入為有線高，且未使用的"或非"輸入為有線低。其它測試電路含有多指晶體管，以便減小擴(kuò)散電容。然而，這些模塊通過具有一個指的有效區(qū)域的不同長度來實現(xiàn)晶體管的不同大小。已經(jīng)知道，給出最佳平均延遲的P:N寬度比是給出相等的上升和下降時間的P:N寬度比的平方根。因此對于典型的CMOS工藝，遷移率比^=^/^在2與3之間。盡管此最佳P:N比稍許改進(jìn)了門延遲時間，但卻顯著減小面積和功率消耗。C.互連電路傳播延遲及其較小變化可由(9)來表達(dá)，其中ivww、Cw,w和",w分別是總集總電阻、電容和電感。在此論文中忽略感應(yīng)寄生效應(yīng)。此假定可能有意義，因為由于納米級的較小橫截面的緣故，線的電阻是實質(zhì)足夠的，且所施加的信號的上升和下降時間在實際信號傳播中足夠慢。對于每一準(zhǔn)確的延遲估計，可能需要更多地考慮電感效應(yīng)。現(xiàn)在，延遲等式(9c)具有兩個主要的寄生分量，電容和電阻。然而，仍需要知道如何表征&d"/和&o/ac:，以更好的理解沿所述線的傳播延遲。難以使電阻性寄生效應(yīng)對傳播延遲的影響與電容性寄生效應(yīng)對傳播延遲的影響"完全"分離，因為所述線本質(zhì)上是分布式系統(tǒng)。如果電阻相依延遲部分非常小或可忽略，且電容相依部分在傳播延遲中占優(yōu)勢，那么針對較小變化的延遲等式可由(9d)近似。一旦延遲的電阻相依性((7d)中的&。/ai)可用，便還可通過比較(9d)與(9c)來測量延遲的電容相依性(以&"'3C)。類似地，如果電容相依延遲部分非常小或可忽略，且電阻相依部分占優(yōu)勢，那么針對較小變化的延遲等式可由(9e)近似。一旦延遲的電容相依性((9e)中的&0/3^)可用，便通過比較(9e)與(9c)來測量延遲的電阻相依性(&D/說)。<formula>formulaseeoriginaldocumentpage27</formula>(9a)<formula>formulaseeoriginaldocumentpage27</formula><formula>formulaseeoriginaldocumentpage27</formula><formula>formulaseeoriginaldocumentpage27</formula>已經(jīng)將互連模塊設(shè)想成具有這些寄生效應(yīng)在延遲中的作用的直觀視圖。為了以驅(qū)動線的門來研究沿所述線的傳播延遲，已經(jīng)設(shè)想了四種不同類型的測試電路負(fù)載晶體管互連模塊、梳狀互連模塊、蛇狀互連模塊和直線互連模塊。已經(jīng)以以下種類來設(shè)計互連模塊線的不同長度，100nm、1000nm和2000nm分別表示短線、中等線和長線；和不同類型的裝置，高Vt、正常Vt和低Vt;和不同間距，情況1(寬度:間隔-l:l)，情況2(寬度:間隔=1:2)和情況3(寬度:間隔=2:2)，以最小設(shè)計寬度和間隔為單位。例如縱橫比、介電材料和線與頂部/底部材料之間的距離等其它條件相同。負(fù)載晶體管互連模塊針對"互連"部分使用負(fù)載晶體管。負(fù)載晶體管可按比例縮放，使得其具有與特定長度的線的電容等效的門電容的指定值。注意，最小長度晶體管的門電容在給定技術(shù)中是已知的。因此，最小長度裝置上的負(fù)載門的尺寸設(shè)計可實現(xiàn)(十分)精確的門電容。p型和n型負(fù)載晶體管也經(jīng)尺寸設(shè)計以使電容性負(fù)載在上升和下降過渡期間盡可能平衡。事實上，當(dāng)信號沿環(huán)形振蕩器傳播時，信號本身將抵消由不平衡的(p型和n型)電容性負(fù)載導(dǎo)致的較小失配。此外；由于負(fù)載晶休管模塊中所使用的物理互連非常短，所以可安全地假定負(fù)載晶體管模塊只具有等效于規(guī)則(直)線的電容性負(fù)載的電容性負(fù)載，而不是電阻性負(fù)載。因此，此模塊被用作特定長度的線的其它測試模塊的參考。通過假定電阻性寄生效應(yīng)被合理地最小化且可忽略，分析能夠使電容性寄生效應(yīng)與電阻性寄生效應(yīng)分離?？煞治龃┻^作為純門(無互連)的無限鏈的環(huán)形振蕩器模塊的傳播延遲的絕對值。通過將環(huán)形振蕩器模塊的延遲值與負(fù)載晶體管互連模塊的延遲值進(jìn)行比較，可計算(9c)中的延遲的電容相依性。已經(jīng)出于兩個原因設(shè)計了梳狀互連模塊。首先，可通過與相應(yīng)的負(fù)載晶體管互連模塊進(jìn)行比較來計算線所實施的線電容。其次，可在某種程度上使對傳播延遲的電容性影響與電阻性影響分離。梳狀互連模塊以梳狀形狀的線實施電容性負(fù)載。"互連"部分夾在兩個電力線VDD與GND之間，以便屏蔽所述部分，且在與相鄰者的電容性耦合方面將其置于最差條件中。己經(jīng)盡可能多地實行了"互連"部分的高度和寬度的設(shè)計，使得其總電容與規(guī)則(直線)線的寄生電容匹配，但其總電阻仍可沿信號路徑具有非常小的延遲影響。g卩，沿梳形線傳播的信號所經(jīng)歷的電容性負(fù)載可等效于直線的電容性負(fù)載，但電阻性負(fù)載可忽略。通過將環(huán)形振蕩器模塊的延遲值與梳狀互連模塊的延遲值進(jìn)行比較，可計算(9c)中的延遲的電容相依性。蛇狀互連模塊針對"互連"部分包含蛇形線。所述線也夾在兩個電力線之間以進(jìn)行屏蔽，且實現(xiàn)最差電容性條件。通常，由于放置和路由約束的緣故，互連線需要彎曲。而直線互連模塊以規(guī)則的"直"線來實施"互連"部分。理論上，只要蛇狀互連與直線互連具有相同長度，在線電阻方面兩種互連之間就不存在差異。然而，對于給定的線長度，彎曲線的邊緣與直線相比具有較小的線電容。清楚的是，當(dāng)信號沿蛇狀線以及沿直線線傳播時，信號將經(jīng)歷電阻性和電容性兩種內(nèi)在寄生效應(yīng)。兩種測試電路的傳播延遲同時含有電阻相依性和電容相依性。因此，通過將它們的延遲與兩個延遲(一個是負(fù)載晶體管模塊的，且另一個是梳狀模塊的)的總和進(jìn)行比較，可計算傳播延遲在電容和/或電阻方面多大程度上取決于互連。此外，檢査線在硅中的彎曲效應(yīng)是值得的。梳狀模塊與蛇狀模塊和/或直線模塊之間的傳播延遲的差異將使人了解延遲對線的寄生電阻的相依性。事實上，由于只在兩個方向(水平或垂直)上允許元件的放置和路由的布局式樣的緣故，所以實現(xiàn)理想的環(huán)形(或"圓形")振蕩器存在實踐限制。因此，在環(huán)形振蕩器的設(shè)計中，不規(guī)則圖案可能幾乎是不可避免的。為了在工作中減小此不規(guī)則性的效應(yīng)，已經(jīng)執(zhí)行了對此類不規(guī)則圖案的仔細(xì)的工程設(shè)計。尤其在直線模塊的設(shè)計中，以圓形直接連接所有的互連將是沒有意義的。在又一實例中，布局包含以Z字形延伸的互連。所有的"互連"部分共享兩個相繼門之間的空間。再次，兩個電力線VDD和GND交替地與信號線平行延伸。參數(shù)A^e和"。,e分別是信號路徑(不是線本身)的長度和門的寬度。由于LvWK由線上的接點之間的距離來確定；且因此1^比"。,長很多，所以已經(jīng)設(shè)計出此Z字形式樣的布局(即使具有額外的線片段)。門的輸入和輸出端口的失配部分需要額外的線片段。原因是從輸出到輸入的距離不等于下一互連中從輸出到輸入的距離。注意，兩個信號線"完全"共享電力線，且線由額外片段和信號路徑組成。即，當(dāng)信號路徑的長度改變時，額外片段的長度"負(fù)向地"改變相同的量。因此，具有相同長度的所有的信號線和電力線近似地并置使得信號路徑有可能自補(bǔ)償由其長度失配而導(dǎo)致的寄生負(fù)載的變化。要求對額外片段的補(bǔ)償具有沿信號路徑的傳播延遲。額外片段的長度是已知的，且因此由其導(dǎo)致的額外延遲也可容易地被計算出來。模擬顯示，在補(bǔ)償額外線片段的效應(yīng)之后，此方法通過使用最小額外片段而提供與理想環(huán)形振蕩器(其中所有的線具有完全相同的長度)的結(jié)果相當(dāng)接近的結(jié)果。D.測試芯片YI.結(jié)果和討論r的值取決于制造工藝、電源電壓和溫度。理想地，門的邏輯作用將與工藝參數(shù)無關(guān)。實際上，類似速度飽和的效應(yīng)導(dǎo)致邏輯作用隨著工藝和操作條件而稍許不同。類似地，寄生電容和電阻隨著工藝和環(huán)境而不同。已在反相器驅(qū)動反相器鏈中的相同反相器(即，電作用h為l)時測量此基本延遲單位ir。已通過標(biāo)繪環(huán)形振蕩器的頻率而從測試芯片中測量邏輯作用的參數(shù)。這些具有不同扇出的環(huán)形振蕩器提供延遲與電作用關(guān)系以及邏輯作用和寄生延遲的數(shù)據(jù)。圖1用圖表展示單個邏輯門的無單位延遲與其電作用h之間的關(guān)系。測試芯片可包含布線電容和電阻，其中的許多在模擬中已經(jīng)被忽略。延遲表現(xiàn)為反相器的電作用的函數(shù)。每條線的斜率是邏輯作用g,且每條線在y軸處的截距是相應(yīng)門的寄生延遲p。所有反相器的邏輯作用都幾乎為1.00(如它們將要成為的那樣)。寄生延遲相當(dāng)高，也許包含邏輯布線電容。較大單元的寄生延遲較低(如將預(yù)期的那樣)，因為較大的單元可利用多指(或折疊)的晶體管和較高的晶體管與線長度比，以獲得較低的寄生效應(yīng)。當(dāng)上升和下降瞬態(tài)分別模型化時，可實現(xiàn)較準(zhǔn)確的延遲模型。針對特殊邏輯系列，例如動態(tài)邏輯和偏斜邏輯；應(yīng)進(jìn)行此單獨考慮。通過以t或以扇出4(F04)反相器延遲(1F045)的較廣泛認(rèn)可的單位來表達(dá)電路的延遲，所提出的延遲模型可預(yù)測門性能將如何在較先進(jìn)的工藝中改進(jìn)。VD.總結(jié)已經(jīng)描述了用于估計作為門延遲與互連延遲的組合的延遲的方法和設(shè)備，其中線由邏輯門驅(qū)動。互連延遲完全取決于刺激信號的斜率。在互連延遲的考慮中，尤其是在其中互連延遲可比門延遲占優(yōu)勢的納米級電子電路設(shè)計中，需要獲得寄生折射和電阻屏蔽效應(yīng)的重要影響。延遲估計方法和設(shè)備以分析式和定性的分析來提供邏輯作用的概念的高效但簡單的擴(kuò)展。延遲估計模型與實驗結(jié)果相匹配，誤差在±4%以內(nèi)。此外，本文所描述的延遲模型方法和設(shè)備提供對兩種線以及不同晶體管的大小如何影響電路延遲的了解。如本文所使用，使用術(shù)語耦合或連接來表示間接耦合以及直接耦合或連接。在兩個或兩個以上區(qū)塊、模塊、裝置或設(shè)備耦合的情況下，在兩個經(jīng)耦合的區(qū)塊之間可能存在一個或一個以上介入?yún)^(qū)塊。結(jié)合本文所揭示的實施例描述的各種說明性邏輯區(qū)塊、模塊和電路可用通用處理器、數(shù)字信號處理器(DSP)、精簡指令集計算機(jī)(RISC)處理器、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或其它可編程邏輯裝置、離散門或晶體管邏輯、離散硬件組件或其經(jīng)設(shè)計以執(zhí)行本文描述的功能的任何組合來實施或執(zhí)行。通用處理器可以是微處理器，但在替代方案中，所述處理器可以是任何處理器、控制器、微控制器或狀態(tài)機(jī)。處理器還可實施為計算裝置的組合，例如DSP與微處理器的組合、多個微處理器、結(jié)合DSP核心的一個或一個以上微處理器或任何其它此類配置。結(jié)合本文所揭示的實施例描述的方法、工藝或算法的步驟可直接在硬件中、在由處理器執(zhí)行的軟件模塊中或在所述兩者的組合中實施。方法或工藝中的各個步驟或動作可以所示的次序執(zhí)行，或可以另一次序執(zhí)行。另外，一個或一個以上工藝或方法步驟可省略，或者一個或一個以上工藝或方法步驟可被添加到所述方法和工藝?？稍谒龇椒ê凸に嚨拈_始、結(jié)束或介入的現(xiàn)有元素中添加額外的步驟、區(qū)塊或動作。提供對所揭示的實施例的以上描述是為了使所屬領(lǐng)域的一般技術(shù)人員能夠制作或使用本發(fā)明。所屬領(lǐng)域的一般技術(shù)人員將容易了解對這些實施例的各種修改，且在不脫離本發(fā)明的精神或范圍的情況下，本文所界定的一般原理可應(yīng)用于其它實施例。因此，本發(fā)明不希望限于本文展示的實施例，而是應(yīng)符合與本文所揭示的原理和新穎特征一致的最廣氾圍o權(quán)利要求1.一種估計電路延遲的方法，所述方法包括接收對應(yīng)于電路的裝置參數(shù)；確定所述電路中的每個級的電作用；確定初始級的輸入處的有效扇出；部分基于所述初始級的輸出處的電作用來確定門延遲；以及基于所述初始級和至少一個隨后級的電作用來確定門信號過渡時間。2.根據(jù)權(quán)利要求l所述的方法，其進(jìn)一步包括確定到達(dá)下一級的有效扇出；確定對應(yīng)于所述下一級的電作用；以及部分基于所述有效扇出和對應(yīng)于所述下一級的所述電作用來確定所述下一級的傳播延遲。3.根據(jù)權(quán)利要求l所述的方法，其進(jìn)一步包括確定門過渡時間作為每個級的電作用的函數(shù)。4.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括確定門延遲作為每個級的電作用的函數(shù)。5.根據(jù)權(quán)利要求l所述的方法，其進(jìn)一步包括確定至少一個隨后級的延遲估計值；以及通過對每個個別級的所述延遲估計值求和來確定總計電路延遲。6.根據(jù)權(quán)利要求l所述的方法，其中確定所述電路中的每個級的所述電作用包括確定所述電路的鄰近級的門拓?fù)涞谋嚷省?.根據(jù)權(quán)利要求l所述的方法，其中確定所述電路中的每個級的所述電作用包括確定耦合鄰近級的互連的互連電路模型。8.根據(jù)權(quán)利要求7所述的方法，其中所述互連電路模型包括n模型。9.一種估計電路延遲的方法，所述方法包括基于門和耦合到所述門的至少一個額外門的電作用來確定門延遲；以及基于所述門和耦合到所述門的至少一個額外門的所述電作用來確定信號過渡時間。10.根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包括對所述門延遲與所述信號過渡時間求和。11.根據(jù)權(quán)利要求9所述的方法，其中所述電作用包括所述電路的鄰近級的門拓?fù)涞谋嚷省?2.根據(jù)權(quán)利要求9所述的方法，其中所述電作用包括耦合鄰近級的互連的互連電路模型的有效扇出。13.—種經(jīng)配置以估計電路延遲的設(shè)備，所述設(shè)備包括第一存儲器，其經(jīng)配置以存儲裝置參數(shù)；第二存儲器，其經(jīng)配置以存儲互連參數(shù)；電作用模塊，其耦合到所述第一和第二存儲器，且經(jīng)配置以確定所述電路中每個裝置處的電作用；以及信號過渡邏輯作用(STLE)模塊，其經(jīng)配置以部分基于所述裝置參數(shù)、互連參數(shù)和每個裝置處的電作用來確定所述電路延遲。14.根據(jù)權(quán)利要求13所述的設(shè)備，其進(jìn)一步包括過渡時間模塊，所述過渡時間模塊耦合到所述第一和第二存儲器以及所述電作用模塊，且經(jīng)配置以基于所述裝置參數(shù)、互連參數(shù)和電作用來確定每個裝置處的信號過渡時間。15.根據(jù)權(quán)利要求13所述的設(shè)備，其進(jìn)一步包括過渡時間模塊，所述過渡時間模塊耦合到所述第一和第二存儲器以及所述電作用模塊，且經(jīng)配置以部分基于所述裝置參數(shù)和所述電作用來確定每個裝置的門延遲。16.根據(jù)權(quán)利要求13所述的設(shè)備，其進(jìn)一步包括輸出裝置，所述輸出裝置耦合到所述STLE模塊，且經(jīng)配置以輸出至少一由所述STLE模塊確定的總計電路延遲。17.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述電作用模塊部分基于所述電路的鄰近級的門拓?fù)涞谋嚷蕘泶_定所述電作用。18.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述電作用模塊部分基于耦合所述電路的鄰近級的互連的互連電路模型來確定所述電作用。19.一種經(jīng)配置以估計電路延遲的設(shè)備，所述設(shè)備包括用于存儲對應(yīng)于電路的裝置參數(shù)的裝置；用于確定所述電路中的每個級的電作用的裝置；用于確定初始級的輸入處的有效扇出的裝置；用于部分基于所述初始級的輸出處的電作用來確定門延遲的裝置；以及用于基于所述初始級和至少一個隨后級的電作用來確定門信號過渡時間的裝置。20.根據(jù)權(quán)利要求19所述的設(shè)備，其中所述用于存儲裝置參數(shù)的裝置包括第一存儲器，其用于存儲電路裝置參數(shù)；以及第二存儲器，其用于存儲電路互連參數(shù)。21.根據(jù)權(quán)利要求19所述的設(shè)備，其中所述用于確定電作用的裝置經(jīng)配置以部分基于所述級的所述輸出處的扇出和互連電路模型來確定所述電路的每個級的電作用。22.根據(jù)權(quán)利要求19所述的設(shè)備，其中所述用于確定所述門信號過渡時間的裝置部分基于隨后級與當(dāng)前電路級之間的電作用的差異來確定所述當(dāng)前電路級的所述信號過渡時間。全文摘要本文描述用于估計沿邏輯信號路徑的傳播延遲的方法和設(shè)備。所述方法和設(shè)備說明多級邏輯門沿信號路徑的行為、初始輸入過渡時間、級間扇出以及不同的邏輯門類型。所述方法和設(shè)備將信號過渡特征轉(zhuǎn)換成有效扇出，以提供門延遲對輸入斜率和門邏輯拓?fù)涞南嘁佬缘墓烙嬛?。文檔編號G06F17/50GK101305372SQ200680041758公開日2008年11月12日申請日期2006年9月18日優(yōu)先權(quán)日2005年9月16日發(fā)明者宋克政,黃蔓恩申請人:高通股份有限公司