專利名稱：一種共享總線信號(hào)輸出的方法及其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種共享總線信號(hào)輸出的方法及 其裝置。
背景技術(shù)：
三態(tài)驅(qū)動(dòng)器，即三態(tài)單元，如圖1所示，是通信設(shè)備和其它電子裝置 常用的一種驅(qū)動(dòng)器，三態(tài)驅(qū)動(dòng)器可以工作在三種狀態(tài)下，其具有輸入端、 輸出端和使能端，其中，使能端提供使能信號(hào)，用于控制三態(tài)驅(qū)動(dòng)器的輸
出信號(hào)；當(dāng)使能端處于第一狀態(tài)時(shí)，該三態(tài)驅(qū)動(dòng)器輸出處于高阻模式，表 示其輸出端呈開(kāi)路狀態(tài)；當(dāng)使能端處于第二狀態(tài)時(shí)，設(shè)備處于正常輸出狀 態(tài)，輸入端上的數(shù)據(jù)或者信號(hào)可以傳遞到輸出端上，且與數(shù)據(jù)或者信號(hào)的 電平類型無(wú)關(guān)。對(duì)三態(tài)驅(qū)動(dòng)器的控制，通常利用高電平(邏輯"1")或 者低電平(邏輯"0")信號(hào)來(lái)實(shí)現(xiàn)，如圖2和圖3所示，且該信號(hào)由主 控設(shè)備提供。
三態(tài)驅(qū)動(dòng)器，由于其具有三態(tài)的特性，因此，可以用于輸出總線共享。 當(dāng)多個(gè)輸出設(shè)備需要共用一個(gè)輸出端時(shí)，可以通過(guò)三態(tài)驅(qū)動(dòng)器將這些輸出 設(shè)備的輸出端連接起來(lái)，構(gòu)成一個(gè)共享輸出端；當(dāng)其中一個(gè)設(shè)備需要使用 這個(gè)共享輸出端時(shí)，可以通過(guò)將其他設(shè)備與三態(tài)驅(qū)動(dòng)器相連接的輸出端置
為高阻模式來(lái)實(shí)現(xiàn)。但是，當(dāng)需要該共享輸出端正常輸出信號(hào)時(shí)，則只需 保證這些設(shè)備中最多只有一個(gè)設(shè)備處于正常輸出狀態(tài)(即使能端處于第二 狀態(tài))，而其它設(shè)備處于高阻輸出狀態(tài)(即使能端處于第一狀態(tài))就可實(shí)現(xiàn)。 然而，當(dāng)所有總線共享輸出端的設(shè)備均處于高阻輸出狀態(tài)時(shí)，此時(shí)總
線也處于高阻輸出狀態(tài)，又由于高阻抗的特性，總線上的電荷只能緩慢釋 放，如圖5所示。通常在三態(tài)總線上設(shè)有上拉或者下拉的電阻，現(xiàn)以三態(tài)
總線上設(shè)有下拉電阻為例，分析總線共享上的電荷緩慢釋放的原因
如圖4所示，總線上的電荷主要通過(guò)下拉電阻R釋放，考慮總線的寄 生電容C,即輸入等效電容C，總線上電荷釋放時(shí)間RC的乘積會(huì)很大，此 時(shí)，總線上信號(hào)下降沿的變化速度緩慢；假設(shè)R-10K, C=100pF，則RC = 1000ns,也就是說(shuō)，此時(shí)的電荷從最大電荷釋放為剩余1/e電荷所需時(shí)間為 1000ns,這就是三態(tài)共享輸出端高阻狀態(tài)下的信號(hào)下降沿變化速度緩慢的原 因。
然而，不少器件手冊(cè)對(duì)輸入信號(hào)的下降沿明確提出了相應(yīng)要求，TI的 SN54LVT16245B器件手冊(cè)明確提到，輸入信號(hào)的下降沿的速度變化最大為 10ns/V。
如果輸入信號(hào)較長(zhǎng)時(shí)間停留在VIL和VIH電平之間時(shí)，將導(dǎo)致門限出 現(xiàn)判決情況；同時(shí)，對(duì)于一些諸如CMOS類Bi-CMOS的器件，長(zhǎng)時(shí)間處 于VIL和VIH電平之間，其PMOS和NMOS管會(huì)同時(shí)打開(kāi)，從而會(huì)導(dǎo)致 功耗增加；如果是很多線路一起工作的總線芯片，將會(huì)帶來(lái)更大的功耗增 加問(wèn)題，且長(zhǎng)時(shí)間處于大功耗狀態(tài)下會(huì)縮短器件使用壽命，甚至有可能導(dǎo) 致器件損壞。
因此，有必要采取一些措施，解決輸出設(shè)備三態(tài)共享總線后所引入的 高阻輸出狀態(tài)下的信號(hào)下降沿變化速度緩慢的問(wèn)題，傳統(tǒng)處理的方法分為
以下兩類
第一類，增加具有施密特觸發(fā)特性的器件作為前級(jí)處理，如圖6所示， 避免因信號(hào)下降沿變化速度緩慢而引入的上述問(wèn)題；經(jīng)處理后的電平信號(hào) 符合后級(jí)輸入設(shè)備的使用要求；
然而，這一方法的缺點(diǎn)是需要增加額外的硬件，增大了成本，尤其是 當(dāng)設(shè)計(jì)完全定型后，無(wú)法添加施密特觸發(fā)特性的器件；同時(shí)，具有施密特
觸發(fā)特性的器件存在選型也會(huì)到受限，操作起來(lái)不是很方便；
第二類，減小下拉電阻，如圖7所示；為了讓信號(hào)沿變化速度加快， 減小RC常數(shù)是最為直接地，C為總線電容， 一般很難改變，R可以通過(guò)選 取較小的電阻來(lái)實(shí)現(xiàn)；例如，單個(gè)三態(tài)驅(qū)動(dòng)器C約為15pF,假如我們要求 信號(hào)下降沿的變化時(shí)間在15ns左右，那么下拉電阻需要取IOOO歐姆左右； 然而，隨著三態(tài)總線上的輸出設(shè)備地增加，比如，8個(gè)設(shè)備共用一個(gè)三態(tài)總 線，此時(shí)總線電容為單個(gè)設(shè)備的8倍，而電阻值則為單個(gè)設(shè)備的下拉電阻 值的l/8大小，即總電阻需要125歐姆；很顯然，隨著輸出設(shè)備的增加，在 單個(gè)設(shè)備的電容不變時(shí)，總電容會(huì)增加時(shí)，則需要相應(yīng)地減少總電下拉阻 值；然而，下拉電阻不可能無(wú)限制的減小，太小的下拉電阻會(huì)增加整個(gè)三 態(tài)總線的功耗，同時(shí)也需要提供更強(qiáng)的電流用以維持正常的信號(hào)輸出，因 而，這種方法不太具有實(shí)用性。
因此，現(xiàn)有技術(shù)有待于完善和發(fā)展。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種共享總線信號(hào)輸出的方法及其裝置，該方 法及其裝置對(duì)三態(tài)驅(qū)動(dòng)器驅(qū)動(dòng)側(cè)進(jìn)行改進(jìn)，用以改進(jìn)數(shù)據(jù)的產(chǎn)生和發(fā)送機(jī) 理，使得三態(tài)總線上的信號(hào)下降沿變化緩慢的問(wèn)題得到解決，減小對(duì)后級(jí) 電路的要求；同時(shí)，克服了需要改變已有硬件的問(wèn)題。
為了實(shí)現(xiàn)上述目的，本發(fā)明方法的技術(shù)方案包括如下步驟
A、 信號(hào)產(chǎn)生單元對(duì)待發(fā)送使能信號(hào)及待發(fā)送數(shù)據(jù)信號(hào)進(jìn)行處理，并 且輸出所述待發(fā)送使能信號(hào)至延遲單元，及輸出待發(fā)送數(shù)據(jù)信號(hào) 至三態(tài)單元；
B、 所述延遲單元對(duì)接收到的所述待發(fā)送使能信號(hào)進(jìn)行延遲處理，并 且輸出使能信號(hào)至所述三態(tài)單元；
C、 所述三態(tài)單元將接收到的所述使能信號(hào)和待發(fā)送數(shù)據(jù)信號(hào)轉(zhuǎn)化
為具有三態(tài)特性的輸出信號(hào)。
所述方法，其中，所述步驟A中，所述處理操作為
在共享信號(hào)發(fā)送無(wú)效期間，所述信號(hào)產(chǎn)生單元將所述待發(fā)送使能信號(hào) 置為無(wú)效，并且將所述待發(fā)送數(shù)據(jù)信號(hào)置為恒低電平。
所述方法，其中，所述步驟B中，所述延遲處理方式采用加速三態(tài)總 線上電荷釋》文方式進(jìn)4亍。
本發(fā)明還提供一種共享總線信號(hào)輸出的裝置，該裝置包括信號(hào)產(chǎn)生單 元、延遲單元及三態(tài)單元；
所述信號(hào)產(chǎn)生單元，用于在共享信號(hào)發(fā)送無(wú)效期間將所述待發(fā)送使能 信號(hào)置為無(wú)效，及將所述待發(fā)送數(shù)據(jù)信號(hào)置為恒低電平，并且通過(guò)其使能 信號(hào)輸出端輸出所述待發(fā)送使能信號(hào)至延遲單元，及通過(guò)其數(shù)據(jù)信號(hào)輸出 端輸出待發(fā)送數(shù)據(jù)信號(hào)至所述三態(tài)單元；
所述延遲單元，其信號(hào)輸入端與所述信號(hào)產(chǎn)生單元的使能信號(hào)輸出端 連接，用于對(duì)接收到的待發(fā)送使能信號(hào)進(jìn)行延遲處理，并通過(guò)其信號(hào)輸出 端輸出使能信號(hào)至所述三態(tài)單元；及
所述三態(tài)單元，其使能端與所述延遲單元的信號(hào)輸出端連接，其數(shù)據(jù) 輸入端與所述信號(hào)產(chǎn)生單元的數(shù)據(jù)輸出端連接，用于將接收到的所述使能 信號(hào)和待發(fā)送數(shù)據(jù)信轉(zhuǎn)換為具有三態(tài)特性的輸出信號(hào)。
所述裝置，其中，所述信號(hào)產(chǎn)生單元由通用處理器、數(shù)字信號(hào)處理器、 專用集成電路或現(xiàn)場(chǎng)可編程門陣列中的一個(gè)以上組成。
所述裝置，其中，所述信號(hào)產(chǎn)生單元由離散門、晶體管邏輯或離散件 中的兩個(gè)以上組成。
所述裝置，'其中，所述延遲單元由專用集成電路或現(xiàn)場(chǎng)可編程門陣列 或者印制電絲4反(PCB)走線中的一個(gè)以上組成。
所述裝置，其中，所述延遲單元由離散門、晶體管邏輯或離散件中的 兩個(gè)以上纟且成。
所述裝置，其中，所述三態(tài)單元由專用集成電路或現(xiàn)場(chǎng)可編程門陣列 中的一個(gè)以上組成。
所述裝置，其中，所述三態(tài)單元由離散門、晶體管邏輯或離散件中的 兩個(gè)以上纟且成。
采用上述方案，可以加速三態(tài)總線上電荷釋放速度，使電荷得到及時(shí) 有效的釋放，且在共享總線無(wú)效時(shí)，可以保持?jǐn)?shù)據(jù)輸出信號(hào)為恒低電平，
從而對(duì)后級(jí)輸入設(shè)備的正常工作起到很好地保護(hù)作用；同時(shí)，無(wú)需修改已 有硬件結(jié)構(gòu)就能從根本上消除共享三態(tài)總線上電荷釋放速度緩慢的問(wèn)題。


圖1是三態(tài)驅(qū)動(dòng)器的結(jié)構(gòu)示意圖2是三態(tài)驅(qū)動(dòng)器的邏輯信號(hào)卡諾圖；其中，X為0或1, Z為高阻態(tài)； 圖3是圖2所對(duì)應(yīng)理想狀態(tài)下，電路信號(hào)示意圖； 圖4是圖3在考慮了實(shí)際電路存在下拉電阻和分布電容時(shí)三態(tài)總線電 路示意圖5是圖4情形下，三態(tài)總線輸出的理想電路信號(hào)示意圖所對(duì)應(yīng)的實(shí) 際電路示意圖6是現(xiàn)有處理方法中，增加施密特觸發(fā)器作為前級(jí)處理時(shí)的電路結(jié) 構(gòu)示意圖7是現(xiàn)有處理方法中，減小電阻作為前級(jí)處理時(shí)的電路結(jié)構(gòu)示意圖8是傳統(tǒng)三態(tài)共享輸出狀態(tài)躍遷表；
圖9是本發(fā)明方法三態(tài)共享輸出狀態(tài)躍遷表；
圖10是圖9對(duì)應(yīng)狀態(tài)下，輸出信號(hào)電平特性示意圖lla是傳統(tǒng)三態(tài)總線共享方法中，總線上電荷釋放示意圖llb是本發(fā)明方法總線上電荷釋放示意圖12是本發(fā)明方法所對(duì)應(yīng)的三態(tài)總線輸出裝置結(jié)構(gòu)示意圖13是圖12所對(duì)應(yīng)的多個(gè)共享總線輸出裝置組合成的總輸出裝置結(jié)
構(gòu)示意圖14是傳統(tǒng)三態(tài)總線共享方法所對(duì)應(yīng)的電路信號(hào)輸出示意圖； 圖15是本發(fā)明方法所對(duì)應(yīng)的電路信號(hào)輸出示意圖； 圖16是本發(fā)明方法的實(shí)現(xiàn)流程圖。
具體實(shí)施例方式
下面結(jié)合附圖，對(duì)本發(fā)明的較佳實(shí)施例作進(jìn)一步詳細(xì)說(shuō)明。
本發(fā)明深究原理通過(guò)增加延遲單元，將共享總線輸出單元中間信號(hào) 產(chǎn)生的狀態(tài)進(jìn)行了改進(jìn)，使得三態(tài)單元輸入的使能信號(hào)和數(shù)據(jù)信號(hào)形成一 定的時(shí)間差，如圖12所示；在無(wú)效發(fā)送狀態(tài)下，約定數(shù)據(jù)信號(hào)的默認(rèn)電平 方式為恒低電平，這樣，在傳統(tǒng)三態(tài)共享總線輸出方法上，如圖8所示， 使實(shí)際輸出信號(hào)還得經(jīng)過(guò)一個(gè)過(guò)渡狀態(tài)，如圖9所示。
請(qǐng)參閱附圖16,本發(fā)明提供了一種共享總線信號(hào)輸出的方法，其實(shí)現(xiàn) 流程包括如下步驟
110、在共享信號(hào)發(fā)送無(wú)效期間，信號(hào)產(chǎn)生單元將待發(fā)送使能信號(hào)ENO 置為無(wú)效，并且將待發(fā)送數(shù)據(jù)信號(hào)INO置為恒低電平，隨后通過(guò)信號(hào)產(chǎn)生 單元的使能信號(hào)輸出端輸出所述待發(fā)送使能信號(hào)ENO至延遲單元，并通過(guò) 信號(hào)產(chǎn)生單元的數(shù)據(jù)信號(hào)輸出端輸出待發(fā)送數(shù)據(jù)信號(hào)INO至三態(tài)單元；
120、所述延遲單元對(duì)接收到的待發(fā)送使能信號(hào)ENO進(jìn)行延遲處理，并 由該延遲單元的信號(hào)輸出端輸出使能信號(hào)EN1至至三態(tài)單元；
130、所述三態(tài)單元將接收到的所述使能信號(hào)EN1和待發(fā)送數(shù)據(jù)信號(hào) INO進(jìn)行三態(tài)轉(zhuǎn)換，輸出OUT0。
其中，在步驟120中，所述延遲處理方式主要是采用加速三態(tài)總線上 電荷釋放的方式進(jìn)行，使得三態(tài)單元輸入的EN1和待發(fā)送數(shù)據(jù)信號(hào)INO形 成一定的時(shí)間差，根據(jù)處理要求不同，采用不同的延遲處理時(shí)間， 一般的
延遲處理的時(shí)間為5ns,這個(gè)時(shí)間有利于減少對(duì)40ns的信號(hào)有效時(shí)間的影響。
本發(fā)明還提供了一種共享總線信號(hào)輸出的裝置，如圖12所述，其包括 信號(hào)產(chǎn)生單元、延遲單元及三態(tài)單元；信號(hào)產(chǎn)生單元將待發(fā)送使能信號(hào)和 待發(fā)送數(shù)據(jù)信號(hào)分別輸送至所述延遲單元及三態(tài)單元，所述延遲單元將接 收到待發(fā)送使能信號(hào)進(jìn)行延遲處理，并輸出使能信號(hào)至所述三態(tài)單元，所 述三態(tài)單元將接收到的使能信號(hào)及待發(fā)送數(shù)據(jù)信號(hào)轉(zhuǎn)換成具有三態(tài)特性的 輸出信號(hào)，以備后級(jí)輸入設(shè)備處理。
其中，所述信號(hào)產(chǎn)生單元，在共享信號(hào)發(fā)送無(wú)效期間，將待發(fā)送使能 信號(hào)ENO置為無(wú)效，并將需要產(chǎn)生待發(fā)送數(shù)據(jù)信號(hào)INO置為恒低電平，并 且通過(guò)該信號(hào)產(chǎn)生單元的使能信號(hào)輸出端輸出所述待發(fā)送使能信號(hào)至延遲 單元，及通過(guò)其數(shù)據(jù)信號(hào)輸出端輸出待發(fā)送數(shù)據(jù)信號(hào)至所述三態(tài)單元。
所述延遲單元的信號(hào)輸入端與所述信號(hào)產(chǎn)生單元的使能信號(hào)輸出端連 接，用于對(duì)接收到的待發(fā)送使能信號(hào)進(jìn)行延遲處理，并通過(guò)其信號(hào)輸出端 輸出使能信號(hào)至所述三態(tài)單元。當(dāng)所述延遲單元接收到所述待發(fā)送使能信 號(hào)ENO后，對(duì)該待發(fā)送使能信號(hào)ENO進(jìn)行延遲處理，增加5ns延遲時(shí)間。 所述三態(tài)單元的使能端與所述延遲單元的信號(hào)輸出端連接，其數(shù)據(jù)輸入端 與所述信號(hào)產(chǎn)生單元的數(shù)據(jù)輸出端連接。該三態(tài)單元將接收到的使能信號(hào) EN1和待發(fā)送數(shù)據(jù)信號(hào)INO轉(zhuǎn)換為具有三態(tài)特性的輸出信號(hào)OUTO。
根據(jù)附圖2所示的邏輯功能圖，三態(tài)總線輸出裝置中的所述信號(hào)產(chǎn)生 單元可由通用處理器、數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)或 現(xiàn)場(chǎng)可編程門陣列(FPGA)中的一個(gè)以上組成；其中，通用處理器可能是 微處理器。
所述信號(hào)產(chǎn)生單元可以由任何常規(guī)的處理器、控制器、微控制器或者 狀態(tài)機(jī)中的一個(gè)或任意組合，比如，DSP和微處理器的組合，多個(gè)微處理 器、結(jié)合DSP內(nèi)核的一個(gè)或者多個(gè)微處理器或者任意其它這種配置的組合。
所述信號(hào)產(chǎn)生單元還可以由通用處理器、數(shù)字信號(hào)處理器(DSP)、專
用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門陣列(FPGA)、離散門、晶體管邏輯或 離散件中的兩個(gè)以上組成。
其中，所述延遲單元可由專用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門陣列 (FPGA)及其它可編程邏輯器件、PCB走線中的一個(gè)以上組成；或由離散 門、晶體管邏輯、離散硬件組件、聲表面波延遲線組合而成。
所述三態(tài)單元可由一個(gè)以上專用集成電路(ASIC )、現(xiàn)場(chǎng)可編程門陣列 (FPGA)或其它可編程邏輯器件組成；或由多個(gè)離散門、晶體管邏輯或離 散件組成。
在本實(shí)施例中，三態(tài)輸出可由FPGA器件實(shí)現(xiàn)，三態(tài)總線輸出裝置工作 于25MHz的凄史據(jù)通訊，三態(tài)總線上最多可以連接10個(gè)輸出設(shè)備，最多兩 個(gè)輸入設(shè)備，如圖13所殺；其中兩個(gè)輸入設(shè)備為主備配置；IO個(gè)輸出設(shè)備 按照0~9的ID號(hào)，依次分時(shí)復(fù)用，共用該三態(tài)總線。每個(gè)設(shè)備每次使用 三態(tài)總線，會(huì)占用4個(gè)時(shí)鐘周期，如圖14所示；在這4個(gè)時(shí)鐘周期的前三 個(gè)周期里發(fā)送3bit數(shù)據(jù)，并在最后一個(gè)時(shí)鐘周期里將總線置于高阻狀態(tài)。
考慮FPGA靈活的布線功能，對(duì)信號(hào)產(chǎn)生單元產(chǎn)生的待發(fā)送使能信號(hào) ENO進(jìn)行了 5ns的延遲，得到使能信號(hào)EN1和待發(fā)送數(shù)據(jù)信號(hào)INO;經(jīng)過(guò) 本發(fā)明三態(tài)總線輸出裝置的三態(tài)輸出后，三態(tài)輸出信號(hào)OUTl不再呈現(xiàn)因 電荷釋放緩慢導(dǎo)致的電平緩降情況，如圖15所示。
當(dāng)三態(tài)總線從使能信號(hào)EN^有效，數(shù)據(jù)信號(hào)IN= 1這個(gè)狀態(tài)，向使能 信號(hào)EN-無(wú)效這個(gè)狀態(tài)轉(zhuǎn)移時(shí)，總線處于高阻狀態(tài)。由于總線上保持有電 荷泄放速度緩慢，總線上電平在較長(zhǎng)時(shí)間內(nèi)處于緩降；在電平處于后級(jí)輸 入設(shè)備的VIO和VIH之間閾值區(qū)域時(shí)，后級(jí)輸入設(shè)備會(huì)處于電平誤判狀態(tài)， 對(duì)于CMOS電平輸入的設(shè)備，還會(huì)導(dǎo)致輸入端口功耗偏大甚至損壞；通過(guò) 對(duì)使能信號(hào)增加一定的延遲，可以在總線構(gòu)造一個(gè)過(guò)渡狀態(tài)，該狀態(tài)為EN-有效，IN = 0;如圖IO所示，而所述三態(tài)總線在從EN-有效，IN-1狀態(tài)
躍遷到EN-有效，IN = 0,電荷會(huì)得到釋放；再進(jìn)入EN^無(wú)效，IN = 0狀態(tài) 的時(shí)候，總線上不再保有電荷；電平恒為0;直到該共享輸入設(shè)備或者其它 輸入設(shè)備再次使用該總線；
本發(fā)明提到的方法，在共享輸出設(shè)備使用完畢共享總線后，總線電荷可 以得到有效的、及時(shí)的釋放。電荷得到有效的、及時(shí)的釋放后，共享總線 在無(wú)效時(shí)候可以保持為恒低電平，從而保i正后級(jí)輸入護(hù)設(shè)備的正常工作； 如圖ll所示，經(jīng)過(guò)本方法的處理后較之處理前，共享三態(tài)總線出現(xiàn)緩慢下 降電平的情況得到了消除。
本領(lǐng)域的技術(shù)人員能進(jìn)一步理解，結(jié)合這里所公開(kāi)的實(shí)施方式用例所描 述的各種說(shuō)明性的邏輯快、模塊、電路和算法步驟可以為電子硬件、計(jì)算 機(jī)軟件或兩者的結(jié)合來(lái)實(shí)現(xiàn)。比如，結(jié)合這里所描述的實(shí)施例來(lái)描述的各 種說(shuō)明性的邏輯塊、模塊和算法步驟的實(shí)現(xiàn)或執(zhí)行可以用通用處理器、 數(shù)字信號(hào)處理器(DSP )、專用集成電路(ASIC )、現(xiàn)場(chǎng)可編程門陣列(FPGA) 或其它可編程邏輯器件、離散門或晶體管邏輯、離散硬件組件或者為執(zhí)行 這里所述功能而設(shè)計(jì)的任意組合。通用處理器可能是微處理器，然而或者， 處理器可以是任何常規(guī)的處理器、控制器、微控制器或者狀態(tài)機(jī)。處理器 也可以用計(jì)算設(shè)備的組合來(lái)實(shí)現(xiàn)，如，DSP和微處理器的組合、多個(gè)微處 理器、結(jié)合DSP內(nèi)核的一個(gè)或者多個(gè)微處理器或者任意其它這種配置。
或者是結(jié)合本發(fā)明實(shí)施例中所描述的方法或者算法的步驟可能直接包 含在硬件中、由處理器執(zhí)行的軟件模塊中或者在兩者當(dāng)中；軟件模塊可以 駐留在RAM存儲(chǔ)器、閃存、ROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存 儲(chǔ)器、寄存器、硬盤、可移動(dòng)盤、CD-ROM或者本領(lǐng)域中已知的任何其它 形式的存儲(chǔ)媒質(zhì)中。示例性存儲(chǔ)媒質(zhì)與處理器耦合，使得處理器可以從存 儲(chǔ)媒質(zhì)讀取信息，或者把信息寫入存儲(chǔ)媒質(zhì)?；蛘?，存儲(chǔ)媒質(zhì)可以與處理 器整合。處理器和存儲(chǔ)媒質(zhì)可能駐留在ASIC或者現(xiàn)場(chǎng)可編程門陣列 (FPGA)或其它可編程邏輯器件中。ASIC或者現(xiàn)場(chǎng)可編程門陣列(FPGA)
或其它可編程邏輯器件中可能駐留在用戶終端中；或者，處理器和存儲(chǔ)媒
質(zhì)可能作為離散器件駐留在用戶終端中。
綜上所述，采用上述方案，總線上的電荷可以得到及時(shí)有效的釋放， 且在共享總線無(wú)效時(shí)，可以保持輸出信號(hào)為恒低電平，從而保護(hù)后級(jí)輸入
設(shè)備的正常工作，從根本上解決了電荷釋放速度緩慢的問(wèn)題；同時(shí)，無(wú)需 額外增加器件，且無(wú)需修改已有硬件結(jié)構(gòu)就能從根本上消除共享三態(tài)總線 上電荷釋放速度變隄的問(wèn)題，節(jié)約了制造成本。
應(yīng)當(dāng)理解的是，對(duì)本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，可以才艮據(jù)上述說(shuō)明加以 改進(jìn)或變換，而所有這些改進(jìn)和變換都應(yīng)屬于本發(fā)明所附權(quán)利要求的保護(hù) 范圍。
權(quán)利要求
1、一種共享總線信號(hào)輸出的方法，應(yīng)用于三態(tài)總線，該方法包括如下步驟A、信號(hào)產(chǎn)生單元對(duì)待發(fā)送使能信號(hào)及待發(fā)送數(shù)據(jù)信號(hào)進(jìn)行處理，并且輸出所述待發(fā)送使能信號(hào)至延遲單元，及輸出待發(fā)送數(shù)據(jù)信號(hào)至三態(tài)單元；B、所述延遲單元對(duì)接收到的所述待發(fā)送使能信號(hào)進(jìn)行延遲處理，并且輸出使能信號(hào)至所述三態(tài)單元；C、所述三態(tài)單元將接收到的所述使能信號(hào)和待發(fā)送數(shù)據(jù)信號(hào)轉(zhuǎn)化為具有三態(tài)特性的輸出信號(hào)。
2、 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述步驟A中，所述 處理操作為在共享信號(hào)發(fā)送無(wú)效期間，所述信號(hào)產(chǎn)生單元將所述待發(fā)送使能信號(hào) 置為無(wú)效，并且將所述待發(fā)送數(shù)據(jù)信號(hào)置為恒低電平。
3、 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述步驟B中，所述 延遲處理方式采用加速三態(tài)總線上電荷釋放方式進(jìn)行。
4、 一種共享總線信號(hào)輸出的裝置，其特征在于，該裝置包括信號(hào)產(chǎn) 生單元、延遲單元及三態(tài)單元；所述信號(hào)產(chǎn)生單元，用于在共享信號(hào)發(fā)送無(wú)效期間將所述待發(fā)送使能 信號(hào)置為無(wú)效，及將所述待發(fā)送數(shù)據(jù)信號(hào)置為恒低電平，并且通過(guò)其使能 信號(hào)輸出端輸出所述待發(fā)送使能信號(hào)至延遲單元，及通過(guò)其數(shù)據(jù)信號(hào)輸出 端輸出待發(fā)送數(shù)據(jù)信號(hào)至所述三態(tài)單元；所述延遲單元，其信號(hào)輸入端與所述信號(hào)產(chǎn)生單元的使能信號(hào)輸出端 連接，用于對(duì)接收到的待發(fā)送使能信號(hào)進(jìn)行延遲處理，并通過(guò)其信號(hào)輸出 端輸出使能信號(hào)至所述三態(tài)單元；及所述三態(tài)單元，其使能端與所述延遲單元的信號(hào)輸出端連接，其數(shù)據(jù) 輸入端與所述信號(hào)產(chǎn)生單元的數(shù)據(jù)輸出端連接，用于將接收到的所述使能 信號(hào)和待發(fā)送數(shù)據(jù)信轉(zhuǎn)換為具有三態(tài)特性的輸出信號(hào)。
5、 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述信號(hào)產(chǎn)生單元由通用處理器、數(shù)字信號(hào)處理器、專用集成電路或現(xiàn)場(chǎng)可編程門陣列中的一個(gè)以上組成。
6、 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述信號(hào)產(chǎn)生單元由離散門、晶體管邏輯或離散件中的兩個(gè)以上組成。
7、 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述延遲單元由專用 集成電路或現(xiàn)場(chǎng)可編程門陣列或者印制電路板走線中的一個(gè)以上組成。
8、 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述延遲單元由離散 門、晶體管邏輯或離散件中的兩個(gè)以上組成。
9、 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述三態(tài)單元由專用 集成fe^各或現(xiàn)場(chǎng)可編程門陣列中的一個(gè)以上組成。
10、 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述三態(tài)單元由離散 門、晶體管邏輯或離散件中的兩個(gè)以上組成。
全文摘要
本發(fā)明公開(kāi)了一種共享總線信號(hào)輸出的方法及其裝置，應(yīng)用于通信技術(shù)中的三態(tài)總線；所述方法包括步驟信號(hào)產(chǎn)生單元對(duì)待發(fā)送使能信號(hào)及待發(fā)送數(shù)據(jù)信號(hào)進(jìn)行處理，并且輸出待發(fā)送使能信號(hào)至延遲單元，及輸出待發(fā)送數(shù)據(jù)信號(hào)至三態(tài)單元；延遲單元對(duì)接收到的所述待發(fā)送使能信號(hào)進(jìn)行延遲處理，并且輸出使能信號(hào)至所述三態(tài)單元；三態(tài)單元將接收到的所述使能信號(hào)和待發(fā)送數(shù)據(jù)信號(hào)轉(zhuǎn)化為具有三態(tài)特性的輸出信號(hào)。采用上述方案，三態(tài)總線上的電荷可以得到及時(shí)有效的釋放，且在共享總線無(wú)效時(shí)，可以保持?jǐn)?shù)據(jù)輸出信號(hào)為恒低電平，從而對(duì)后級(jí)輸入設(shè)備的正常工作起到很好地保護(hù)作用。
文檔編號(hào)G06F13/38GK101169768SQ20071007742
公開(kāi)日2008年4月30日 申請(qǐng)日期2007年11月21日 優(yōu)先權(quán)日2007年11月21日
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