專利名稱：：彈性對稱式多處理器系統(tǒng)與架構(gòu)方法彈性對稱式多處理器系統(tǒng)與架構(gòu)方法
技術(shù)領(lǐng)域：
：本發(fā)明有關(guān)一種對稱式多處理器架構(gòu)，特別是一種可實現(xiàn)彈性對稱式多處理器架構(gòu)的系統(tǒng)與方法。
背景技術(shù)：
：一般的對稱式多處理器(SMP,symmetricmulti-processor)架構(gòu)，通常是固定配置于具有多個處理器的計算機系統(tǒng)上。在典型的實施方式中，對稱式多處理器架構(gòu)基本上由硬件架構(gòu)所定義與限制。通常開機映像區(qū)(BIOS)經(jīng)由系統(tǒng)芯片組，連接到多處理器(或中央處理單元)中的特定一個。連接開機映像區(qū)的處理器變成主要處理器(Primaryprocessor),用以初始化系統(tǒng)中剩余的處理器。請參照圖1，說明一八信道計算機系統(tǒng)備配有八個CPU芯片/處理器CPUO、CPU1、CPU2、CPU3、CPU4、CPU5、CPU6、及CPU7。只有CPU0經(jīng)由系統(tǒng)芯片組連接開機映像區(qū)。因此，該處理器CPU0將作為主要處理器，并先自行開機，然后再讓其它的處理器CPU1、CPU2、CPU3、CPU4、CPU5、CPU6、及CPU7也開機。此即為該八信道系統(tǒng)唯一的一種對稱式多處理器架構(gòu)。也就是說，處理器CPU1、CPU2、CPU3、CPU4、CPU5、CPU6、及CPU7的任一個都無法自己開機，也不能夠初始化其它處理器。
發(fā)明內(nèi)容因此，木發(fā)明提供一種可以讓對稱式多處理器架構(gòu)彈性化的系統(tǒng)與方法。本發(fā)明提出的系統(tǒng)包含數(shù)個可開機區(qū)域(bootabledomains)和一個膠合邏輯(gluelogic)。該些可開機區(qū)域包含數(shù)個處理器、一或多個開機映像區(qū)(bootimage)、與一或多個一橋接界面(bridgeinterface)。每一個可開機區(qū)域經(jīng)由處理器之間的連接，而與其它可開機區(qū)域互相連接。膠合邏輯接收并處理架構(gòu)信號(configurationsignal)且產(chǎn)生致能/禁能信號(enable/disablesignal),以致能/禁能每一個可開機區(qū)域，以定義一個或多個實際開機區(qū)(actualbootdomain)。被致能可開機區(qū)域的處理器，經(jīng)由橋接接口從開機映像區(qū)取得的開機指令而初始化所屬的實際開機區(qū)。本發(fā)明的膠合邏輯包含譯碼器(decoder)、閂鎖單元(latchunit)、與電源狀態(tài)器(powerstatemachine)。譯碼器用以譯碼架構(gòu)信號且輸出已譯碼架構(gòu)信號。閂鎖單元根據(jù)己譯碼架構(gòu)信號，送出致能/禁能信號給每一個可開機區(qū)域。電源狀態(tài)器用以致能/禁能閂鎖單元。本發(fā)明所提出的方法包含下列步驟。首先，提供對應(yīng)特定對稱式多處理器架構(gòu)的架構(gòu)信號。接著，根據(jù)架構(gòu)信號產(chǎn)生致能/禁能信號，以致能/禁能每一個可開機區(qū)域。然后，根據(jù)致能/禁能信號定義一個或多個實際開機區(qū)；該實際開機區(qū)包含一或多個可開機區(qū)域，其中至少一個被致能。之后，以實際開機區(qū)的主要處理器(primaryprocessor)經(jīng)橋接接口從開機映像區(qū)存取開機指令；主要處理器系為實際開機區(qū)屮被致能可開機區(qū)域的第一處理器。最后，借由主要處理器初始化實際開機區(qū)。為對本發(fā)明的H的、構(gòu)造特征及其功能有進一歩的/解，茲配合附圖詳細(xì)說明如下圖1為先前技術(shù)中八信道計算機系統(tǒng)示意圖。圖2為本發(fā)明的第一實施例彈性對稱式多處理器架構(gòu)的系統(tǒng)示意圖。圖3為圖2的特定多處理器架構(gòu)。圖4為圖2的膠合邏輯的方塊圖。圖5為圖2的四乘二(4-by-2)多處理器的系統(tǒng)架構(gòu)示意圖。圖6為圖2的二乘四(4-by-2)多處理器的系統(tǒng)架構(gòu)示意圖。圖7為圖2的一乘八(l-by-8)多處理器的系統(tǒng)架構(gòu)示意圖。圖8為本發(fā)明的第二實施例的系統(tǒng)示意圖。圖9為本發(fā)明的第三實施例的系統(tǒng)示意圖。圖10為本發(fā)明的彈性對稱式多處理器架構(gòu)的方法流程圖。具體實施方式請參照圖2。根據(jù)本發(fā)明第一實施例，彈性對稱式多處理器(SMP)架構(gòu)系統(tǒng)，主要包含四個第一處理器CPUO、CPU2、CPU4、CPU6，四個第二處理器CPU1、CPU3、CPU5、CPU7，四個橋接界面(bridgeinterface)11、12、13、14，四個開機映像區(qū)(bootimage)21、22、23、24，及膠合邏輯(glue1ogic)30。在此實施例中所有的處理器、橋接接口、及開機映像區(qū)被區(qū)分成四個副系統(tǒng)，稱為「可開機區(qū)域」(bootabledomains)01-04?？砷_機區(qū)域01/02/03/04具有第一處理器CPU0/CPU2/CPU4/CPU6、第二處理器CPU1/CPU3/CPU5/CPU7、橋接界面11/12/13/14、及開機映像區(qū)21/22/23/24。為了實現(xiàn)彈性對稱式多處理器架構(gòu)，至少有二個可開機區(qū)域存在系統(tǒng)屮。每一個可開機區(qū)域01/02/03/04經(jīng)由第一處理器CPU0、CPU2、CPU4、CPU6之間的連接，而與其它可開機區(qū)域互相連接。每一個第一與第二處理器CPU0-CPU7可以是單芯片處理器，安裝在處理器插槽中，且配備單一或多個運算核心。本發(fā)明系統(tǒng)與方法中的所有處理器都支持各種的對稱式多處理器架構(gòu)，例如l、2、4或8處理器芯片等等。在可開機區(qū)域的處理器數(shù)目可以改變；任何可以支持多變的對稱式多處理器架構(gòu)的處理器數(shù)目皆可。但是必須要有一個第一處理器經(jīng)由橋接接UI與開機映像區(qū)連接以執(zhí)行開機程序。圖2中每^個處理器支持四個連接端口，以連接其它的處理器及/或橋接接口11/12/13/14。對于處理器支持三個連接端口的情況，請參照圖3說明可行的多處理器結(jié)構(gòu)。符合圖3的一個例子就是由AMD(AdvancedMicroDevices,Inc.)公司所提供，名為Opteron的處理器。經(jīng)由橋接接口與開機映像區(qū)連接、且初始化那些位于實際開機區(qū)(例如圖5中實際開機區(qū)101)中被致能可開機區(qū)域的其它處理器的那個處理器，以下稱為「主要處理器」(primaryprocessor)。實際開機區(qū)包含一或多個可開機區(qū)域，至少一個被致能。另方面，被主要處理器所初始化的其它處理器，以下稱為「從屬處理器」(slaveprocessor)。圖2中第一處理器CPU0、CPU2、CPU4、CPU6可以是主要或從屬處理器，視實際開機區(qū)的范圍而定。然而，第二處理器CPU1、CPU3、CPU5、CPU7皆為從屬處理器。所有的第一處理器CPU0、CPU2、CPU4、CPU6經(jīng)由橋接接UII、12、13、14個別連接開機映像區(qū)21、22、23、24，在口f開機區(qū)域01-04之間也彼此連接；在每個可開機區(qū)域01/02/03/04中，第二處理器CPU1/CPU3/CPU5/CPU7連接第一處理器CPU0/CPU2/CPU4/CPU6。此處及后續(xù)實施例，每一處理器的拓?fù)渑渲?，均僅為解釋例，并非用以限定本發(fā)明。開機映像區(qū)21/22/23/24是內(nèi)建于閃存中執(zhí)行程序代碼的可開機指令映像，用于系統(tǒng)的初始化，一般稱為BIOS。位于實際開機區(qū)的主要處理器經(jīng)由橋接接口從開機映像區(qū)取得指令，以執(zhí)行特定的初始化歩驟，并將位在實際開機區(qū)內(nèi)的可開機區(qū)域開機。橋接接口11/12/13/14連接于處理器CPU0/CPU2/CPU4/CPU6與開機映像區(qū)21/22/23/24之間，對每一個可開機區(qū)域01/02/03/04形成開機路徑(bootablepath)中最重要的一部份。本發(fā)明的橋接接口為處理器與具有開機映像區(qū)的內(nèi)存之間的接U，可以是單一芯片或包含南北橋的多芯片稱為「系統(tǒng)芯片組」(systemchipset)。在有些情形僅有南橋芯片也可具有相同運作功能。此處，開機路徑是第一處理器與開機映像區(qū)及/或BIOS的開機程序之間的必要連接因子(例如總線、輸入/輸出接腳、輸入/輸出功能)的組合，可借由來自膠合邏輯30的一或多個致能/禁能信號Sen/Sdis而致能/禁能。也就是說，開機路徑包括每一個可開機區(qū)域的系統(tǒng)開機所需的硬件手段及/或軟件/韌體執(zhí)行。關(guān)于處理器之間的初始化程序與硬件連接，均可為開機路徑的一部份。因此，開機路徑包含與實際開機區(qū)相關(guān)的初始化程序及硬件連接。請參照圖2與圖4。膠合邏輯30接收并處理架構(gòu)信號(configurationsignal)Sc，且產(chǎn)生四個致能/禁能信號Sen/Sdis，以致能/禁能每一可開機區(qū)域01-04。膠合邏輯30包含譯碼器31、閂鎖單元(latchunit)32、及電源狀態(tài)器(powerstatemachine)33。譯碼器31接收并譯碼該架構(gòu)信號Sc，且輸出已譯碼架構(gòu)信號Sdc至閂鎖單元32。閂鎖單元32，根據(jù)該己譯碼架構(gòu)信號Sdc，輸出四個致能/禁能信號Sen/Sdis給每一個可開機區(qū)域01-04。電源狀態(tài)器33，接收有關(guān)時序、電源狀態(tài)及電源控制的控制信號，用以致能/禁能閂鎖單元32。除了必要的需求像是致能/禁能信號Sen/Sdis以外，其它的輸出信號包含架構(gòu)信號Sc、時序控制、同步與電源控制都是選擇性的。若有需要，時序控制可以利用控制信號改變時序的分配架構(gòu)。電源控制與同步信號可以使用控制信號而調(diào)整電源啟動信號與同步化可開機區(qū)域之間的電源啟動序列(powerups叫uence)?；旧?，膠合邏輯30基于架構(gòu)信號Sc,去設(shè)定致能/禁能信號Sen/Sdis的正確信號狀態(tài)，借此致能/禁能可開機區(qū)域，而控制系統(tǒng)的對稱式多處理器架構(gòu)。詳細(xì)的控制需求是獨立建立的，例如去控制時序分配、電源啟動序列等而定。圖2的實施例允許系統(tǒng)架構(gòu)可為四乘二(4-by-2)多處理器如圖5所示、二乘四(2-by-4)多處理器如圖6所示，與一乘八(l-by-8)多處理器如圖7所示。在本發(fā)明中欲定義對稱式多處理器架構(gòu)可以經(jīng)由硬件手段或系統(tǒng)管理韌體/軟件而實現(xiàn)。架構(gòu)信號Sc是根據(jù)所要求的對稱式多處理器架構(gòu)定義所產(chǎn)生。雙列直插式封裝(DIP,dualin-linepackage)開關(guān)或上拉/下拉電阻所定義的同接信號(hardwiredsignals)、或系統(tǒng)管理韌體/軟件所定義的架構(gòu)碼(configurationcode),均可產(chǎn)生架構(gòu)信號Sc。再者，主要電源開啟之前，對稱式多處理器架構(gòu)需要被事先定義。系統(tǒng)架構(gòu)定義的選擇可以經(jīng)由在前次關(guān)閉電源期間(duringlastpower-off)變更硬件架構(gòu)、或在前次開啟電源期間(duringlastpower-on)變更系統(tǒng)管理韌體/軟件的設(shè)定、或巾斷開機程序(terminatingaboot-upprocedure)而簡單變更BIOS的設(shè)定。電源開啟之后，對稱式多處理器架構(gòu)不允許變更，或所有變更將被系統(tǒng)忽略?！鏊某硕?4-by-2)架構(gòu)請參照圖5。根據(jù)圖2的系統(tǒng)，四乘二的對稱式多處理器架構(gòu)包含四個實際開機區(qū)101、102、103、104，每一個實際開機區(qū)只包含一個可開機區(qū)域01/02/03/04。根據(jù)架構(gòu)信號Sc，膠合邏輯30產(chǎn)生四個致能信號Sen用以致能所有的開機路徑與可開機區(qū)域01-04。每一個實際可開機區(qū)域101/102/103/104具有二個處理器(CPU0、CPU1)/(CPU2、CPU3)/(CPU4、CPU5)/(CPU6、CPU7)。第一處理器CPU0/CPU2/CPU4/CPU6為主要處理器，從開機映像區(qū)21/22/23/24取得開機指令，并分別初始化從屬處理器(第二處理器CPU1/CPU3/CPU5/CPU7)與可開機區(qū)域01/02/03/04。實際的初始化需求視處理器架構(gòu)而定。BIOS必需被架構(gòu)信號Sc所知會，在某些時刻根據(jù)目前的對稱式多處理器架構(gòu)而停止初始化。且個別的可開機區(qū)域01/02/03/04也可能需要不同的電源啟動序列。例如在x86的典型實施例，開機印像區(qū)儲存于連接至于南橋的閃存上，此南橋可致能/禁能BIOS閃存所連接的總線。在此實施例，只要控制致能/禁能信號Sen/Sdis，用以致能/禁能開機路徑與可開機區(qū)域。在其它南橋并沒有具備前述致能/禁能的特征實施例，膠合邏輯30需要控制信號去讀取位在BIOS閃存的開機碼。系統(tǒng)管理韌體/軟件目前即是用以操作四個雙處理器副系統(tǒng)?！龆怂?2-by-4)架構(gòu)請參照圖6。根據(jù)圖2的系統(tǒng)，二乘四的對稱式多處理器架構(gòu)包含全部二個實際開機區(qū)111、112，每一個實際開機區(qū)具有二個可開機區(qū)域(01、02)/(03、04)。每一個實際開機區(qū)具有四個CPU芯片CPU0/CPU/CPU2/CPU3及CPU4/CPU5/CPU6/CPU7。只有二個開機路徑(區(qū)域)由膠合邏輯30所致能。也就是說，根據(jù)架構(gòu)信號Sc，膠合邏輯30產(chǎn)生二個致能信號Sen用以致能可開機區(qū)域Ol、03;且產(chǎn)生二個禁能信號Sdis用以禁能可開機區(qū)域02、04。每一個實際開機區(qū)111/112具有四個處理器(CPUO、CPU1、CPU2、CPU3)/(CPU4、CPU5、CPU6、CPU7)。第一處理器CPU0/CPU4為主要處理器，從開機映像區(qū)21/23取得開機指令，分別初始化從屬處理器(包含第一處理器的CPU2/CPU6，與第二處理器(CPU1、CPU3)/(CPU5、CPU7))及可開機區(qū)域(Ol、02)/(03、04)。每一個實際可開機區(qū)域lll、112，針對二個四處理器的副系統(tǒng)的特定的開機順序與初始化需求應(yīng)該被預(yù)先定義在BIOS中。且系統(tǒng)管理韌休/軟件需要變更，以運作這兩個四處理器副系統(tǒng)。■一乘八(l-by-8)架構(gòu)請參照圖7。根據(jù)圖2的系統(tǒng)，此一乘八的對稱式多處理器架構(gòu)只有包含一個實際開機區(qū)121，其具有屬于四個可開機區(qū)域01-04的八個處理器CPU0-CPU7。只有一個開機路徑由膠合邏輯30所致能。第一處理器CPUO為主要處理器，初始化包含第一處理器CPU2、CPU4、CPU6，與第二處理器CPU1、CPU3、CPU5、CPU7等的從屬處理器。全部的四個可開機區(qū)域現(xiàn)組成一個八處理器系統(tǒng)。上述揭露的所有不同架構(gòu)，系統(tǒng)管理韌體/軟件可預(yù)設(shè)為一乘八架構(gòu)，不需進一步改變對稱式多處理器的架構(gòu)設(shè)定。除了電源啟動序列與時序分配改變外，膠合邏輯針對彈性對稱式多處理器系統(tǒng)，可能需要控制其它視實現(xiàn)例而定的需求。請參照圖8。為簡化系統(tǒng)，支持多重存取之一或多個特定橋接界面15及一個開機映像區(qū)25，可以應(yīng)用于具有四個可開機區(qū)域01-04的系統(tǒng)。如此可開機區(qū)域01-04不需要多組專屬的橋接接口與開機映像區(qū)。只要有專屬的致能/禁能信號Sen/Sdis,分別致能/禁能所有口f開機區(qū)域01-04的初始化。請參照圖9。前述的第二處理器并非本發(fā)明實施例的要件或限制。在對稱式多處理器架構(gòu)中的可開機區(qū)域01/02/03/04只包含一個處理器，就是第一處理器CPU0/CPU2/CPU4/CPU6。除了第二處理器之夕卜，人多數(shù)開機程序均維持一致。為初始化前述的本發(fā)明的彈性對稱式多處理器系統(tǒng)，以下針對各種對稱式多處理器架構(gòu)，提出執(zhí)行特定開機步驟的方法。請參照圖IO。一種針對本發(fā)明的彈性對稱式多處埋器架構(gòu)的萬法，旭用于前述所揭露的系統(tǒng)。方法的主要步驟包含(1)提供對應(yīng)一特定對稱式多處理器架構(gòu)的-架構(gòu)信號Sc(SlO)。架構(gòu)信號Sc由雙列直插式封裝開關(guān)、上拉/下拉電阻、或系統(tǒng)管理韌體/軟件所產(chǎn)生。在系統(tǒng)的主電源開啟前，特定的對稱式多處理器架構(gòu)需要預(yù)先確定。(2)根據(jù)架構(gòu)信號Sc產(chǎn)生數(shù)個致能/禁能信號Sen/Sdis以致能/禁能每一個可開機區(qū)域(S20)。膠合邏輯接收并處理架構(gòu)信號Sc產(chǎn)生致能/禁能信號，以致能/禁能可開機區(qū)域，隨著開機路徑的致能/禁能。(3)根據(jù)致能/禁能信號Sen/Sdis定義實際開機區(qū)(S30)。一個實際開機區(qū)包含至少一可開機區(qū)域。欲定義實際開機區(qū)，所有的可開機區(qū)域需要先被致能或禁能。因此，步驟S30更包含一個步驟，根據(jù)致能/禁能信號Sen/Sdis,致能/禁能每一個可開機區(qū)域以便初始化。(4)以每一個實際開機區(qū)的主耍處理器經(jīng)由橋接接口從開機映像區(qū)存取(access)開機指令(S40)。實際開機區(qū)被定義后，主要處理器也可從第一處理器定義出來。主要處理器系為實際開機區(qū)的被致能可開機區(qū)域的第一處理器，而第一處理器為每一個可開機區(qū)域中經(jīng)由橋接接口連接開機映像區(qū)的處理器。主要處理器經(jīng)由橋接接口的連接存取開機映像區(qū)，針對實際開機區(qū)執(zhí)行初始化程序。(5)借由主要處理器初始化每一個實際開機區(qū)(S50)。主要處理器將同一個實際開機區(qū)中的剩余處理器與組件開機。剩余的處理器為從屬處理器，一般包含同一個實際開機區(qū)中，被禁能可開機區(qū)域屮的其它第一處理器，及/或連接該第一處理器的第二處理器(如果有的話)。因此歩驟S50更包含一個步驟，在每一個實際開機區(qū)中初始化從屬處理器。為達(dá)成以處理器與橋接接口(芯片組)的架構(gòu)為基礎(chǔ)的對稱式多處理器操作(SMPoperation),可能需要一些其它的控制特征，例如時序分配(clockdistribution)、電源啟動順序(power-upsequence)等。一些特定的實施例可能須具有獨立時序分配系統(tǒng)用以產(chǎn)生時序。有一些橋接接口具有控制電源啟動序列的特征，以針對每一個可開機區(qū)域與一些需要特別電源啟動序列的系統(tǒng)。在可開機區(qū)域之間的同步可能也是需要的。權(quán)利要求1.一種彈性對稱式多處理器系統(tǒng)，其特征在于該系統(tǒng)包括數(shù)個可開機區(qū)域，包含數(shù)個第一處理器、至少一個開機映像區(qū)，與連接在該第一處理器與該開機映像區(qū)之間的至少一橋接接口，各該可開機區(qū)域經(jīng)由這些第一處理器之間的連結(jié)彼此連接；及一膠合邏輯，接收并處理至少一架構(gòu)信號且產(chǎn)生至少一致能/禁能信號，以致能/禁能各該可開機區(qū)域，并定義至少一實際開機區(qū)；其中，該被致能可開機區(qū)域的該第一處理器，經(jīng)由該橋接接口從該開機映像區(qū)存取開機指令，以初始化該實際開機區(qū)。2.如權(quán)利要求1所述的系統(tǒng)，其特征在于該膠合邏輯包含一譯碼器，譯碼該架構(gòu)信號且輸出一已譯碼架構(gòu)信號；一閂鎖單元，根據(jù)該已譯碼架構(gòu)信號，送出該致能/禁能信號給各該可開機區(qū)域；以及一電源狀態(tài)器，根據(jù)至少一控制信號以致能/禁能該閂鎖單元。3.如權(quán)利要求2所述的系統(tǒng)，其特征在于該閂鎖單元更輸出另一該架構(gòu)信號與一時序控制信號。4.如權(quán)利要求2所述的系統(tǒng)，其特征在于該電源狀態(tài)器接收一電源狀態(tài)信號、一電源控制信號、與一時序控制信號，且輸出一同歩信號與另一電源控制信號。5.如權(quán)利要求1所述的系統(tǒng)，其特征在于該致能/禁能信號用以致能/禁能各該可開機區(qū)域的一開機路徑，以致能/禁能該可開機區(qū)域，該開機路徑包含與該實際開機區(qū)相關(guān)的初始化程序及硬件連接。6.如權(quán)利要求1所述的系統(tǒng)，其特征在于每一個該可開機區(qū)域更包含數(shù)個第二處理器連接該第一處理器，該第二處理器在這些可開機區(qū)域之間與另一個該第二處理器連接。7.—種彈性對稱式多處理器架構(gòu)方法，用于具有數(shù)個可開機區(qū)域的系統(tǒng)，這些可開機區(qū)域包含數(shù)個第一處理器、一個開機映像區(qū)、與一橋接接口，其特征在于該方法包含下列步驟提供對應(yīng)一特定的對稱式多處理器架構(gòu)的至少一架構(gòu)信號；根據(jù)該架構(gòu)信號產(chǎn)生數(shù)個致能/禁能信號，以致能/禁能各該可開機區(qū)域；根據(jù)這些致能/禁能信號定義至少一實際開機區(qū)，該實際開機區(qū)包含一或多個該可開機區(qū)域，其中至少一個該可開機區(qū)域被致能；以該實際開機區(qū)的一主要處理器經(jīng)由該橋接接口從該開機映像區(qū)存取開機指令，該主要處理器系為該實際開機區(qū)內(nèi)該被致能可開機區(qū)域的該第一處理器;及借由該主要處理器初始化該實際開機區(qū)。8.如權(quán)利要求7所述的方法，其特征在于該方法更包含一初始化該實際開機區(qū)中至少一從屬處理器的步驟，該從屬處理器包含在同一該實際開機區(qū)內(nèi)的該被禁能可開機區(qū)域的該第一處理器。9.如權(quán)利要求8所述的方法，其特征在于該從屬處理器更包含至少一第二處理器，其連接在同一該可開機區(qū)域中的該第一處理器。10.如權(quán)利要求9所述的方法，其特征在于該實際開機區(qū)的定義步驟更包含一根據(jù)該致能/禁能信號致能/禁能各該可開機區(qū)域以便初始化的步驟該致能/禁能信號，用以致能/禁能各該可開機區(qū)域的一開機路徑，以致能/禁能該可開機區(qū)域，該開機路徑包含與該實際開機區(qū)相關(guān)的初始化程序及硬件連接。全文摘要一種彈性對稱式多處理器的系統(tǒng)和架構(gòu)方法；其系統(tǒng)包含數(shù)個可開機區(qū)域與一膠合邏輯；這些可開機區(qū)域包含數(shù)個處理器、一或多個開機映像區(qū)與一或多個橋接接口每一個可開機區(qū)域經(jīng)由處理器之間的連接，而與其它的可開機區(qū)域連接；膠合邏輯接收并處理至少一架構(gòu)信號且產(chǎn)生致能/禁能信號以致能/禁能各可開機區(qū)域，而定義至少一實際開機區(qū)；被致能可開機區(qū)域的處理器，經(jīng)由橋接接口從開機映像區(qū)取得開機指令以初始化所屬的實際開機區(qū)。文檔編號G06F15/16GK101126986SQ20071009629公開日2008年2月20日申請日期2007年4月10日優(yōu)先權(quán)日2006年8月15日發(fā)明者平井智則,鐘志明申請人:泰安電腦科技(上海)有限公司;泰安電腦科技股份有限公司