專利名稱：使用先進(jìn)先出器件的數(shù)據(jù)處理裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)處理技術(shù)，更具體地，涉及使用先進(jìn)先出(FIFO)器 件的數(shù)據(jù)處理裝置和方法。
背景技術(shù)：
控制以雙倍數(shù)據(jù)速率(DDR)處理數(shù)據(jù)的存儲(chǔ)器件(諸如DDR存儲(chǔ)器 件、DDR2存儲(chǔ)器件、DDR3存儲(chǔ)器件、圖形DDR( GDDR )存儲(chǔ)器件、GDDR2 存儲(chǔ)器件、以及GDDR3存儲(chǔ)器件)的操作的存儲(chǔ)器控制器通過(guò)與時(shí)鐘信號(hào) 同步地鎖存輸入數(shù)據(jù)來(lái)執(zhí)行讀操作，其中所述時(shí)鐘信號(hào)通過(guò)將從所述存儲(chǔ)器 件輸出的數(shù)據(jù)選通信號(hào)的相位移動(dòng)90度而生成。為了增加所述器件定時(shí)裕 量，重要的是控制負(fù)責(zé)鎖存所述輸入數(shù)據(jù)的分別輸入到多個(gè)觸發(fā)器的時(shí)鐘端 的數(shù)據(jù)選通信號(hào)之間的偏移，并控制輸入到所述各個(gè)觸發(fā)器的輸入端的數(shù)據(jù) 信號(hào)之間的偏移。所述時(shí)鐘端和所述輸入端是所述器件中的控制信號(hào)偏移的 部分。
隨著存儲(chǔ)器件和存儲(chǔ)器控制器的搡作速度的提升，F(xiàn)IFO器件被普遍采 用使得能夠以高速率鎖存輸入和輸出數(shù)據(jù)。但是，由于FIFO器件包括多個(gè) 觸發(fā)器，需要偏移控制的點(diǎn)的數(shù)量增加。結(jié)果，很難控制輸入到各個(gè)觸發(fā)器 的時(shí)鐘端的數(shù)據(jù)選通信號(hào)之間的偏移以及控制輸入到各個(gè)觸發(fā)器的輸入端 的數(shù)據(jù)輸入之間的偏移。而且，當(dāng)所述FIFO器件的深度增加時(shí)，需要偏移 控制的點(diǎn)的數(shù)量也增加。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例4是供使用先進(jìn)先出(FIFO )器件的數(shù)據(jù)處理裝置和方法， FIFO器件具有固定數(shù)量的需要偏移控制的點(diǎn)，不管其深度如何。
根據(jù)本發(fā)明的一個(gè)方面，提供一種數(shù)據(jù)處理裝置，包括第一采樣電路、 延遲電路、以及FIFO器件。所述第一采樣電路響應(yīng)于第一時(shí)鐘信號(hào)的第一 邊沿，對(duì)輸入數(shù)據(jù)的邏輯狀態(tài)進(jìn)行采樣，并保持所述采樣結(jié)果。所述延遲電
路以預(yù)定延遲時(shí)間延遲所述第一時(shí)鐘信號(hào)，并輸出第二時(shí)鐘信號(hào)。所述FIFO 器件響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào)的第一邊沿，使用FIFO 方法對(duì)從所述第 一采樣電路輸出的所述采樣結(jié)果進(jìn)行處理。
所述數(shù)據(jù)處理裝置可以進(jìn)一步包括第二采樣電路，其響應(yīng)于所述第一時(shí) 鐘信號(hào)的第二邊沿，對(duì)輸入數(shù)據(jù)的邏輯狀態(tài)進(jìn)行采樣，并保持所述采樣結(jié)果。 所述FIFO器件響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào)的第二邊 沿，使用所述FIFO方法對(duì)從所述第二采樣電路輸出的所述采樣結(jié)果進(jìn)行處 理。所述數(shù)據(jù)處理裝置可以進(jìn)一步包括移相器，其接收數(shù)據(jù)選通信號(hào)并生成 相位與所述數(shù)據(jù)選通信號(hào)的相位相差90度的所述第一時(shí)鐘信號(hào)。所述第一 采樣電路和所述第二采樣電路每一個(gè)均包括觸發(fā)器。
所述FIFO器件可以包括多個(gè)第一邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)第一 邊沿-觸發(fā)觸發(fā)器響應(yīng)于所述第二時(shí)鐘信號(hào)的第一邊沿鎖存通過(guò)輸入端輸入 的數(shù)據(jù)；寫(xiě)控制電路，響應(yīng)于至少一個(gè)寫(xiě)控制信號(hào)，將所述輸入數(shù)據(jù)發(fā)送到 相應(yīng)的一個(gè)第一邊沿-觸發(fā)觸發(fā)器的輸入端；以及讀控制電路，響應(yīng)于至少 一個(gè)讀控制信號(hào)，將由相應(yīng)的一個(gè)第一邊沿-觸發(fā)觸發(fā)器鎖存的數(shù)據(jù)作為輸 出數(shù)據(jù)輸出。
所述寫(xiě)控制電路可以包括寫(xiě)選擇信號(hào)生成電路，響應(yīng)于所述至少一個(gè) 寫(xiě)控制信號(hào)輸出多個(gè)寫(xiě)選擇信號(hào)；以及多個(gè)選擇電路。所述多個(gè)選擇電路中 的每一個(gè)包括接收所述輸入數(shù)據(jù)的第 一端、接收從所述第 一邊沿-觸發(fā)觸發(fā) 器中的相應(yīng)的觸發(fā)器輸出的數(shù)據(jù)的第二端、以及響應(yīng)于所述多個(gè)寫(xiě)選擇信號(hào) 中的相應(yīng)的選擇信號(hào)將輸入到所述第一端的輸入數(shù)據(jù)和輸入到所述第二端 的數(shù)據(jù)其中之一輸出到相應(yīng)的一個(gè)第一邊沿-觸發(fā)觸發(fā)器的輸入端的輸出
端。所述數(shù)據(jù)處理裝置可以是控制以雙倍數(shù)據(jù)速率處理數(shù)據(jù)的器件的控制 器。
根據(jù)本發(fā)明的另一個(gè)方面，提供一種數(shù)據(jù)處理裝置，包括多個(gè)第一 觸發(fā)器，其中每一個(gè)第一觸發(fā)器響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿，鎖存通過(guò) 輸入端輸入的輸入數(shù)據(jù)；延遲電路，接收所述第一時(shí)鐘信號(hào)，并以預(yù)定延遲 時(shí)間延遲所接收的第一時(shí)鐘信號(hào)以輸出第二時(shí)鐘信號(hào)；以及FIFO器件，響 應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào)的第一邊沿，使用FIFO方法 對(duì)從所述多個(gè)第一觸發(fā)器輸出的數(shù)據(jù)進(jìn)行處理。
所述數(shù)據(jù)處理裝置可以進(jìn)一步包括多個(gè)第二觸發(fā)器，其輸入端分別連接
到所述第一觸發(fā)器的輸入端，所述第二觸發(fā)器中的每一個(gè)響應(yīng)于所述第一時(shí)
鐘信號(hào)的第二邊沿鎖存通過(guò)輸入端輸入的輸入數(shù)據(jù)。這時(shí)，所述FIFO器件 響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào)的第二邊沿，使用所述FIFO 方法對(duì)從所述第二觸發(fā)器輸出的數(shù)據(jù)進(jìn)行處理。
所述第 一邊沿可以是上升沿和下降沿中的一個(gè)，而所述第二邊緣可以是 上升沿和下降沿中的另 一個(gè)。
根據(jù)本發(fā)明的另一個(gè)方面，提供一種數(shù)據(jù)處理裝置，包括第一觸發(fā)器， 響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿，鎖存第n輸入數(shù)據(jù)的邏輯狀態(tài)，其中n是 自然數(shù)；第二觸發(fā)器，響應(yīng)于所述第一時(shí)鐘信號(hào)的第二邊沿，鎖存第n+l輸 入數(shù)據(jù)的邏輯狀態(tài)；延遲電路，接收所述第一時(shí)鐘信號(hào)，并以預(yù)定延遲時(shí)間 延遲所接收的第一時(shí)鐘信號(hào)以輸出第二時(shí)鐘信號(hào)；以及FIFO器件，響應(yīng)于 從所述延遲電路輸出的所述第二時(shí)鐘信號(hào)的第一邊沿，^使用FIFO方法對(duì)由 所述第一觸發(fā)器鎖存的數(shù)據(jù)進(jìn)行處理，并響應(yīng)于所述第二時(shí)鐘信號(hào)的第二邊 沿，使用所述FIFO方法對(duì)由所述第二觸發(fā)器鎖存的數(shù)據(jù)進(jìn)行處理。
所述FIFO器件可以包括多個(gè)第一邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)第一 邊沿-觸發(fā)觸發(fā)器與所述第二時(shí)鐘信號(hào)的第一邊沿同步地鎖存通過(guò)輸入端輸 入的數(shù)據(jù)；多個(gè)第二邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)第二邊沿-觸發(fā)觸發(fā)器與 所述第二時(shí)鐘信號(hào)的第二邊沿同步地鎖存通過(guò)輸入端輸入的數(shù)據(jù)；寫(xiě)控制電 路，響應(yīng)于至少一個(gè)寫(xiě)控制信號(hào)，將由所述第一觸發(fā)器鎖存的所述第n輸入 數(shù)據(jù)發(fā)送到至少一個(gè)第一邊沿-觸發(fā)觸發(fā)器的輸入端，并將由所述第二觸發(fā) 器鎖存的所述第n+l輸入數(shù)據(jù)發(fā)送到至少一個(gè)第二邊沿-觸發(fā)觸發(fā)器的輸入 端；以及讀控制電路，響應(yīng)于至少一個(gè)讀控制信號(hào)，輸出由其中一個(gè)第一邊 沿-觸發(fā)觸發(fā)器鎖存的數(shù)據(jù)或者由其中一個(gè)第二邊沿-觸發(fā)觸發(fā)器鎖存的數(shù) 據(jù)。
所述數(shù)據(jù)處理裝置可以進(jìn)一步包括移相器，其接收數(shù)據(jù)選通信號(hào)并生成 相位與所述數(shù)據(jù)選通信號(hào)的相位相對(duì)移動(dòng)90度的所述第一時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的另一個(gè)方面，提供一種使用FIFO器件的數(shù)據(jù)處理方法。 該方法包括使用第一觸發(fā)器響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿鎖存輸入數(shù)據(jù) 的邏輯狀態(tài)；通過(guò)使用延遲電路以預(yù)定延遲時(shí)間延遲所述第一時(shí)鐘信號(hào)來(lái)生 成第二時(shí)鐘信號(hào)；以及響應(yīng)于所述第二時(shí)鐘信號(hào)的第一邊沿接收使用所述第 一觸發(fā)器鎖存的數(shù)據(jù)并使用所述FIFO器件利用FIFO方法對(duì)所述數(shù)據(jù)進(jìn)行
處理。
所述數(shù)據(jù)處理方法可以進(jìn)一步包括使用第二觸發(fā)器響應(yīng)于所述第一時(shí)
鐘信號(hào)的第二邊沿鎖存所述輸入數(shù)據(jù)；以及響應(yīng)于所述第二時(shí)鐘信號(hào)的第二 邊沿接收使用所述第二觸發(fā)器鎖存的數(shù)據(jù)并使用所述FIFO器件利用所述 FIFO方法對(duì)所述數(shù)據(jù)進(jìn)行處理。


通過(guò)參照附圖對(duì)其優(yōu)選實(shí)施例進(jìn)行詳細(xì)描述，本發(fā)明的上述和其它特征
和優(yōu)點(diǎn)將變得更加顯而易見(jiàn)，其中
圖1是根據(jù)本發(fā)明的實(shí)施例的使用先進(jìn)先出(FIFO)器件的數(shù)據(jù)處理裝
置的功能框圖2是圖1中示出的所述FIFO器件的詳細(xì)框圖3說(shuō)明圖1中示出的所述數(shù)據(jù)處理裝置中的信號(hào)的波形；
圖4是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的使用FIFO器件的數(shù)據(jù)處理裝置的
功能框圖；以及
圖5是圖4中示出的所述FIFO器件的詳細(xì)框圖。
具體實(shí)施例方式

了本發(fā)明的優(yōu)選實(shí)施例，而且被引用以充分解釋本發(fā)明、其優(yōu) 點(diǎn)、以及本發(fā)明的實(shí)現(xiàn)所達(dá)到的目的。以下，將參照附圖通過(guò)說(shuō)明本發(fā)明的 優(yōu)選實(shí)施例來(lái)詳細(xì)描述本發(fā)明。附圖中類似的引用數(shù)字代表類似的元素。
圖l是根據(jù)本發(fā)明的實(shí)施例的使用先進(jìn)先出(FIFO)器件的數(shù)據(jù)處理裝 置10的功能框圖。數(shù)據(jù)處理裝置10包括多個(gè)采樣電路20-l至20-n (其中 "n"是自然數(shù))、延遲電路30、以及多個(gè)FIFO器件40-1至40-n。數(shù)據(jù)處 理裝置10可以可選地進(jìn)一步包括移相器50。采樣電路20-1至20-n中的每 一個(gè)可以例如用邊沿-觸發(fā)D觸發(fā)器實(shí)現(xiàn)，但是，用于采樣電路的其它可選 擇的器件同樣適用于本發(fā)明的實(shí)施例和原理。
采樣電路20-l至20-n中的每一個(gè)響應(yīng)于第一時(shí)鐘信號(hào)CLKD的第一邊 沿(例如，上升沿或下降沿)捕獲通過(guò)"n"條數(shù)據(jù)線中的相應(yīng)的線輸入的 輸入數(shù)據(jù)的邏輯狀態(tài)(例如，邏輯高"1"或邏輯低"0"),并保持所述捕獲 的數(shù)據(jù)。這樣的捕獲和保持操作被稱為鎖存。這時(shí)，輸入數(shù)據(jù)DI[n-l:0]與延遲的源數(shù)據(jù)IN[n-l:O]對(duì)應(yīng)。為描述筒潔起見(jiàn)，不考慮由數(shù)據(jù)線或緩沖器(未 示出)導(dǎo)致的延遲。
延遲電路30接收第一時(shí)鐘信號(hào)CLKD并以預(yù)定時(shí)間段(即，延遲時(shí)間 TA)將其延遲以輸出第二時(shí)鐘信號(hào)CLKC。例如，延遲電路30可以用串聯(lián) 連接的多個(gè)緩沖器實(shí)現(xiàn)。參照?qǐng)D1，延遲電路30包括兩個(gè)緩沖器31和33, 但延遲電路30中包含的緩沖器的數(shù)量并不限于此。在另外的可選擇的實(shí)施 例中，延遲電路30可以響應(yīng)于從外部位置輸入的控制信號(hào)控制所述預(yù)定延 遲時(shí)間TA。
FIFO器件40-1至40-n中的每一個(gè)響應(yīng)于從延遲電路30輸出的第二時(shí) 鐘信號(hào)CLKC的第一邊沿使用FIFO方法對(duì)由采樣電路20-1至20-n中相應(yīng) 的每一個(gè)捕獲并保持的數(shù)據(jù)進(jìn)行處理，并輸出處理后的數(shù)據(jù)。FIFO器件40-1 至40-n中的每一個(gè)可以例如用具有深度N的m-位FIFP器件實(shí)現(xiàn)，其中"m" 是自然數(shù)，例如，m=l,而N是自然數(shù)。例如，具有深度N的n-位FIFP器 件響應(yīng)于從延遲電路30輸出的第二時(shí)鐘信號(hào)CLKC的第一邊沿使用FIFO 方法對(duì)由采樣電路20-1至20-n鎖存的數(shù)據(jù)DO[n-l:0]進(jìn)行處理，并輸出處理 后的數(shù)據(jù)OUT[n陽(yáng)l:O]。
移相器50從存儲(chǔ)器件(例如雙倍數(shù)據(jù)速率(DDR)存儲(chǔ)器件、DDR2 存儲(chǔ)器件、DDR3存儲(chǔ)器件、圖形DDR (GDDR)存儲(chǔ)器件、GDDR2存儲(chǔ) 器件、或GDDR3存儲(chǔ)器件)接收數(shù)據(jù)選通信號(hào)CLK，并將數(shù)據(jù)選通信號(hào) CLK的相位移動(dòng)90度以生成所述第一時(shí)鐘信號(hào)CLKD。換句話說(shuō)，移相器 50生成具有從數(shù)據(jù)選通信號(hào)CLK的相位移動(dòng)90度的相位的所述第一時(shí)鐘信 號(hào)CLKD。數(shù)據(jù)處理裝置10擔(dān)當(dāng)控制預(yù)定存儲(chǔ)器件(未示出)的操作的控 制器。
圖2是圖1中示出的FIFO器件40-1的詳細(xì)框圖。為描述筒潔起見(jiàn)，僅 說(shuō)明了使用所述FIFO方法對(duì)從鎖存通過(guò)所述多條數(shù)據(jù)線中相應(yīng)的一條輸入 的數(shù)據(jù)的觸發(fā)器20-1輸出的輸入數(shù)據(jù)DO
進(jìn)行處理的一個(gè)m-位(例如， m=l ) FIFO器件40-1。 l-位FIFO器件40-1具有深度4，這意味著FIFO器 件40-1包括四個(gè)觸發(fā)器61、 63、 65、以及67。從而，n-位FIFO器件包括 "n"個(gè)具有與圖2中示出的l-位FIFO器件40-1相同結(jié)構(gòu)的l-位FIFO器 件，以使用所述FIFO方法處理輸入數(shù)據(jù)。其中n是自然數(shù)。
FIFO器件40-1包括多個(gè)觸發(fā)器61、 63、 65、和67 、寫(xiě)控制電路70、
以及讀控制電^各80。觸發(fā)器61、 63、 65、和67中的每一個(gè)可以例如使用上 升沿-觸發(fā)D觸發(fā)器實(shí)現(xiàn)。
寫(xiě)控制電路70響應(yīng)于至少一個(gè)寫(xiě)控制信號(hào)W—CTRL將輸入數(shù)據(jù)DO[O] 發(fā)送到多個(gè)觸發(fā)器61、 63、 65、和67中的一個(gè)觸發(fā)器的輸入端D。在本示 例中，輸入數(shù)據(jù)DO[O]代表通過(guò)單條數(shù)據(jù)線傳輸?shù)臄?shù)據(jù)。寫(xiě)控制電路7'0包 括寫(xiě)選擇信號(hào)生成電路71以及多個(gè)選擇電路73、 75、 77、和79。
寫(xiě)選擇信號(hào)生成電路71響應(yīng)于寫(xiě)控制信號(hào)W一CTRL輸出多個(gè)寫(xiě)選擇信 號(hào)DO、 Dl、 D2、和D3。根據(jù)寫(xiě)選擇信號(hào)DO、 Dl、 D2、和D3的邏輯狀態(tài) 的組合從多個(gè)觸發(fā)器61、 63、 65、和67中選擇向其輸入輸入數(shù)據(jù)DO
的 一個(gè)觸發(fā)器。從而，寫(xiě)選擇信號(hào)生成電路71擔(dān)當(dāng)用于選擇在其中存儲(chǔ)輸入 數(shù)據(jù)的觸發(fā)器的寫(xiě)指針。
選擇電路73、 75、 77、和79中的每一個(gè)可以使用多路器(multiplexer) 實(shí)現(xiàn)，如圖2中所示；但是，其它器件同樣適用于本發(fā)明的實(shí)施例，而本發(fā) 明并不限于此。選擇電路73、 75、 77、和79中的每一個(gè)包括用"0"表示 的第一端，用于接收輸入數(shù)據(jù)DO
;用"1"表示的第二端，用于接收從 觸發(fā)器61、 63、 65、和67中相應(yīng)的一個(gè)輸出的數(shù)據(jù)；以及輸出端，用于響 應(yīng)于寫(xiě)選擇信號(hào)DO、 Dl、 D2、和D3中相應(yīng)的信號(hào)將通過(guò)第一端"0"輸入 的輸入數(shù)據(jù)DO[O]、或者通過(guò)第二端"1"輸入的所述輸出數(shù)據(jù)輸出到觸發(fā) 器61、 63、 65、和67中該相應(yīng)的一個(gè)的輸入端D。
觸發(fā)器61、 63、 65、和67中的一個(gè)響應(yīng)于第二時(shí)鐘信號(hào)CLKC的所述 第一邊沿捕獲從寫(xiě)控制電路70輸出的數(shù)據(jù)。例如，當(dāng)寫(xiě)選擇信號(hào)DO、 Dl、 D2、和D3的邏輯狀態(tài)的組合是"0111"時(shí)，本示例實(shí)施例中，觸發(fā)器61 與第二時(shí)鐘信號(hào)CLKC的所述第一邊沿同步地鎖存輸入數(shù)據(jù)DO[O]。當(dāng)寫(xiě)選 擇信號(hào)DO、 Dl、 D2、和D3的邏輯狀態(tài)的組合是"1110"時(shí)，觸發(fā)器67與 第二時(shí)鐘信號(hào)CLKC的所述第一邊沿同步地鎖存輸入數(shù)據(jù)DO[O〗。
讀控制電路80響應(yīng)于至少一個(gè)讀控制信號(hào)R一CTRL將由觸發(fā)器61、63、 65、和67中的一個(gè)捕獲的數(shù)據(jù)作為輸出數(shù)據(jù)OUT
輸出。讀控制電路80 包括讀選擇信號(hào)生成電路81以及選擇電路83。讀選擇信號(hào)生成電路81響應(yīng) 于讀控制信號(hào)R_CTRL輸出多個(gè)讀選擇信號(hào)R_SEL。在一個(gè)示例中，讀選 擇信號(hào)R_SEL包括n-位選擇信號(hào)。讀選擇信號(hào)生成電路81擔(dān)當(dāng)用于從觸發(fā) 器61、 63、 65、和67中選擇在其中存儲(chǔ)要輸出的數(shù)據(jù)的觸發(fā)器的讀指針。
選擇電路83響應(yīng)于多個(gè)讀選擇信號(hào)R一SEL將由觸發(fā)器61、 63、 65、和 67中的一個(gè)捕獲的數(shù)據(jù)作為輸出數(shù)據(jù)OUT
輸出。本實(shí)施例中，選擇電路 83用多路器實(shí)現(xiàn)，其響應(yīng)于2-位讀選擇信號(hào)R_SEL將由四個(gè)觸發(fā)器61、 63、 65、和67中的一個(gè)捕獲的數(shù)據(jù)作為輸出數(shù)據(jù)OUT
輸出。
圖3說(shuō)明圖1中示出的數(shù)據(jù)處理裝置10中的信號(hào)的示例波形。參照?qǐng)D3, 當(dāng)僅使用FIFO器件40-1對(duì)通過(guò)一條數(shù)據(jù)線輸入的輸入數(shù)據(jù)DO
進(jìn)行處理 時(shí)，為了增加輸入數(shù)據(jù)DO
的讀裕量，有必要調(diào)整相對(duì)于輸入到觸發(fā)器61、 63、 65、和67的每個(gè)時(shí)鐘端CK的第二時(shí)鐘信號(hào)CLKC的時(shí)鐘偏移，并調(diào) 整相對(duì)于輸入到觸發(fā)器61、 63、 65、和67的每個(gè)輸入端D的輸入數(shù)據(jù)Dt)[O] 的數(shù)據(jù)偏移。隨著數(shù)據(jù)偏移的增長(zhǎng)，有效數(shù)據(jù)窗口的長(zhǎng)度縮短。
然而，如圖1中所示，當(dāng)在FIFO器件40-1至4.0-n前面分別提供用于 緩沖輸入數(shù)據(jù)的觸發(fā)器20-1至20-n時(shí)，觸發(fā)器20-1至20-n中的每一個(gè)響 應(yīng)于第一時(shí)鐘信號(hào)CLKD的上升沿采樣或鎖存其輸入數(shù)據(jù)。同樣，延遲電路 30以預(yù)定延遲時(shí)間TA延遲第一時(shí)鐘信號(hào)CLKD并生成第二時(shí)鐘信號(hào) CLKC。分別由觸發(fā)器20-1至20-n采樣或鎖存的輸入數(shù)據(jù)Dltn-l:O]分別被 輸入到FIFO器件40-1至40-n。從而，F(xiàn)IFO器件40-1至40-n響應(yīng)于輸入到 FIFO器件40-1至40-n的每一個(gè)時(shí)鐘端CK的第二時(shí)鐘信號(hào)CLKC的第一邊 沿(例如，上升沿)和第二邊沿(例如，下降沿)至少其中之一使用所述 FIFO方法處理輸入數(shù)據(jù)DI[n-l:O]。從而，根據(jù)數(shù)據(jù)處理裝置10的設(shè)計(jì)可以 通過(guò)控制延遲電路30的延遲時(shí)間TA來(lái)減少所述數(shù)據(jù)偏移。
換句話說(shuō)，在包括多個(gè)觸發(fā)器20-1至20-n以及延遲電路30的數(shù)據(jù)處理 裝置10中，僅需要控制輸入到觸發(fā)器20-1至20-n的每個(gè)輸入端D的數(shù)據(jù) 以及輸入到其每個(gè)時(shí)鐘端CK的時(shí)鐘信號(hào)之間的偏移，不管FIFO器件'40-l 至40-n的深度如何。
圖4是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的使用FIFO器件處理數(shù)據(jù)的數(shù)據(jù)處 理裝置100的功能框圖。參照?qǐng)D4，數(shù)據(jù)處理裝置100包括多個(gè)第一采樣電 路20-l至20-n、延遲電路30、多個(gè)第二采樣電路110-1至llO-n、以及多個(gè) FIFO器件120-1至120-n。數(shù)據(jù)處理裝置100可以可選地進(jìn)一步包括移相器 50。
在一個(gè)示例中，數(shù)據(jù)處理裝置IOO是可以向以雙倍數(shù)據(jù)速率處理數(shù)據(jù)的 器件(例如DDR存儲(chǔ)器件、DDR2存儲(chǔ)器件、DDR3存4諸器件、GDDR存
儲(chǔ)器件、GDDR2存儲(chǔ)器件、或GDDR3存儲(chǔ)器件)發(fā)送并從其接收預(yù)定數(shù) 據(jù)的裝置。此外，數(shù)據(jù)處理裝置IOO可以作為控制以雙倍數(shù)據(jù)速率處理數(shù)據(jù) 的器件的控制器。
第一采樣電路20-l至20-n中的每一個(gè)響應(yīng)于第一時(shí)鐘信號(hào)CLKD的第 一邊沿(例如，上升沿或下降沿)捕獲通過(guò)其輸入端D輸入的輸入數(shù)據(jù)的邏 輯電平，并保持所述捕獲的邏輯電平。在一個(gè)示例中，第一采樣電路20-1 至20-n中的每一個(gè)可以用邊沿-觸發(fā)D觸發(fā)器實(shí)現(xiàn)，但是，其它可選擇的器 件同樣適用于本發(fā)明的實(shí)施例和原理。
延遲電路30以預(yù)定延遲時(shí)間TA延遲第一時(shí)鐘信號(hào)CLKD并生成第二 時(shí)鐘信號(hào)CLKC。
第二采樣電路110-1至110-n中的每一個(gè)響應(yīng)于第一時(shí)鐘信號(hào)CLKD的 第二邊沿(例如，下降沿或上升沿)捕獲通過(guò)其輸入端D輸入的輸入數(shù)據(jù)的 邏輯電平，并保持所述捕獲的邏輯電平。在一個(gè)示例中，第二釆樣電路110-1 至110-n中的每一個(gè)可以用邊沿-觸發(fā)D觸發(fā)器實(shí)現(xiàn)，但是，其它可選4奪的 器件同樣適用于本發(fā)明的實(shí)施例和原理。
FIFO器件120-1至120-n中的每一個(gè)響應(yīng)于第二時(shí)鐘信號(hào)CLKC的第一 邊沿使用FIFO方法對(duì)分別由第一采樣電路20-1至20-n鎖存的數(shù)據(jù) DOO[n-l:0]中相應(yīng)的一個(gè)數(shù)據(jù)元素進(jìn)行處理。在一個(gè)示例中，分別由第一采 樣電路20-1至20-n鎖存的數(shù)據(jù)DOO[n-l:0]可以是輸入數(shù)據(jù)DI[n-l:O]中的奇 數(shù)編號(hào)的數(shù)據(jù)。此外，F(xiàn)IFO器件120-1至120-n中的每一個(gè)響應(yīng)于第二時(shí)鐘 信號(hào)CLKC的第二邊沿使用FIFO方法對(duì)分別由第二采樣電路110-1至1.10-n 鎖存的數(shù)據(jù)DOE[n-l:0]中相應(yīng)的一個(gè)數(shù)據(jù)進(jìn)行處理。在一個(gè)示例中，分別由 第二采樣電路110-1至110-n鎖存的數(shù)據(jù)DOE[n-l:0]可以是輸入數(shù)據(jù)DI[n-l:0] 中的偶數(shù)編號(hào)的數(shù)據(jù)。
圖5是圖4中示出的FIFO器件120-1的詳細(xì)框圖。為描述簡(jiǎn)潔起見(jiàn)， 僅示出了對(duì)分別從采樣電路20-l和110-1輸出的數(shù)據(jù)DOO
和DOE
進(jìn)行 處理的一個(gè)FIFO器件120-1。為了處理n-位數(shù)據(jù)，使用"n"個(gè)具有與圖5 中示出的FIFO器件120-1相同結(jié)構(gòu)的FIFO器件。
FIFO器件120-1包括多個(gè)第一觸發(fā)器61、 63、 65、和67 ;多個(gè)第二 觸發(fā)器62、 64、 66、和68 ;寫(xiě)控制電路70，；以及讀控制電路80'。第一觸 發(fā)器61、 63、 65、和67中的每一個(gè)可以例如使用第一邊沿-觸發(fā)D觸發(fā)器
實(shí)現(xiàn)。第一觸發(fā)器61、 63、 65、和67中的每一個(gè)響應(yīng)于第二時(shí)鐘信號(hào)CLKC 的第一邊沿或與其同步地鎖存輸入到輸入端D的數(shù)據(jù)。
第二觸發(fā)器62、 64、 66、和68中的每一個(gè)可以例如使用第二邊沿-觸發(fā) D觸發(fā)器實(shí)現(xiàn)。在一個(gè)示例實(shí)施例中，所述第一邊沿是上升沿和下降沿其中 之一，而所述第二邊沿是它們當(dāng)中的另一個(gè)。第二觸發(fā)器62、 64、 66、和 68中的每一個(gè)響應(yīng)于第二時(shí)鐘信號(hào)CLKC的第二邊沿或與其同步地鎖存輸 入到輸入端D的^lt據(jù)。
寫(xiě)控制電路70，響應(yīng)于至少一個(gè)寫(xiě)控制信號(hào)W—CTRL將由第一觸發(fā)器 20-1鎖存的第n輸入數(shù)據(jù)DOO[O]發(fā)送到第一觸發(fā)器61、 63、 65、和67中 的至少一個(gè)的輸入端D。此外，寫(xiě)控制電路70，響應(yīng)于所述至少一個(gè)寫(xiě)控制 信號(hào)W—CTRL將由第二觸發(fā)器110-1鎖存的第n+l輸入數(shù)據(jù)DOE[O]發(fā)送到 第二觸發(fā)器62、 64、 66、和68中的至少一個(gè)的輸入端D。
寫(xiě)控制電路70，包括寫(xiě)選擇信號(hào)生成電路71以及多個(gè)選擇電路72至79。 寫(xiě)選擇信號(hào)生成電路71響應(yīng)于所述至少一個(gè)寫(xiě)控制信號(hào)W—CTRL生成多個(gè) 寫(xiě)選擇信號(hào)DO、 Dl、 D2、和D3。寫(xiě)選擇信號(hào)生成電路71擔(dān)當(dāng)用于選擇在 向其中輸入數(shù)據(jù)的觸發(fā)器的指針。
選擇電路72至79中的每一個(gè)響應(yīng)于寫(xiě)選擇信號(hào)DO、 Dl、 D2、和D3 其中相應(yīng)的一個(gè)選擇性地輸出輸入到第一輸入端"0"的數(shù)據(jù)、或者輸入到 第二輸入端"l"的數(shù)據(jù)。選擇電路72至79中的每一個(gè)可以使用多路器實(shí) 現(xiàn)，如圖5中所示；但是，其它器件同樣適用于本發(fā)明的實(shí)施例，而本發(fā)明 并不限于此。
特別地，選擇電路73、 75、 77、和79其中至少一個(gè)響應(yīng)于寫(xiě)選擇信號(hào) DO、 Dl、 D2、和D3其中相應(yīng)的一個(gè)輸出由第一觸發(fā)器20-1鎖存的第n輸 入數(shù)據(jù)DOO[O]。此外，選擇電路72、 74、 76、和78其中至少一個(gè)響應(yīng)于 寫(xiě)選擇信號(hào)DO、 Dl、 D2、和D3其中相應(yīng)的一個(gè)輸出由第二觸發(fā)器1'10-1 鎖存的第n+l輸入數(shù)據(jù)DOE[O]。例如，選擇電路73響應(yīng)于寫(xiě)選擇信號(hào)DO 將第n輸入數(shù)據(jù)DOO[O]、或者從觸發(fā)器61輸出的數(shù)據(jù)輸出到觸發(fā)器61的 輸入端D。同樣選擇電路72也響應(yīng)于寫(xiě)選擇信號(hào)DO將第n+l輸入數(shù)據(jù) DOE[O]、或者從觸發(fā)器62輸出的數(shù)據(jù)輸出到觸發(fā)器62的輸入端D。
讀控制電路80，響應(yīng)于至少一個(gè)讀控制信號(hào)R—CTRL輸出由第一觸發(fā)器 61、 63、 65、和67中的一個(gè)鎖存的數(shù)據(jù)、或者由第二觸發(fā)器62、 64、 66、
和68中的一個(gè)鎖存的數(shù)據(jù)。讀控制電路80，包括讀選擇信號(hào)生成電路81以 及多個(gè)選擇電路84和86。在一個(gè)示例實(shí)施例中，讀選擇信號(hào)生成電路81 響應(yīng)于所述至少一個(gè)讀控制信號(hào)R_CTRL產(chǎn)生讀選擇信號(hào)R—SEL。讀選擇 信號(hào)生成電路81擔(dān)當(dāng)用于選擇在其中存儲(chǔ)要讀取的數(shù)據(jù)的觸發(fā)器的指針。
選擇電路84響應(yīng)于讀選擇信號(hào)R—SEL將存儲(chǔ)在第一觸發(fā)器61、 63、'65、 和67其中一個(gè)中的數(shù)據(jù)作為輸出數(shù)據(jù)OUTO[O]輸出。同樣選擇電路86響應(yīng) 于讀選擇信號(hào)R—SEL將存儲(chǔ)在第二觸發(fā)器62、 64、 66、和68其中一個(gè)中的 數(shù)據(jù)作為輸出數(shù)據(jù)OUTE
輸出。
讀控制電路80，可以可選地包括單個(gè)的選擇電路而不是多個(gè)選擇電路84 和86。其中，該單個(gè)的選擇電路可以響應(yīng)于讀選擇信號(hào)P^SEL選擇性地輸 出存儲(chǔ)在多個(gè)觸發(fā)器61至68其中一個(gè)中的數(shù)據(jù)。
以與FIFO器件120-1類似的方式，F(xiàn)IFO器件120-2使用所述FIFO方 法對(duì)分別從觸發(fā)器20-2和110-2輸出的數(shù)據(jù)(例如，DOO[l]和DOE[l])進(jìn) 行處理。同樣，F(xiàn)IFO器件120-3使用所述FIFO方法對(duì)分別從觸發(fā)器20-3 和110-3輸出的數(shù)據(jù)(例如，DOO[2]和DOE[2])進(jìn)行處理。FIFO器件120-n 同樣地使用所述FIFO方法對(duì)分別從觸發(fā)器20-n和110-n輸出的數(shù)據(jù)(例如， DOO[n-l]和DOE[n-l])進(jìn)行處理。描述中，為簡(jiǎn)潔起見(jiàn)使用代表自然數(shù)的 "m，，和"n"。
如上所述，根據(jù)本發(fā)明，可以減少數(shù)據(jù)偏移。從而，增加了所述器件的 有效數(shù)據(jù)窗口的長(zhǎng)度。有了長(zhǎng)度增加的有效數(shù)據(jù)窗口 ，所述數(shù)據(jù)處理裝置的 可靠性同樣增加。此外，根據(jù)本發(fā)明的采用FIFO器件的數(shù)據(jù)處理裝置中需 要偏移控制的點(diǎn)的數(shù)量與不采用所述FIFO器件的數(shù)據(jù)處理裝置中的相同， 因而，本發(fā)明的實(shí)施例的優(yōu)勢(shì)在于，當(dāng)設(shè)計(jì)分別包括具有不同深度的FIFO 器件的數(shù)據(jù)處理裝置時(shí)，不需要調(diào)整偏移。結(jié)果，數(shù)據(jù)處理裝置的設(shè)計(jì)可以 相對(duì)簡(jiǎn)單。
技術(shù)人員應(yīng)當(dāng)理解，在不背離由所附權(quán)利要求書(shū)定義的本發(fā)明的精神和范圍 的前提下，可以在其中從形式和細(xì)節(jié)上作出各種改變。 對(duì)相關(guān)申請(qǐng)的交叉引用
本申請(qǐng)要求于2006年6月27日提交到韓國(guó)知識(shí)產(chǎn)權(quán)局的韓國(guó)專利申請(qǐng) No. 10-2006-0057893的優(yōu)先權(quán)，其公開(kāi)的全部通過(guò)參照而被合并于此。
權(quán)利要求
1.一種數(shù)據(jù)處理裝置，包括第一采樣電路，響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿，對(duì)輸入數(shù)據(jù)的邏輯狀態(tài)進(jìn)行采樣并保持采樣結(jié)果；延遲電路，以預(yù)定延遲時(shí)間延遲所述第一時(shí)鐘信號(hào)，并輸出第二時(shí)鐘信號(hào)；以及先進(jìn)先出FIFO器件，響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào)的第一邊沿，使用FIFO方法對(duì)從所述第一采樣電路輸出的所述采樣結(jié)果進(jìn)行處理。
2. 如權(quán)利要求1所述的數(shù)據(jù)處理裝置，進(jìn)一步包括第二采樣電路，其 響應(yīng)于所述第一時(shí)鐘信號(hào)的第二邊沿，對(duì)輸入數(shù)據(jù)的邏輯狀態(tài)進(jìn)行采樣并保 持采樣結(jié)果，其中，所述FIFO器件響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào) 的第二邊沿，使用所述FIFO方法對(duì)從所述第二采樣電路輸出的所述采樣結(jié) 果進(jìn)行處理。
3. 如權(quán)利要求1所述的數(shù)據(jù)處理裝置，進(jìn)一步包括移相器，其接收數(shù) 據(jù)選通信號(hào)并生成相位與所述數(shù)據(jù)選通信號(hào)的相位相對(duì)移動(dòng)90度的所述第 一時(shí)鐘信號(hào)。
4. 如權(quán)利要求1所述的數(shù)據(jù)處理裝置，其中，所述第一采樣電路包括 觸發(fā)器。
5. 如權(quán)利要求2所述的數(shù)據(jù)處理裝置，其中，所述第一采樣電路和所 述第二采樣電路每一個(gè)均包括觸發(fā)器。
6. 如權(quán)利要求1所述的數(shù)據(jù)處理裝置，其中，所述FIFO器件包括 多個(gè)第一邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)響應(yīng)于所述第二時(shí)鐘信號(hào)的第一邊沿，鎖存通過(guò)輸入端輸入的數(shù)據(jù)；寫(xiě)控制電路，響應(yīng)于至少一個(gè)寫(xiě)控制信號(hào)，將所述輸入數(shù)據(jù)發(fā)送到相應(yīng) 的一個(gè)第一邊沿-觸發(fā)觸發(fā)器的輸入端；以及讀控制電路，響應(yīng)于至少一個(gè)讀控制信號(hào)，將由相應(yīng)的一個(gè)第一邊沿-觸發(fā)觸發(fā)器鎖存的數(shù)據(jù)作為輸出數(shù)據(jù)輸出。
7. 如權(quán)利要求6所述的數(shù)據(jù)處理裝置，其中，所述寫(xiě)控制電路包括 寫(xiě)選擇信號(hào)生成電路，響應(yīng)于所述至少一個(gè)寫(xiě)控制信號(hào)，輸出多個(gè)寫(xiě)選 擇信號(hào)；以及多個(gè)選擇電路，其中每一個(gè)包括接收所述輸入數(shù)據(jù)的第一端、接收從所 述第一邊沿-觸發(fā)觸發(fā)器中的相應(yīng)的觸發(fā)器輸出的數(shù)據(jù)的第二端、以及響應(yīng) 于所述多個(gè)寫(xiě)選擇信號(hào)中的相應(yīng)的選擇信號(hào)將輸入到所述第 一 端的輸入數(shù) 據(jù)和輸入到所述第二端的數(shù)據(jù)其中之一輸出到相應(yīng)的 一個(gè)第 一邊沿-觸發(fā)觸 發(fā)器的輸入端的輸出端。
8. 如權(quán)利要求6所述的數(shù)據(jù)處理裝置，其中，所述讀控制電路包括讀選擇信號(hào)生成電路，響應(yīng)于所述至少一個(gè)讀控制信號(hào)，輸出多個(gè)讀選擇信號(hào)；以及選擇電路，響應(yīng)于所述多個(gè)讀選擇信號(hào)，輸出由相應(yīng)的一個(gè)第一邊沿-觸發(fā)觸發(fā)器鎖存的數(shù)據(jù)。
9. 如權(quán)利要求2所述的數(shù)據(jù)處理裝置，其中，所述FIFO器件包括 多個(gè)第一邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)響應(yīng)于所述第二時(shí)鐘信號(hào)的第一邊沿，鎖存通過(guò)輸入端輸入的數(shù)據(jù)；多個(gè)第二邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)響應(yīng)于所述第二時(shí)鐘信號(hào)的第 二邊沿，鎖存通過(guò)輸入端輸入的凄t據(jù)；寫(xiě)控制電路，響應(yīng)于至少一個(gè)寫(xiě)控制信號(hào)，將由所述第一采樣電路鎖存 的輸入數(shù)據(jù)發(fā)送到至少一個(gè)第一邊沿-觸發(fā)觸發(fā)器的輸入端，并將由所述第 二采樣電路鎖存的輸入數(shù)據(jù)發(fā)送到至少一個(gè)第二邊沿-觸發(fā)觸發(fā)器的輸入 端；以及讀控制電路，響應(yīng)于至少一個(gè)讀控制信號(hào)，輸出由一個(gè)第一邊沿-觸發(fā) 觸發(fā)器鎖存的數(shù)據(jù)、或者由一個(gè)第二邊沿-觸發(fā)觸發(fā)器鎖存的數(shù)據(jù)。
10. 如權(quán)利要求2所述的數(shù)據(jù)處理裝置，其中，所述數(shù)據(jù)處理裝置包括 控制以雙倍數(shù)據(jù)速率處理數(shù)據(jù)的器件的控制器。
11. 一種數(shù)據(jù)處理裝置，包括多個(gè)第一觸發(fā)器，其中每一個(gè)響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿，鎖存通 過(guò)輸入端輸入的輸入數(shù)據(jù)；延遲電路，接收所述第一時(shí)鐘信號(hào)，并以預(yù)定延遲時(shí)間延遲所接收的第 一時(shí)鐘信號(hào)以輸出第二時(shí)鐘信號(hào)；以及先進(jìn)先出FIFO器件，響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào) 的第一邊沿，使用FIFO方法對(duì)從所述多個(gè)第一觸發(fā)器輸出的數(shù)據(jù)進(jìn)行處理。
12. 如權(quán)利要求11所述的數(shù)據(jù)處理裝置，進(jìn)一步包括多個(gè)第二觸發(fā)器， 其輸入端分別連接到所述第一觸發(fā)器的輸入端，所述第二觸發(fā)器中的每一個(gè) 響應(yīng)于所述第一時(shí)鐘信號(hào)的第二邊沿，鎖存通過(guò)輸入端輸入的輸入數(shù)據(jù)，其中，所述FIFO器件響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào) 的第二邊沿，使用所述FIFO方法對(duì)從所述第二觸發(fā)器輸出的數(shù)據(jù)進(jìn)行處理。
13. 如權(quán)利要求12所述的數(shù)據(jù)處理裝置，其中，所述第一邊沿是上升 沿和下降沿中的一個(gè)，而所述第二邊沿是上升沿和下降沿中的另一個(gè)。
14. 一種翁:據(jù)處理裝置，包括第一觸發(fā)器，響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿，鎖存第n輸入數(shù)據(jù)的邏 輯狀態(tài)，其中n是自然數(shù)；第二觸發(fā)器，響應(yīng)于所述第一時(shí)鐘信號(hào)的第二邊沿，鎖存第n+l輸入數(shù) 據(jù)的邏輯狀態(tài)；延遲電路，接收所述第一時(shí)鐘信號(hào)，并以預(yù)定延遲時(shí)間延遲所接收的第 一時(shí)鐘信號(hào)以輸出第二時(shí)鐘信號(hào)；以及先進(jìn)先出FIFO器件，響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào) 的第一邊沿，使用FIFO方法對(duì)由所述第一觸發(fā)器鎖存的數(shù)據(jù)進(jìn)行處理，并 響應(yīng)于所述第二時(shí)鐘信號(hào)的第二邊沿，使用所述FIFO方法對(duì)由所述第二觸 發(fā)器鎖存的數(shù)據(jù)進(jìn)行處理。
15. 如權(quán)利要求14所述的數(shù)據(jù)處理裝置，其中，所述FIFO器件包括 多個(gè)第一邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)響應(yīng)于所述第二時(shí)鐘信號(hào)的第一邊沿，鎖存通過(guò)輸入端輸入的數(shù)據(jù)；多個(gè)第二邊沿-觸發(fā)觸發(fā)器，其中每一個(gè)響應(yīng)于所述第二時(shí)鐘信號(hào)的第 二邊沿，鎖存通過(guò)輸入端輸入的數(shù)據(jù)；寫(xiě)控制電路，響應(yīng)于至少一個(gè)寫(xiě)控制信號(hào)，將由所述第一觸發(fā)器鎖存的 所述第n輸入數(shù)據(jù)發(fā)送到至少一個(gè)第一邊沿-觸發(fā)觸發(fā)器的輸入端，并將由 所述第二觸發(fā)器鎖存的所述第n+l輸入數(shù)據(jù)發(fā)送到至少一個(gè)第二邊沿-觸發(fā) 觸發(fā)器的輸入端；以及讀控制電路，響應(yīng)于至少一個(gè)讀控制信號(hào)，輸出由其中一個(gè)第一邊沿-觸發(fā)觸發(fā)器鎖存的數(shù)據(jù)、或者由其中一個(gè)第二邊沿-觸發(fā)觸發(fā)器鎖存的數(shù)據(jù)。
16. 如權(quán)利要求14所述的數(shù)據(jù)處理裝置，進(jìn)一步包括移相器，其接收 數(shù)據(jù)選通信號(hào)并生成相位與所述數(shù)據(jù)選通信號(hào)的相位相對(duì)移動(dòng)90度的所述 第一時(shí)鐘信號(hào)。
17. —種使用先進(jìn)先出FIFO器件的數(shù)據(jù)處理方法，該方法包括. 使用第 一觸發(fā)器響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿，鎖存輸入數(shù)據(jù)的邏輯 狀態(tài)；通過(guò)使用延遲電路以預(yù)定延遲時(shí)間延遲所述第一時(shí)鐘信號(hào)來(lái)生成第二 時(shí)鐘信號(hào)；以及響應(yīng)于所述第二時(shí)鐘信號(hào)的第一邊沿接收使用所述第一觸發(fā)器鎖存的
18.如權(quán)利要求17所述的數(shù)據(jù)處理方法，進(jìn)一步包括 使用第二觸發(fā)器響應(yīng)于所述第 一時(shí)鐘信號(hào)的第二邊沿鎖存所述輸入數(shù) 據(jù)；以及響應(yīng)于所述第二時(shí)鐘信號(hào)的第二邊沿接收使用所述第二觸發(fā)器鎖存的 數(shù)據(jù)并使用所述FIFO器件利用所述FIFO方法對(duì)所述數(shù)據(jù)進(jìn)行處理。
全文摘要
在一種使用先進(jìn)先出(FIFO)的數(shù)據(jù)處理裝置和方法中，所述數(shù)據(jù)處理裝置包括第一采樣電路、延遲電路、以及FIFO器件。所述第一采樣電路響應(yīng)于第一時(shí)鐘信號(hào)的第一邊沿對(duì)輸入數(shù)據(jù)的邏輯狀態(tài)進(jìn)行采樣并保持所述采樣結(jié)果。所述延遲電路接收而且以預(yù)定延遲時(shí)間延遲所述第一時(shí)鐘信號(hào)，并輸出第二時(shí)鐘信號(hào)。所述FIFO器件響應(yīng)于從所述延遲電路輸出的所述第二時(shí)鐘信號(hào)的第一邊沿使用FIFO方法對(duì)從所述第一采樣電路輸出的所述采樣結(jié)果進(jìn)行處理。
文檔編號(hào)G06F5/06GK101097508SQ200710108120
公開(kāi)日2008年1月2日 申請(qǐng)日期2007年5月30日 優(yōu)先權(quán)日2006年6月27日
發(fā)明者蔡官燁 申請(qǐng)人:三星電子株式會(huì)社