專利名稱：小型可擴充式多處理器系統(tǒng)之同步時序架構的制作方法
技術領域：
本發(fā)明系有關于一種計算系統(tǒng)之時序架構，尤指一種用于一小型可擴充式 多處理器系統(tǒng)之同步時序架構，以實現(xiàn)穿越不同開機領域的對稱多處理。
背景技術：
一般而言，每一獨立的計算系統(tǒng)具有一專用時序架構。對一具有復數(shù)個主 板之刀鋒式或叢集式系統(tǒng)而言，每一主板系皆以一獨立的計算系統(tǒng)運作并具有 自己的系統(tǒng)時序。通常一獨立計算系統(tǒng)可考慮作為一開機領域，因為它包含用 以初始化或啟動系統(tǒng)之特定專用的硬件/軟件/韌體。若一可開機領域包含多處理器執(zhí)行對稱多處理(SMP)，開機領域為一獨立的對稱多處理領域。圖1表示一小型可擴充式系統(tǒng)的典型實施例，其具有二獨立對稱多處理領 域A、 B如同二獨立計算系統(tǒng)運作。二領域A、 B系相同而無內連接在二處理 器群組CPUA0、 Al、 A2、 A3及CPUB0、 Bl、 B2、 B3之間。基本上，時序源 A6、 B6系時序產生器，每一個輸出一基礎時序給鎖相回路(phase-lockedloop， PLL)A5/B5。 PLLA5、 B5將依據(jù)基礎時序產生N倍(復數(shù)倍)快速時序。每一時 序緩沖器A4、 B4系一緩沖器以產生一些重制副本(duplicated copies)用于二處理 器群組CPUA0、 Al、 A2、 A3及CPUB0、 Bl、 B2、 B3。此系統(tǒng)中二對稱多處理領域A、 B系完全獨立而沒有穿越兩領域A、 B的 同步時序，系統(tǒng)結構經設計固定。為達成彈性SMP，系統(tǒng)將需要特定手段以同 步系統(tǒng)時序或分享時序分布。換言之，領域不僅將需要本身時序以分別開機， 而且需要一同步時序以整體開機，此為先前技術所未提供。發(fā)明內容有鑒于此，本發(fā)明提供一種小型可擴充式多處理器系統(tǒng)之同步時序架構， 在不同的對稱多處理領域上達成SMP的彈性架構。在本發(fā)明之一具體實施例，時序架構應用于多處理系統(tǒng)主要包含時序源、 SPLL、時序緩沖器，位于每一多處理器系統(tǒng)之對稱多處理領域上。時序源產生 一基礎時序并且傳送至每一對稱多處理領域。SPLL由每一對稱多處理領域接收 基礎時序，并且根據(jù)一選擇訊號選擇一基礎時序，最后產生復數(shù)倍快速時序。 時序緩沖器提供復數(shù)倍快速時序之重制副本至位于同一對稱多處理領域之復數(shù) 個處理器。 一或多個基礎時序在同一對稱多處理領域經由本身時序路徑傳送至 SPLL，如同在另一對稱多處理領域透過分布時序路徑傳送至另一SPLL。為了提 供相似電氣特性及平衡偏斜(skew)或傳遞延遲(propagation delay),本身時序路徑及分布時序路徑具有相等長度。在本發(fā)明之一具體實施例，每一本身時序路徑及分布時序路徑包含起始段位于SMP起始領域、內連接段位于內連接板上，及末段位于終點的SMP領域。 來自同一時序源之本身時序路徑及分布時序路徑在起始段、內連接段及末段可 具有相等長度。在特定情形，多處理器系統(tǒng)中所有本身時序路徑及分布時序路 徑在起始段、內連接段及末段具有相等長度。在本發(fā)明之一具體實施例，選擇信號由位于每一對稱多處理領域或內連接 板上之膠合邏輯(glue logic)所產生。膠合邏輯根據(jù)定義多處理器系統(tǒng)之SMP 組態(tài)的組態(tài)信號而產生選擇信號。內連接板可經由二或多個相同的連接頭而連 接二或多個對稱多處理領域。每一分布時序路徑及本身時序路徑通過二個連接 器或同一連接器兩次。在本發(fā)明之一具體實施例，時序架構更包含多工器位于一或多個對稱多處 理領域上以傳送基礎時序通過分布時序路徑及本身時序路徑。本發(fā)明更進一步之應用范圍將變的明顯的從以下詳細之描述。然而，當舉 出本發(fā)明較佳之具體實施例時，藉由圖解之方式詳細描述及具體例子應容易被 了解，在技藝中從這詳細之發(fā)明各種修飾與變更在本發(fā)明之本意及范圍內將變 成顯而易知的技術。


圖1系習知多處理器系統(tǒng)之示意方塊圖，顯示在二個不同開機領域的二獨立時 序架構。圖2系根據(jù)本發(fā)明之一實施例的多處理器系統(tǒng)之示意方塊圖。 圖3系圖2之時序路徑的示意圖。圖4系根據(jù)本發(fā)明另一實施例的多處理器系統(tǒng)之示意方塊圖。 圖5系圖4之時序路徑之示意圖。
具體實施方式
請參考圖2，多處理器系統(tǒng)100主要包含二 SMP(對稱多處理)領域110、 120 及內連接板130。對稱多處理領域110/120主要包含四個處理器CPU111/CPU121執(zhí)行獨立之 對稱多處理，時序架構(未標示)及其它必要的電子組件(已省略)。每一對稱多處 理領域110， 120包含開機影像(圖中未示)嵌埋在記憶裝置(圖中未示)上用以執(zhí)行 BIOS(基本輸入/輸出系統(tǒng))。本發(fā)明之對稱多處理領域的實施方式是在CPU板或 主板實行。內連接板130經由兩個相同的連接器140而連接第一及第二SMP板110、 120，因此提供在二處理器群CPU111及CPU121之間的通訊。實際上內連接板可為透過連接器的插入板、背板、中板、中心板或其它內連接板。時序架構包含二時序緩沖器112、 122、 二SPLL(選擇鎖相回路)113、 123、 二膠合邏輯114、 124、 二時序源115、 125，第一對第一路徑116及第二對第二 路徑126分別位于第一或第二對稱多處理領域110、 120上。時序架構也包含第 一對第二分布時序路徑117及第二對第一分布時序路徑127通過在第一及第二 SMP板llO、 120之間的內連接板130。時序源112、 122系基礎時序產生器分別位在每一第一及第二對稱多處理領 域IIO、 120。每一時序源112、 122產生基礎時序Cl/C2并傳送至每一第一及第 二對稱多處理領域110、 120。經由第一對第一木身時序路徑116及第二對第二 本身時序路徑126，基礎時序C1、 C2分別被傳送至本身的對稱多處理領域110、 120。沿著一對二之分布時序路徑117，基礎時序C1由第一對稱多處理領域110 被傳送至第二對稱多處理領域120透過內連接板130。同樣地，沿第二對第一分 布時序路徑127，基礎時序C2從第二對稱多處理領域120被傳送至第一對稱多 處理領域110透過內連接板130。即每一基礎時序C1、 C2被傳送至整個每一對稱多處理領域110、 120,包 含本身的對稱多處理領域及其它對稱多處理領域來共享時序分布。SPLL113、 123也被稱為"選擇PLL(鎖相回路)"，分別位在第一及第二對稱 多處理領域110、 120。每一SPLL113、 123接收全部基礎時序C1、 C2從每一 對稱多處理領域，且從每一膠合邏輯114、 124選擇基礎時序C1、 C2根據(jù)選擇 信號。選擇基礎時序C1或C2將被使用于產生N倍(復數(shù)倍)快速時序。膠合邏輯114、 124是依據(jù)整個SMP組態(tài)而控制SPLL113、 123之時序選 擇的邏輯。每一膠合邏輯114、124根據(jù)組態(tài)信號Sc傳送選擇信號至安全的SPLL 113/123 (在同一對稱多處理領域)。在支持彈性SMP組態(tài)的系統(tǒng)，組態(tài)信號Sc 為定義SMP組態(tài)所必需。一硬接線訊號由DIP(雙同軸封包)(dual in-line package)-開關或拉上/下電阻(pull-up/down)所定義，或架構碼由系統(tǒng)管理韌體/軟件所定 義，可用于產生組態(tài)信號Sc。在特定例子，可整合而提供膠合邏輯114、 124的 相同功能。除此之外，膠合邏輯可位在對稱多處理領域、內連接板或其它開關 板(switchboard)其中之一上。在特定情形，相同的膠合邏輯亦可用于控制整個開 機領域。請參考下列對于SMP組態(tài)之系統(tǒng)改變有詳細說明的專利數(shù)據(jù)美國臨 時專利申請?zhí)?0/822,397于2006年8月21日申請，及非臨時申請?zhí)?1/539,5% 于2006年8月6日申請，名稱為"具彈性SMP組態(tài)之系統(tǒng)及其方法"。時序緩沖器112、 122分別位在每一對稱多處理領域，提供N倍(復數(shù)倍)快 速時序的重制副本至自我處理器(位在相同的對稱多處理領域上)CPU111或 CPU121?；仞伩捎蓵r序緩沖器112、 122傳送至SPLL 113、 123。在同一對稱多 處理領域的SPLL及時序緩沖器可結合成為一組件，端視實際組件的選擇而定。對于本發(fā)明之每一對稱多處理領域，每一對稱多處理領域具有專用的次時序架構。如圖2，代表時序緩沖器112、 SPLL113、膠合邏輯114、時序源115 及第一對第一本身時序路徑116系用于第一對稱多處理領域110;另一方面，時 序緩沖器122、 SPLL123、膠合邏輯124、時序源125及第二對第二分布時序路 徑127系用于第二對稱多處理領域120。當二個對稱多處理領域110、 120獨立 開機(boots up)及運轉(operate)，每一專用的次時序架構將適用于所屬的對稱多處 理領域。如果二個對稱多處理領域IIO、 120需開機及運轉如同一整合的 (integmted)SMP系統(tǒng)，第一對第二之分布時序路徑117及第二對第二分布時序路 徑127將由時序源115、 125提供二選擇。多處理器系統(tǒng)可使用組態(tài)信號Sc來 控制膠合邏輯114、 124及傳送相對應的選擇信號，使得二SPLL113、 123選擇 基礎時序Cl作為第一及第二對稱多處理領域llO、 120的單一致動時序(active dock)。若基礎時序C1失效，基礎時序C2成為備用時序。第一對第一及第一對第二本身時序路徑116、 117，第二對第二及第二對第 一分布時序路徑126、 127基本上是電路接線(electricaltraces)。允許在二對稱多 處理領域之間平衡偏斜或傳遞延遲，致動時序必須被傳送通過具有相似電氣特 性的時序路徑，包含相同的連接器。請參閱圖3及圖2，第一對第一及第一對第二本身時序路徑116、 117，第 二對第二及第二對第一分布時序路徑126、 127每一個可分成三段起始段、內 連接段及末段。每一基礎時序基本上通過三段及二連接器(或同 一連接器兩次) 從起始段、(第一次)連接器、內連接段、(第二次)連接器及末段到達SPLL。起 始段系位在起始對稱多處理領域之接線段(trace segment),連接時序源及連接 器；內連接段系位在內連接板之接線段連接二連接器；末段系位在對稱多處理 領域末端之接線段。若基礎時序Cl被選定，第一對第一本身時序路徑116及第一對第二路徑 117在每一起始段、內連接段及末段需具有相等長度，以提供相似電氣特性并平 衡偏斜或傳遞延遲。若基礎時序C2未被使用為備用時序，第二對第一時序路徑 127實際上并不需要。相反的，第二對第二本身時序路徑126及第二對第一時序 路徑127在每一起始段、內連接段及末段也可具有相等長度，以提供相似的電 氣特性并平衡偏斜或傳遞延遲。當然最佳組態(tài)之一是第一對第一、第一對第二、 第二對第二及第二對第一之時序路徑116、 117、 126、 127在每一起始段、內連 接段及末段具有相等的長度，如圖2所示。本發(fā)明圖式的每一時序路徑之布局 (包含長度、位置、路徑形狀)均僅用于清楚解釋，實際上可能不符合長度相 等之需求。在以上所提供之條件下，來自相同時序源的時序路徑將具有最小的處理變 動量。選擇具有相同電氣特性可先測試連接器。采用此新的時序架構，不需要 許多電氣特性數(shù)據(jù)，即可輕易設計而管理時序偏斜及傳遞延遲。因此穿越不同的領域的較大SMP組態(tài)亦可達成。本發(fā)明也提供彈性的內連接板設計包含連接 器選擇，因為傳遞延遲及偏斜數(shù)量系獨立于可開機的對稱多處理領域或CPU板 而設計。請參閱圖4及圖5。本實施例之多處理器系統(tǒng)包含四個可開機的對稱多處理 領域210、 220、 230、 240均連接至內連接板250。多工器MUX被使用在每一 對稱多處理領域210、 220、 230、 240經由本身時序路徑及三分布時序路徑而傳 送本身基礎時序(從同一對稱多處理領域的時序源)。如同在第2及圖3之前一實 施例，從多工器MUX本身時序路徑將具有三段如同其它三分布時序路徑。假如 在整個系統(tǒng)內十六條時序路徑包含四條本身時序路徑及十二條分布時序路徑在 起始段、內連接段及末段均具有相等的長度，則表示有四個基礎時序可被選作 主系統(tǒng)時序及三個備用時序。另一方面，假使不是每一時序必須被分享，僅有 來自相同時序源之時序路徑群組被分享時需具有相等長度的特征。簡而言之，本發(fā)明系揭露一種時序架構應用于具有二或多個獨立SMP(對稱 多處理)領域及內連接板，用以連接任意二對稱多處理領域之多處理器系統(tǒng)。時 序架構主要包含時序源、SPLL、時序緩沖器位于每一對稱多處理領域上。時序 源產生基礎時序并傳送至每一對稱多處理領域。SPLL從每一對稱多處理領域接 收基礎時序，且根據(jù)選擇訊號選擇一基礎時序，并最后產生N倍(復數(shù)倍)快速時 序。時序緩沖器提供N倍(復數(shù)倍)快速時序之重制副本至復數(shù)個位于同一對稱多 處理領域之復數(shù)處理器。 一或多個基礎時序在相同的對稱多處理領域經由本身 時序路徑傳送至SPLL，如同在另一對稱多處理領域透過分布時序路徑傳送至另 一SPLL。為了提供相似的電氣特性及平衡偏斜或傳遞延遲，本身時序路徑及分 布時序路徑具有相等的長度。 一最佳之方式系起始段、內連接段及末段具有相 等長度。
權利要求
1. 一種多處理器系統(tǒng)之時序架構，該多處理器系統(tǒng)具有至少二個獨立的對稱多處理領域及一內連接板，用以連接任意二個該對稱多處理領域，其特征在于該時序架構包含位于每一對稱多處理領域上之一時序源，產生一基礎時序并且傳送至每一該對稱多處理領域；位于每一該對稱多處理領域上之一選擇鎖相回路，由至少一該對稱多處理領域接收至少一基礎時序，并且根據(jù)一選擇信號選擇一基礎時序而產生一復數(shù)倍快速時序；位于每一該對稱多處理領域上之一時序緩沖器，提供該復數(shù)倍快速時序的重制副本給位于相同該對稱多處理領域的復數(shù)個處理器；以及在相同的該對稱多處理領域上之一本身時序路徑，將該基礎時序傳送至該選擇鎖相回路；其中，至少一個該基礎時序系經由一分布時序路徑被傳送至在位于其它該對稱多處理領域上之其它該選擇鎖相回路，該分布時序路徑與該本身時序路徑具有相等的長度。
2. 如權利要求1之時序架構，其特征在于每一該本身時序路徑與每一該分. 布時序路徑包含位于起始的該對稱多處理領域上之一起始段、位于該內連接板 上之一內連接段，以及位于終點的該對稱多處理領域上之一末段。
3. 如權利要求2之時序架構，其特征在于來自同一該時序源之該本身時序 路徑與該分布時序路徑包含等長度之該起始段、該內連接段及該末段。
4. 如權利要求2之時序架構，其特征在于多處理器系統(tǒng)之全部該本身時序路徑及該分布時序路徑包含等長度之該起始段、該內連接段及該末段。
5. 如權利要求1之時序架構，其特征在于該選擇信號由一膠合邏輯產生。
6. 如權利要求5之時序架構，其特征在于該膠合邏輯位于每一該對稱多處 理領域或該內連接板上。
7. 如權利要求5之時序架構，其特征在于該膠合邏輯根據(jù)定義該多處理器 系統(tǒng)的對稱多處理組態(tài)之一組態(tài)信號而產生該選擇信號。
8. 如權利要求1之時序架構，其特征在于該內連接板藉由至少二相同的連 接器與至少二該對稱多處理領域相互連接，每一該分布時序路徑及每一該本身 時序路徑通過該二連接器，或通過同一該連接器兩次。
9. 如權利要求1之時序架構，其特征在于更包含位于至少一該對稱多處理 領域上之一多工器，以經由該分布時序路徑及該本身時序路徑傳送該基礎時序。
10. —多處理器系統(tǒng)，其特征在于包含 至少二獨立的對稱多處理領域；一內連接板，用以連接任意二個該對稱多處理領域；及 一時序架構，供時序同步化該對稱多處理領域，包含位于每一該對稱多處理領域上之一時序源，產生一基礎時序并且傳送 至每一該對稱多處理領域；位于每一該對稱多處理領域上之一選擇鎖相回路，由至少一該對稱多 處理領域接收至少一基礎時序，并且根據(jù)一選擇信號選擇一基礎時序而產生一 復數(shù)倍快速時序；及一時序緩沖器，位于每一該對稱多處理領域上，提供該復數(shù)倍快速時 序的重制副本給位于相同該對稱多處理領域的復數(shù)個處理器；及位在相同的該對稱多處理領域上之一本身時序路徑，將該基礎時序傳 送至該選擇鎖相回路；其中，至少一該基礎時序系經由一分布時序路徑被傳送至在其它該對稱多 處理領域之其它該選擇鎖相回路上，該分布時序路徑與該本身時序路徑具有相 等長度。
全文摘要
一種多處理器系統(tǒng)及其時序架構，供以同步化多處理器系統(tǒng)中，復數(shù)個獨立對稱多處理(Symmetric Multi-Processing，SMP)領域的系統(tǒng)時序。每一對稱多處理領域經由一內連接板與二或多個相同連接器而彼此連接。時序架構包含位于每一對稱多處理領域之一時序源(clock source)、一選擇鎖相回路(SelectPhase-Locked Loop，SPLL)及一時序緩沖器(clock buffer)，以提供一專用基礎時序。在同一對稱多處理領域上一本身時序路徑(self-clock path)傳送基礎時序由時序源至SPLL，另一方面一或多個基礎時序經由一分布時序路徑(distribution-clockpath)傳送至另一SPLL。分布時序路徑及本身時序路徑具有相等長度，使基礎時序通過二連接器或通過相同連接器兩次，以實現(xiàn)相似電氣特性并平衡偏斜(skew)或傳遞延遲(propagation delay)。
文檔編號G06F1/04GK101226416SQ20071011165
公開日2008年7月23日 申請日期2007年6月7日 優(yōu)先權日2006年8月15日
發(fā)明者平井智則, 鐘志明 申請人:環(huán)達電腦(上海)有限公司