專利名稱：三維多處理器系統(tǒng)芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種三維多處理器系統(tǒng)芯片，屬于集成電路設(shè)計(jì)制造技術(shù)領(lǐng)域。(二) 背景技術(shù)隨著集成電路工藝水平的進(jìn)步，在深亞微米工藝條件下，單枚芯片上可以集成數(shù)千萬(wàn)個(gè) 門電路。在一枚芯片上集成多個(gè)處理器是當(dāng)今和未來(lái)集成電路的發(fā)展方向。2007年美國(guó)INTEL 公司和AMD公司都宣布生產(chǎn)出來(lái)了四個(gè)處理器的系統(tǒng)芯片。隨著處理器數(shù)量的增多，芯片面 積越來(lái)越大，全局連線越來(lái)越長(zhǎng)，使得在深亞微米半導(dǎo)體工藝中，半導(dǎo)體器件間的連線延遲 和門電路的延遲相比己經(jīng)不可忽略。深亞微米集成電路工藝需要減少連線延遲，復(fù)雜超大規(guī) 模集成電路需要縮小芯片面積，因而需要三維集成電路芯片解決這些問(wèn)題。三維集成電路制 造工藝，目前在世界上還沒有商業(yè)生產(chǎn)能力。多處理器系統(tǒng)芯片的出現(xiàn)，使得數(shù)據(jù)計(jì)算功能已經(jīng)表現(xiàn)的很好，但是處理器間的數(shù)據(jù)通 信成為關(guān)鍵問(wèn)題之一。國(guó)際上許多大型集成電路設(shè)計(jì)制造廠商，對(duì)片上多個(gè)處理器間的數(shù)據(jù) 傳輸普遍采用片上總線結(jié)構(gòu)。然而，國(guó)際上集成電路研究機(jī)構(gòu)，高等學(xué)校對(duì)片上多個(gè)處理器 間的數(shù)據(jù)傳輸?shù)难芯勘砻鳎捎肐NTERNET網(wǎng)絡(luò)結(jié)構(gòu)進(jìn)行數(shù)據(jù)傳輸，在片上處理器數(shù)量較多 時(shí)，網(wǎng)絡(luò)結(jié)構(gòu)比總線結(jié)構(gòu)性能優(yōu)越。片上總線結(jié)構(gòu)的數(shù)據(jù)傳輸方法，是把計(jì)算機(jī)系統(tǒng)組織的方法應(yīng)用于集成電路芯片設(shè)計(jì)； 片上總線結(jié)構(gòu)的缺點(diǎn)是當(dāng)片上處理器數(shù)量增多時(shí)，對(duì)總線資源的競(jìng)爭(zhēng)加劇，形成數(shù)據(jù)擁塞。 另外，較長(zhǎng)的互連線時(shí)間延遲，造成了電路功能紊亂。因特網(wǎng)絡(luò)結(jié)構(gòu)的數(shù)據(jù)傳輸方法，模仿INTERNET的工作方式，在多個(gè)處理器間進(jìn)行數(shù)據(jù) 傳輸。因特網(wǎng)絡(luò)結(jié)構(gòu)的缺點(diǎn)是網(wǎng)絡(luò)協(xié)議比較復(fù)雜，增加了芯片面積的消耗，成本上升；同 時(shí)串行數(shù)據(jù)傳輸方式不能充分發(fā)揮系統(tǒng)芯片的功能優(yōu)勢(shì)。因此，需用一種新的結(jié)構(gòu)組織、新的通訊方法以適應(yīng)多處理器系統(tǒng)芯片數(shù)據(jù)通訊的需要。(三) 發(fā)明內(nèi)容為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種三維多處理器系統(tǒng)芯片。一種三維多處理器系統(tǒng)芯片，其特征在于它是由多個(gè)超大規(guī)模集成電路芯片晶圓堆疊而 成，超大規(guī)模集成電路芯片晶圓上集成了多個(gè)處理器和多個(gè)三維片上網(wǎng)絡(luò)路由器，處理器和 三維片上網(wǎng)絡(luò)路由器的數(shù)量比是4: 1，處理器之間通過(guò)三維片上網(wǎng)絡(luò)路由器相連，每層超大 規(guī)模集成電路芯片晶圓之間的三維片上網(wǎng)絡(luò)路由器由垂直方向的數(shù)據(jù)通道相連，通過(guò)三維片 上網(wǎng)絡(luò)路由器進(jìn)行晶圓層間的并行、雙向數(shù)據(jù)傳輸。所述的三維片上網(wǎng)絡(luò)路由器是由先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIFO),同步矩陣開關(guān) 陣列，和數(shù)字路由決策模塊及并行網(wǎng)絡(luò)接口匯集而成；并行網(wǎng)絡(luò)接口輸入端口與同步矩陣開 關(guān)陣列相連接；在存儲(chǔ)器一邊的同步矩陣開關(guān)陣列的輸出接口和先進(jìn)先出行波移位緩沖存儲(chǔ) 器(FIFO)輸入接口相連，先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIFO)的輸出接口與另一邊同步 矩陣開關(guān)陣列連接，通過(guò)同步矩陣開關(guān)陣列連接到并行網(wǎng)絡(luò)接口；路由決策模塊包括報(bào)頭寄 存器和狀態(tài)標(biāo)志寄存器，其接口含有命令輸出接口；路由決策模塊中的報(bào)頭寄存器和狀態(tài)標(biāo) 志寄存器通過(guò)報(bào)頭數(shù)據(jù)和狀態(tài)輸入線與FIFO相連；路由決策模塊的命令輸出接口和同步矩 陣開關(guān)的命令接收譯碼模塊相連；利用命令接收譯碼模塊實(shí)現(xiàn)路由決策模塊的控制意圖。所述的先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIFO)是由10條容量4K、數(shù)據(jù)寬度32位的移位
存儲(chǔ)器組成；根據(jù)需要其容量、數(shù)據(jù)寬度是可變的；每?jī)蓧K組合成一個(gè)雙向移位FIFO，其輸 入和輸出接口和同步矩陣開關(guān)陣列相連。所述的兩組同步矩陣開關(guān)陣列由控制命令接收譯碼模塊、雙向數(shù)字開關(guān)陣列組成；作為 數(shù)據(jù)流的導(dǎo)向開關(guān)，外部和全局網(wǎng)絡(luò)、局部網(wǎng)絡(luò)、垂直網(wǎng)絡(luò)相連，內(nèi)部和10條FIF0的輸入 輸出相連；矩陣開關(guān)陣列的規(guī)模為5 X 5，分別在平面八通道和立體兩通道提供數(shù)據(jù)流導(dǎo)向 服務(wù)，并行矩陣開關(guān)受控于路由決策模塊，雙向并行工作。所述的路由決策模塊是由數(shù)據(jù)流報(bào)頭寄存器、狀態(tài)標(biāo)志寄存器、報(bào)頭編碼模塊、決策形 成模塊、數(shù)據(jù)流控制模塊、FIFO輸入控制模塊、FIFO輸出控制模塊組成；路由決策模塊的 輸入接口與FIFO中的報(bào)頭寄存器和狀態(tài)寄存器相連，路由決策模塊的輸出接口和同步矩陣 開關(guān)的命令接收譯碼器相連；根據(jù)數(shù)據(jù)流報(bào)頭寄存器的信息，編譯解碼出數(shù)據(jù)來(lái)自何方，要 去那里；決策形成模塊根據(jù)解碼信息和工作狀態(tài)寄存器的信息作出控制命令和新報(bào)頭編碼信 息。所述的并行網(wǎng)絡(luò)接口是32位寬度的數(shù)據(jù)通道，包括局部網(wǎng)絡(luò)接口、全局網(wǎng)絡(luò)接口和垂 直網(wǎng)絡(luò)接口，局部網(wǎng)絡(luò)接口與臨近的處理器相連，接收來(lái)自臨近處理器的數(shù)據(jù)；全局網(wǎng)絡(luò)接 口與臨近的路由器相連，接收來(lái)自遠(yuǎn)程的數(shù)據(jù)；垂直網(wǎng)絡(luò)接口與不同晶圓層間的路由器相連， 進(jìn)行晶圓層間數(shù)據(jù)傳輸。本發(fā)明所涉及的三維集成電路制造方法，是一種在垂直方向的晶圓堆疊組裝方法，在 現(xiàn)有集成電路制造工藝基礎(chǔ)上，通過(guò)電路結(jié)構(gòu)設(shè)計(jì)和晶圓堆疊組裝方法，實(shí)現(xiàn)三維集成電路 的制造；用三維片上數(shù)字路由器的垂直方向的數(shù)據(jù)通道做物理連線，把晶圓芯片堆疊組裝起 來(lái)，形成三維多處理器系統(tǒng)芯片。本發(fā)明三維多處理器系統(tǒng)芯片所涉及的片上處理器間的數(shù)據(jù)通信方法，不同于總線數(shù)據(jù) 通信方式，不同于現(xiàn)有的網(wǎng)絡(luò)串行數(shù)據(jù)通信方式，它采用了一種三維片上網(wǎng)絡(luò)路由器作為目 前的多處理器間的通信設(shè)備，代替了目前流行的總線結(jié)構(gòu)，是一種并行的、具有數(shù)據(jù)緩沖功 能的、雙向數(shù)據(jù)傳輸?shù)姆椒?。本發(fā)明的意義之一是在現(xiàn)有集成電路制造工藝基礎(chǔ)上，通過(guò)電路結(jié)構(gòu)設(shè)計(jì)和晶圓堆疊 組裝方法，實(shí)現(xiàn)三維集成電路的制造。其次，本發(fā)明提出了一種新的處理器之間的數(shù)據(jù)通訊 設(shè)備， 一種不用片上總線，也能夠并行傳輸數(shù)據(jù)的方法，設(shè)計(jì)了一種不同于傳統(tǒng)的因特網(wǎng)絡(luò) 設(shè)備的三維片上網(wǎng)絡(luò)路由器。本發(fā)明的優(yōu)點(diǎn)是1.數(shù)據(jù)傳輸在局部、全局、立體分別由不同的通道完成，緩解了片 上網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)膿砣?.三維芯片結(jié)構(gòu)縮小了復(fù)雜超大規(guī)模集成電路芯片面積,提高了生 產(chǎn)過(guò)程中的產(chǎn)品良率。3.縮短了互連線長(zhǎng)度，減少了信號(hào)延遲時(shí)間，提高了系統(tǒng)性能。

圖l是三維多處理器系統(tǒng)芯片的結(jié)構(gòu)示意圖，以兩層為例，其中1.處理器，2.局部網(wǎng)絡(luò)接口，3 .垂直網(wǎng)絡(luò)通道，4.全局網(wǎng)絡(luò)通道，5.三維片上網(wǎng)絡(luò)路由器，6.晶圓芯片(A:第1層晶圓，B:第2層晶圓；)兩層之間的數(shù)據(jù)通道由三維片上網(wǎng)絡(luò)路由器提供，同時(shí)兼作晶圓層間物理連接。本示例中，5個(gè)三維片上網(wǎng)絡(luò)路由器的Z方向的數(shù)據(jù)通道，提供了5組物理連線，每組連線的數(shù)目 大于等于數(shù)據(jù)寬度，如果數(shù)據(jù)是32位，可以計(jì)算出層間連線為160條。圖中給出了三維多處理器系統(tǒng)芯片層間數(shù)據(jù)通信通道和晶圓堆疊組裝方法的示意。圖 中還給出了相鄰處理器間的局部通信的數(shù)據(jù)通道2和全局通信的數(shù)據(jù)通道4。這是一個(gè)16處
理器的系統(tǒng)芯片，具有并行雙向數(shù)據(jù)通信方法的三維片上網(wǎng)絡(luò)路由器作為處理器間的數(shù)據(jù)傳 輸設(shè)備，他們構(gòu)成一個(gè)二維多處理器系統(tǒng)芯片，集成在一枚半導(dǎo)體晶圓芯片上。 圖2是三維片上網(wǎng)絡(luò)路由器示意圖，其中7.矩陣開關(guān)模塊 8.數(shù)字路由決策模塊 9.緩沖存儲(chǔ)器模塊10. FIFO輸入/輸出控制線 11.數(shù)據(jù)流信息輸入線12.路由器工作狀態(tài)輸入線13.命令輸出接口 14.狀態(tài)標(biāo)志寄存器 15.決策形成模塊16.報(bào)頭寄存器 17.報(bào)頭編碼模塊 18.控制命令接收譯碼模塊19.并行網(wǎng)絡(luò)接口 20.數(shù)據(jù)傳輸方向示意圖2給出了在平面上4個(gè)方向和垂直方向并行傳輸數(shù)據(jù)的立體路由器。三維、并行、雙 向是片上網(wǎng)絡(luò)路由器的3個(gè)特征。圖中同時(shí)給出了三維片上網(wǎng)絡(luò)路由器的數(shù)據(jù)傳輸方法示意，數(shù)據(jù)流的行波移動(dòng)、報(bào)頭 的解析和路徑重編碼、數(shù)據(jù)流的方向服務(wù)、調(diào)度服務(wù)、安全服務(wù)等都由路由決策模塊控制實(shí) 施。附圖并非成比例的，重點(diǎn)說(shuō)明本發(fā)明的原理和方法。圖中相同的數(shù)字表示相同的電路模 塊。所述的多處理器芯核，不對(duì)某一款處理器做限定。 具體實(shí)施方式
實(shí)施例本發(fā)明實(shí)施例如圖l一2所示，它是由兩個(gè)超大規(guī)模集成電路芯片晶圓6堆疊而成，超 大規(guī)模集成電路芯片晶圓6上集成了 16個(gè)處理器核和5個(gè)三維片上網(wǎng)絡(luò)路由器5，處理器之 間通過(guò)三維片上網(wǎng)絡(luò)路由器5相連，每層晶圓6之間的三維片上網(wǎng)絡(luò)路由器5有由垂直方向 的數(shù)據(jù)通道相連，通過(guò)三維片上網(wǎng)絡(luò)路由器5進(jìn)行晶圓6層間的并行、雙向數(shù)據(jù)傳輸。所述的三維片上網(wǎng)絡(luò)路由器5是由先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIF0)，同步矩陣開 關(guān)陣列，和數(shù)字路由決策模塊8及并行網(wǎng)絡(luò)接口匯集而成；并行網(wǎng)絡(luò)接口輸入端口與同步矩 陣開關(guān)陣列相連接；在存儲(chǔ)器一邊的同步矩陣開關(guān)陣列的輸出接口和先進(jìn)先出行波移位緩沖 存儲(chǔ)器(FIFO)輸入接口相連，先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIFO)的輸出接口與另一邊 同步矩陣開關(guān)陣列連接，通過(guò)同步矩陣開關(guān)陣列連接到并行網(wǎng)絡(luò)接口；路由決策模塊8包括 報(bào)頭寄存器16和狀態(tài)標(biāo)志寄存器14，其接口含有命令輸出接口 13，路由決策模塊8中的報(bào) 頭寄存器16和狀態(tài)標(biāo)志寄存器14通過(guò)報(bào)頭數(shù)據(jù)和狀態(tài)輸入線與FIFO相連，路由決策模塊8 的命令輸出接口 13和同步矩陣開關(guān)的控制命令接收譯碼模塊18相連，利用控制命令接收譯 碼模塊18實(shí)現(xiàn)路由決策模塊8的控制意圖。所述的先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIFO)是由10條容量4K、數(shù)據(jù)寬度32位的移位 存儲(chǔ)器組成，根據(jù)需要其容量、數(shù)據(jù)寬度是可變的；每?jī)蓧K組合成一個(gè)雙向移位FIF0，其輸 入和輸出接口和同步矩陣開關(guān)陣列相連。所述的兩組同步矩陣開關(guān)陣列由控制命令接收譯碼模塊18、雙向數(shù)字開關(guān)陣列組成；作 為數(shù)據(jù)流的導(dǎo)向開關(guān)，外部和全局網(wǎng)絡(luò)、局部網(wǎng)絡(luò)、垂直網(wǎng)絡(luò)相連，內(nèi)部和10條FIF0的輸 入輸出相連；矩陣開關(guān)陣列的規(guī)模為5 X 5，分別在平面八通道和立體兩通道提供數(shù)據(jù)流導(dǎo) 向服務(wù)，并行矩陣開關(guān)受控于路由決策模塊，雙向并行工作。所述的路由決策模塊8是由數(shù)據(jù)流報(bào)頭寄存器16、狀態(tài)標(biāo)志寄存器14、報(bào)頭編碼模塊 17、決策形成模塊15、數(shù)據(jù)流控制模塊、FIF0輸入控制模塊、FIFO輸出控制模塊組成；路 由決策模塊8的輸入接口與FIFO中的報(bào)頭寄存器和狀態(tài)寄存器相連，路由決策模塊8的輸
出接口和同步矩陣開關(guān)的命令譯碼器相連；根據(jù)數(shù)據(jù)流報(bào)頭寄存器16的信息，編譯解碼出 數(shù)據(jù)來(lái)自何方，要去那里；決策形成模塊15根據(jù)解碼信息和狀態(tài)標(biāo)志寄存器14的信息作出 控制命令和新報(bào)頭編碼信息。所述的并行網(wǎng)絡(luò)接口 19是32位寬度的數(shù)據(jù)通道，包括局部網(wǎng)絡(luò)接口2和全局網(wǎng)絡(luò)接口 4，局部網(wǎng)絡(luò)接口 2與臨近的處理器相連，接收來(lái)自臨近處理器的數(shù)據(jù)；全局網(wǎng)絡(luò)接口 4與 臨近的路由器相連，接收來(lái)自遠(yuǎn)程的數(shù)據(jù)。本實(shí)施例的三維集成電路制造方法，是一種在垂直(Z)方向的兩個(gè)晶圓6堆疊組裝方 法，在現(xiàn)有集成電路制造工藝基礎(chǔ)上，通過(guò)電路結(jié)構(gòu)設(shè)計(jì)和晶圓堆疊組裝方法，實(shí)現(xiàn)三維集 成電路的制造；用三維片上數(shù)字路由器5的垂直(Z)方向的數(shù)據(jù)通道做物理連線，把晶圓6 芯片堆疊組裝起來(lái)，形成三維多處理器系統(tǒng)芯片。本發(fā)明三維多處理器系統(tǒng)芯片所涉及的片上處理器間的數(shù)據(jù)通信方法，不同于總線數(shù)據(jù) 通信方式，不同于現(xiàn)有的網(wǎng)絡(luò)串行數(shù)據(jù)通信方式，它采用了一種三維片上網(wǎng)絡(luò)路由器5作為 目前的多處理器間的通信設(shè)備，代替了目前流行的總線結(jié)構(gòu)，是一種并行的、具有數(shù)據(jù)緩沖 功能的、雙向數(shù)據(jù)傳輸?shù)姆椒?。本?shí)施例的處理器1采用開放的軟處理器NI0S，同樣采用MCS51系列軟核或其他開放或 不開放的處理器核都在本發(fā)明的覆蓋范圍之內(nèi)。換句話說(shuō)，本發(fā)明適用于各種款式的處理器， 不因處理器的變更而喪失其專利權(quán)利。本實(shí)施例采用兩層晶圓6堆疊，堆疊層數(shù)不受次實(shí)施例限制；實(shí)施例中每層晶圓6上集 成了16個(gè)處理器核1， 5個(gè)三維片上網(wǎng)絡(luò)路由器5，任何處理器數(shù)量的變化，路由器數(shù)量的 變化，對(duì)稱設(shè)計(jì)或不對(duì)稱設(shè)計(jì)都在本專利的覆蓋范圍內(nèi)。本實(shí)施例的三維片上網(wǎng)絡(luò)路由器5，在二維平面有4個(gè)雙向并行數(shù)據(jù)通道，垂直方向1 個(gè)雙向并行數(shù)據(jù)通道；數(shù)據(jù)寬度32位；任何通道數(shù)量的變更，數(shù)據(jù)寬度的變換，不影響本 發(fā)明的權(quán)利要求。本發(fā)明的實(shí)施例的同步矩陣開關(guān)陣列7，可以在5 X 5規(guī)模內(nèi)進(jìn)行32位數(shù)據(jù)同步切換， 并且是雙向的。矩陣規(guī)模是可擴(kuò)展的，可以組合成超大規(guī)模并行數(shù)字開關(guān)陣列。本發(fā)明實(shí)施例的三維多處理器芯片包括兩層晶圓6、 32個(gè)片上處理器1、 IO個(gè)三維片 上網(wǎng)絡(luò)路由器5，形成5組晶圓層間的Z方向的垂直數(shù)據(jù)通道3。利用晶圓堆疊組裝方法，5 組垂直數(shù)據(jù)通道3作為物理連接，構(gòu)成三維多處理器系統(tǒng)芯片。通過(guò)這個(gè)實(shí)例，給出了一種 三維集成電路的組裝、制造方法。本發(fā)明實(shí)施例給出的三維多處理器芯片，在二維平面上，相近的處理器1利用三維片 上網(wǎng)絡(luò)路由器5的局部網(wǎng)絡(luò)接口 2進(jìn)行數(shù)據(jù)傳輸；相距較遠(yuǎn)的處理器用三維片上網(wǎng)絡(luò)路由器 的全局網(wǎng)絡(luò)接口 4進(jìn)行數(shù)據(jù)遠(yuǎn)程傳輸；不同晶圓層的處理器利用三維片上網(wǎng)絡(luò)路由器的垂直網(wǎng)絡(luò)通道3進(jìn)行數(shù)據(jù)層間傳輸；這是一種片上多個(gè)處理器間的網(wǎng)絡(luò)并行數(shù)據(jù)通信方法。
權(quán)利要求
1. 一種三維多處理器系統(tǒng)芯片，其特征在于它是由多個(gè)超大規(guī)模集成電路芯片晶圓堆疊 而成，超大規(guī)模集成電路芯片晶圓上集成了多個(gè)處理器和多個(gè)三維片上網(wǎng)絡(luò)路由器，處理器 和三維片上網(wǎng)絡(luò)路由器的數(shù)量比是4: 1，處理器之間通過(guò)三維片上網(wǎng)絡(luò)路由器相連，每層超 大規(guī)模集成電路芯片晶圓之間的三維片上網(wǎng)絡(luò)路由器由垂直方向的數(shù)據(jù)通道相連，通過(guò)三維 片上網(wǎng)絡(luò)路由器進(jìn)行晶圓層間的并行、雙向數(shù)據(jù)傳輸。
2. 如權(quán)利要求l所述的三維多處理器系統(tǒng)芯片，其特征在于所述的三維片上網(wǎng)絡(luò)路由器是由先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIF0)，同步矩陣開關(guān)陣列，和數(shù)字路由決策模塊及并行 網(wǎng)絡(luò)接口匯集而成；并行網(wǎng)絡(luò)接口輸入端口與同步矩陣開關(guān)陣列相連接；在存儲(chǔ)器一邊的同 步矩陣開關(guān)陣列的輸出接口和先進(jìn)先出行波移位緩沖存儲(chǔ)器(FIFO)輸入接口相連，先進(jìn)先 出行波移位緩沖存儲(chǔ)器(FIFO)的輸出接口與另一邊同步矩陣開關(guān)陣列連接，通過(guò)同步矩陣 開關(guān)陣列連接到并行網(wǎng)絡(luò)接口；路由決策模塊包括報(bào)頭寄存器和狀態(tài)標(biāo)志寄存器，其接口含 有命令輸出接口，路由決策模塊中的報(bào)頭寄存器和狀態(tài)標(biāo)志寄存器通過(guò)報(bào)頭數(shù)據(jù)和狀態(tài)輸入 線與FIF0相連，路由決策模塊的命令輸出接口和同步矩陣開關(guān)的命令接收譯碼模塊相連，利 用命令接收譯碼模塊實(shí)現(xiàn)路由決策模塊的控制意圖。
3. 如權(quán)利要求1和2所述的三維多處理器系統(tǒng)芯片，其特征在于所述的先進(jìn)先出行波移 位緩沖存儲(chǔ)器(FIFO)是由10條容量4K、數(shù)據(jù)寬度32位的移位存儲(chǔ)器組成，根據(jù)需要其容 量、數(shù)據(jù)寬度是可變的；每?jī)蓧K組合成一個(gè)雙向移位FIFO，其輸入和輸出接口和同步矩陣開 關(guān)陣列相連。
4. 如權(quán)利要求1和2所述的三維多處理器系統(tǒng)芯片，其特征在于所述的兩組同步矩陣開 關(guān)陣列由控制命令接收譯碼模塊、雙向數(shù)字開關(guān)陣列組成；作為數(shù)據(jù)流的導(dǎo)向開關(guān)，外部和 全局網(wǎng)絡(luò)、局部網(wǎng)絡(luò)、垂直網(wǎng)絡(luò)相連，內(nèi)部和IO條FIFO的輸入輸出相連；矩陣開關(guān)陣列的 規(guī)模為5 X 5，分別在平面八通道和立體兩通道提供數(shù)據(jù)流導(dǎo)向服務(wù)，并行矩陣開關(guān)受控于 路由決策模塊，雙向并行工作。
5. 如權(quán)利要求1和2所述的三維多處理器系統(tǒng)芯片，其特征在于所述的路由決策模塊是 由數(shù)據(jù)流報(bào)頭寄存器、狀態(tài)標(biāo)志寄存器、報(bào)頭編碼模塊、決策形成模塊、數(shù)據(jù)流控制模塊、 FIFO輸入控制模塊、FIFO輸出控制模塊組成；路由決策模塊的輸入接口與FIFO中的報(bào)頭寄 存器和狀態(tài)寄存器相連，路由決策模塊的輸出接口和同步矩陣開關(guān)的命令譯碼器相連；根據(jù) 數(shù)據(jù)流報(bào)頭寄存器的信息，編譯解碼出數(shù)據(jù)來(lái)自何方，要去那里；決策形成模塊根據(jù)解碼信息和工作狀態(tài)寄存器的信息作出控制命令和新報(bào)頭編碼信息。
6. 如權(quán)利要求1和2所述的三維多處理器系統(tǒng)芯片，其特征在于所述的并行網(wǎng)絡(luò)接口是 32位寬度的數(shù)據(jù)通道，包括局部網(wǎng)絡(luò)接口、全局網(wǎng)絡(luò)接口和垂直網(wǎng)絡(luò)接口，局部網(wǎng)絡(luò)接口與 臨近的處理器相連，接收來(lái)自臨近處理器的數(shù)據(jù)；全局網(wǎng)絡(luò)接口與臨近的路由器相連，接收 來(lái)自遠(yuǎn)程的數(shù)據(jù)；垂直網(wǎng)絡(luò)接口與不同晶圓層間的路由器相連，進(jìn)行晶圓層間數(shù)據(jù)傳輸。
7. 如權(quán)利要求1所述的三維多處理器系統(tǒng)芯片集成電路制造方法，其特征在于它是一種在垂直方向的晶圓堆疊組裝方法，在現(xiàn)有集成電路制造工藝基礎(chǔ)上，通過(guò)電路結(jié)構(gòu)設(shè)計(jì)和晶圓堆疊組裝方法，實(shí)現(xiàn)三維集成電路的制造；用三維片上數(shù)字路由器的垂直方向的數(shù)據(jù)通道 做物理連線，把晶圓芯片堆疊組裝起來(lái)，形成三維多處理器系統(tǒng)芯片。
8. 如權(quán)利要求l所述的片上處理器間的數(shù)據(jù)通信方法，采用三維片上網(wǎng)絡(luò)路由器作為處 理器間的通信設(shè)備，是并行的、具有數(shù)據(jù)緩沖功能的、雙向數(shù)據(jù)傳輸?shù)姆椒ā?br> 全文摘要
本發(fā)明涉及一種三維多處理器系統(tǒng)芯片，屬于集成電路設(shè)計(jì)制造技術(shù)領(lǐng)域。包括多個(gè)處理器核，多個(gè)三維片上網(wǎng)絡(luò)路由器，和把它們集成在一起的半導(dǎo)體集成電路晶圓芯片；涉及一種利用晶圓堆疊組裝三維集成電路制造方法和網(wǎng)絡(luò)并行數(shù)據(jù)傳輸方法。本發(fā)明的優(yōu)點(diǎn)是1.數(shù)據(jù)傳輸在局部、全局、立體分別由不同的通道完成，緩解了片上網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)膿砣?.三維芯片結(jié)構(gòu)縮小了復(fù)雜超大規(guī)模集成電路芯片面積，提高了生產(chǎn)過(guò)程中的產(chǎn)品良率。3.縮短了互連線長(zhǎng)度，減少了信號(hào)延遲時(shí)間，提高了系統(tǒng)性能。
文檔編號(hào)G06F15/16GK101145147SQ20071011314
公開日2008年3月19日 申請(qǐng)日期2007年10月10日 優(yōu)先權(quán)日2007年10月10日
發(fā)明者曾凡太 申請(qǐng)人:山東大學(xué)