專利名稱：：用智能最近最少使用方案在高速緩存中進行功率性能調整的制作方法
技術領域：
：本發(fā)明通常涉及存儲裝置，更具體地來說涉及高速緩沖存儲器。
背景技術：
：高的功率消耗限制了移動和臺式計算機系統(tǒng)的處理器性能。處理器中消耗的功率直接關系到移動計算機系統(tǒng)的電池壽命。限制任何無用的活動或去掉邊際性能增益能節(jié)省能量并延長電池壽命。為抑制系統(tǒng)成本，大多數(shù)計算機系統(tǒng)使用節(jié)流方案或以降低的頻率和電壓才莫式運行處理器以延長電池壽命。
發(fā)明內容本發(fā)明涉及一種裝置，所述裝置包括N路組相聯(lián)順序高速緩存；以及耦合到所述順序高速緩存的路選擇器，所述路選擇器能夠將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。本發(fā)明涉及一種方法，所述方法包括提供N路組相聯(lián)順序高速緩存；以及將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。本發(fā)明涉及一種包括機器可訪問介質的產品，所述機器可訪問介質具有關聯(lián)的信息，其中當訪問所述信息時所述信息導致機器執(zhí)行如下步驟提供N路組相聯(lián)順序高速緩存；以及將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。本發(fā)明涉及一種系統(tǒng)，所述系統(tǒng)包括動態(tài)隨機存取存儲器；以及耦合到所述動態(tài)隨機存取存儲器的處理器，所述處理器包括N路組相聯(lián)順序高速緩存；以及耦合到所述順序高速緩存的路選擇器，所述路選擇器能夠將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。參照附圖，隨著下文詳細描述的展開，要求權利的主題的實施例的特征將變得顯而易見，附圖中相同數(shù)字表示相同部分，其中圖1是包括根據(jù)本發(fā)明原理可配置成可伸縮N路組相聯(lián)高速緩存的指令高速緩存的系統(tǒng)的框圖2是說明圖1中所示指令高速緩存細分成8個存儲體的框圖3是圖2所示的存儲體中任何一個存儲體的實施例的框圖4是說明根據(jù)本發(fā)明原理配置為4路組相聯(lián)高速緩存的可伸縮8路存儲體指定的實施例的框圖5是用于將可伸縮8路存儲體指定配置為4路組相聯(lián)高速緩存的路選擇器的實施例；圖6說明8路智能偽LRU的實施例；以及圖7說明可伸縮8路智能偽LRU的實施例。盡管下文的詳細描述將參照要求權利的主題的說明性實施例來展開，但很多替代、修改和變化對那些本領域的技術人員來說是顯而易見的。相應地，這意味著應該將要求權利的主題的實施例視為范圍廣泛的，并且僅由所附的權利要求定義。具體實施例方式處理器通常包括用于存儲頻繁使用的數(shù)據(jù)值的內部高速緩存。內部高速緩存通過減少為檢索數(shù)據(jù)值和指令而對外部存儲器的訪問來提高處理器的性能。然而，隨著包括在處理器中的內部高速緩沖存儲器的數(shù)目增加，處理器消^^的功率也增加。高速緩存通常比主存儲器更小且更快，且存儲來自最頻繁使用的主存儲器位置的數(shù)據(jù)的副本。高速緩存的地址空間被分成高速緩存行，高速緩存行的大小通常大于主存儲器存取的大小。高速緩存行大小是能在主存儲器和高速緩存之間傳輸?shù)淖钚〈鎯ζ鲉卧８咚倬彺嫘型ǔ４鎯Χ鄠€字以利用引用的局部性，即，如果一個位置被讀取，那么其后的位置可能此后不久就會被讀取。主存儲器和高速緩存中的每個位置具有關聯(lián)的索引或地址。高速緩存中的每個位置具有關聯(lián)的標志，用于存儲也存儲在高速緩存中的主存儲器中的高速緩存行的索引。當從主存儲器的地址中讀/向主存儲器的地址寫時，首先通過將主存儲器地址的一部分與存儲在高速緩存中的所有標志相比較來檢查高速緩存，以確定該地址是否存儲在高速緩存中。如果存在匹配，則高速緩存命中。如果不匹配，則高速緩存未命中。通常，高速緩存未命中時，在高速緩存中為未命中的地址分配新的條目，然后將從主存儲器讀取的數(shù)據(jù)的標志和副本存儲在高速緩存中。在N路組相聯(lián)高速緩存中，地址空間被分成高速緩存行大小的高速緩存位置的塊。高速緩存位置(高速緩存行)集合成組，每組具有N個高速緩存位置或N路。在找到給定地址的相應組之后，在該組內找到高速緩存行大小的高速緩存位置。高速緩存內有N個可緩存主存儲器中的任何特定位置的位置。讀取相聯(lián)高速緩存中與每個條目一起存儲的標志，以確定為特定主存儲器地址要選擇高速緩存的哪個條目。通常，N路組相聯(lián)高速緩存并行讀取存儲在高速緩存中的所有N個標志和N個數(shù)據(jù)并選擇與匹配標志關聯(lián)的數(shù)據(jù)。當所有高速緩存位置已滿時，需要刷新(回收)該組內的其中一個元素以便為新元素騰出空間。有許多替換策略用于選擇要刷新的元素。一種公知的替換策略基于偽最近最少使用(LRU)算法替換N路相聯(lián)高速緩存中的元素。在給定一組元素且一系列對元素的訪問事件的情況下，偽LRU算法遍歷二進制搜索樹以尋找偽LRU元素，即最近最有可能沒被訪問過的元素。二進制搜索樹的每個節(jié)點具有指示搜索應當進行的方向(右或左)的關聯(lián)的一位標志。根據(jù)標志的值遍歷二進制樹以查找偽LRU元素，同時在遍歷期間通過將偽LRU元素的標志設置為所取的方向的反方向來更新每個標志。替換策略還選擇在高速緩存中將主存儲器位置的副本存儲在哪里。選擇存儲主存儲器位置的副本的高速緩沖存儲器位置可使用存儲器位置的索引的一些位。例如，可以使用主存儲器位置的索引的最低有效位作為高速緩沖存儲器的索引。用存儲器位置的索引的一部分來選擇高速緩存條目減少了標志中存儲的主存儲器地址位的數(shù)量。本發(fā)明的實施例提供一種減少N路組相聯(lián)順序高速緩存中功率消耗的方法?？梢酝ㄟ^選擇可用路或存儲體(bank)的子集并在所選擇的子集中選擇LRU高速緩存條目，以使用順序高速緩存的確定性特性來減少功率消耗。在順序高速緩存中，高速緩存內的數(shù)據(jù)是順序存儲的，并按預定方式來訪問。例如，指令高速緩存是順序高速緩存，其中指令按程序定義的靜態(tài)次序被存儲。順序高速緩存的另一個例子是跟蹤高速緩存，其中指令在被解碼之后或在退出時按執(zhí)行的次序被存儲。圖1是根據(jù)本發(fā)明原理的系統(tǒng)100的框圖，系統(tǒng)100包括可配置為可伸縮N路組相聯(lián)高速緩存的指令高速緩存102。處理器104包括用于與主存儲器(外部存儲器)108通信的總線接口單元106和用于存儲通過總線接口單元106從主存儲器108提取的指令的指令高速緩存102。處理器還包括耦合到指令高速緩存102的執(zhí)行單元110,它執(zhí)行從指令高速緩存102提取的指令。主存儲器108可為Rambus動態(tài)隨機存取存儲器(RDRAM)、雙倍數(shù)據(jù)速率動態(tài)隨機存取存儲器(DDRRAM)、同步動態(tài)隨機存取存儲器(SDRAM)或任何相似類型的存儲器。通過將頻繁使用的數(shù)據(jù)值存儲在指令高速緩存102中，因減少了為檢索指令而對外部存儲器no的訪問，從而提高處理器104的性能。本發(fā)明的實施例將針對8路組相聯(lián)指令高速緩存來描述。然而，本發(fā)明不限于8路組相聯(lián)指令高速緩存?？梢越Y合使用偽最近最少使用(LRU)算法的任何N路組相聯(lián)順序高速緩存來使用本發(fā)明?？梢詫⒋鎯ζ鞣殖煽蓡为殞ぶ返膲K，通稱為存儲體。基于地址，可以交替執(zhí)行對存儲體的訪問，以便一次僅一個存儲體是直接可訪問的。因此，可以通過將組中的高速緩存位置或路分布在多個單獨的存儲體上(組的一個高速緩存位置存儲在每個存儲體中)，以減少高速緩存內的功率消耗。圖2是說明細分成8個存儲體的圖1所示的指令高速緩存102的框圖。指令高速緩存102是以非節(jié)能模式為8路組相聯(lián)高速緩存配置的。雖然圖2中未示出，但是指令高速緩存102的每個存儲體可以包括附加的電路，包括解碼器電路、讀出電路和其它控制電路。解碼器電路可用于將地址信息解碼，以確定給定存儲體的選定組，而讀出電路可用于讀出選定組的數(shù)據(jù)?？刂齐娐房捎糜谀茉诖鎯w內執(zhí)行寫和讀操作。8個存儲體202_0,...,202_7中的每個存儲體能夠存儲對應于N個組中的每個組的一路。例如，對應于組0至組n-l的0路存儲在存儲體0中，對應于組0至組n-l的路7存儲在存儲體7中。由于標志比較需要時間，所以存儲在每個存儲體中的路信息是時間關鍵的。因此，可以對所有"路"并行地執(zhí)行標志比較，即對8個存儲體的每一個存儲體并行地執(zhí)行標志比較以確定存儲高速緩存條目的存儲體。因為有8個單獨的路(存儲體)，所以這8個存儲體中的每個存儲體存儲特定組的一個元素。為了選擇存儲特定組的LRU元素的存儲體，偽LRU算法保存7位LRU矢量(LRU-LRU[6])。從LRU[O]開始檢查每個LRU位的狀態(tài)以確定要選擇8個存儲體中的哪一個存儲體。LRU位存儲體<table>tableseeoriginaldocumentpage9</column></row><table><table>tableseeoriginaldocumentpage10</column></row><table>表1如表1所示，LRU[O]的狀態(tài)確定是從存儲體0-3的集合中選擇存儲體還是從存儲體4-7的集合中選擇存儲體。如果LRU為"0"，則從存儲體0-3的集合中選擇存儲體，如果LRU為"1",則從存儲體4-7的集合中選擇存儲體。即使LRU[O]的狀態(tài)選擇存儲體的兩個集合的其中一個集合，仍必須對所有的存儲體通電，因為基于偽LRU算法，在選擇要覆寫(回收)的元素之后，另一個集合的存儲體將被選擇，以便用于選擇下一個要覆寫的元素。圖3是圖2所示的存儲體其中之一202—0的實施例的框圖。存儲體202—0包括標志陣列300、數(shù)據(jù)陣列302和狀態(tài)陣列304。數(shù)據(jù)陣列302存儲高速緩存行中存儲的數(shù)據(jù)。標志陣列300存儲與高速緩存行對應的地址的標志部分。狀態(tài)陣列304存儲關于高速緩存中的條目是否有效的指示。數(shù)據(jù)陣列302和標志陣列300相對比較大，因此每個存儲體的功率的很大部分被這些陣列消耗。通常，物理存儲器地址包括標志、組索引和偏移值。組索引用于選擇組，而偏移值用于選擇組內的位或字。將標志位與存儲在標志陣列中對應于條目的標志位相比較來確定該物理存儲器地址的數(shù)據(jù)是否存儲在高速緩存中，即，是否存在高速緩存命中。圖4是說明根據(jù)本發(fā)明原理配置為4路組相聯(lián)高速緩存的可伸縮8路組相聯(lián)的實施例的框圖。調整處于活動的路的數(shù)量以達成功率與性能的折衷。路的調整不涉及對高速緩存結構的任何物理改動，而且允許對多個市場領域使用相同的芯片，例如，使用相同的芯片作為用于高性能服務器的8路組相聯(lián)高速緩存和用于移動系統(tǒng)的4路組相聯(lián)高速緩存。可以由修改的偽最近最少使用(LRU)算法通過在分配期間限制路選擇來執(zhí)行調整路的數(shù)目。在所示實施例中，雖然有8路，但是任何時間高速緩存的僅一半的路(存儲體)是處于活動的，而其它4個存儲體中的數(shù)據(jù)陣列、標志陣列和狀態(tài)陣列可以斷電。在可忽略性能上的損失的前提下，這樣減少約一半的功率消耗。在示出的8路相聯(lián)高速緩存實施例中，通過可編程模式，高端工作站可使用所有的8路，而移動和超低功率領域可以僅使用存儲體(路)的子集，例如，4路、2路、或1路。在一個實施例中，可編程的才莫式是啟用/禁用位。通過在分配期間將選擇限制于N路的子集，以調整路的數(shù)量來達成功率與性能的折衷。高速緩存中的路的僅可選擇子集是活動的，而其它組可以斷電以減少功率消井毛。在一個實施例中，32K指令高速緩存具有64組的8路，其中每一路具有64字節(jié)的高速緩存行。8路的每一路都實施為存儲體而每個存儲體都具有標志陣列、數(shù)據(jù)陣列和狀態(tài)陣列，如結合圖3所示論述的。高速緩存行的64字節(jié)數(shù)據(jù)被存儲在數(shù)據(jù)陣列中。32位的線性指令指針(LIP)組成標志部分并被存儲在標志陣列中，6位的LIP用于選擇64個組的其中一個組。由于每條高速緩存行都為64字節(jié)，所以當選擇組時可忽略LIP的6個最低有效位(LIP[5]-LIP)。本發(fā)明的實施例應用于任何順序高速緩存，即按順序方式訪問的高速緩存，例如指令高速緩存或追蹤高速緩存。指令高速緩存是存儲要執(zhí)行的指令的快速本地存儲器。通常，指令高速緩存存儲指令流。當代碼的順序代碼段被執(zhí)行時，處理器要執(zhí)行的指令流呈現(xiàn)出高度空間局部性?？臻g局部性的概念是，如果數(shù)據(jù)附近的數(shù)據(jù)剛被引用過，則引用該數(shù)據(jù)的可能性更高。當在代碼中發(fā)生循環(huán)時，該流也呈現(xiàn)出高度空間和時間局部性。時間局部性是指在一時間點被引用的數(shù)椐可能在不久的將來某個時間再次被引用的概率可能性。不使用LRU矢量的最低有效位來選擇N路的子集，而是使用由線性指令指針的一部分標識的地址范圍。在示出的實施例中，使用LIP[12]在8路組相聯(lián)指令高速緩存中選擇4路的一組。由于存儲器中指令存儲的特性，通常順序地訪問指令高速緩存，因此下一個要訪問的指令將在路的相同子集中是可能的。因此，可以將路的另一組斷電以節(jié)省功率消耗，而對基于LIP[12]的狀態(tài)選擇的路的第一子集通電。對于特定的地址，始終僅訪問8路組相聯(lián)高速緩存中的4路，而可以將其它的4路斷電。如圖4中的實施例所示，不使用LRU位，而使用LIP[12]基于由LIP[12]的狀態(tài)標識的地址范圍來選擇路的子集。當LIP[12]為"1",即LIP[12:10]為"1XX"時，啟用路4-7(存儲體4-7202—3.....202—6)。當LIP[12為"0"，即LIP[12:10]為"0XX，，時，啟用路0-3(存儲體0畫3202—0.....202—2)。在任何時間，LIP要么為"0"要么為"1"，因此在任何給定的時間兩個"4路"子集中僅一個子集被選擇。對于特定的尋址方案，可以始終訪問4路。與使用LRU[O]來選擇多路中的一路并通過在遍歷時將其設為相反狀態(tài)來更新的偽LRU算法對比，該路的組M于線性指令指針中的地址位的其中之一來選擇的。使用線性指令指針來選擇N路的子集避免了對高速緩存結構的物理改變。相反，通過使用線性指令指針，在分配期間基于地址范圍來限制選擇。電力節(jié)省適用于路中的數(shù)據(jù)陣列、標志陣列和狀態(tài)陣列。對于當前未處于活動狀態(tài)的路，可以在N路的子集的每一路中將數(shù)據(jù)陣列、標志陣列和狀態(tài)陣列斷電。返回到圖3，可以通過單獨的控制信號來控制對存儲體202—0中的標志陣列300、數(shù)據(jù)陣列302和狀態(tài)陣列304的每個陣列通電。在一個實施例中，利用LIP[12]來限定打開和關閉標志陣列300和狀態(tài)陣列304的控制信號，這樣當在8路組相聯(lián)高速緩存中基于LIP[12]的狀態(tài)啟用4路才莫式時，對4個未選擇的路中的標志陣列300和狀態(tài)陣列304的供電處于關閉。利用每路(存儲體)中的標志陣列300輸出的路啟用信號限定打開和關閉數(shù)據(jù)陣列的控制信號，因此也關閉未選擇的路的數(shù)據(jù)陣列，從而導致額外的電力節(jié)省。圖5是用于將可伸縮8路存儲體指定配置為4路組相聯(lián)高速緩存的路選擇器500的實施例。在所示的實施例中，路選擇器包括2:1多路復用器502。多路復用器502基于4路啟用的狀態(tài)來選擇舊的LRU或LIP[12]作為新的LRU[O]轉發(fā)以供偽LRU算法使用。這樣允許在高速緩存坤皮配置成8路相聯(lián)高速緩存的情況下將舊的LRU作為新的LRU[O]轉發(fā)，而在高速緩存^^皮配置成4路組相聯(lián)高速緩存的情況下將LIP[12]作為新LRU[O]轉發(fā)。圖6說明8路智能偽LRU的實施例。如圖所示，使用LIP[12]的狀態(tài)來確定是啟用包括路0、路1、路2和路3的路的子集還是啟用包括路4、路5、路6和路7的路的子集。在LIP[12]的狀態(tài)選擇了路的一個子集后，使用LRU[6]-LRU[1]以從所選定的子集中選擇路。圖7說明可伸縮8路智能偽LRU的實施例。在所示的實施例中，可通過使用線性指令指針(LIP)的附加位來擴展可斷電的N路的子集。在可伸縮方法中，可以使用可用的8路中的4路以將8路組相聯(lián)高速緩存修改成4路組相聯(lián)高速緩存，使用可用的8路中的2路以將8路組相聯(lián)高速緩存修改成2路組相聯(lián)高速緩存，使用可用的8路中的1路以將8路組相聯(lián)高速緩存修改成1路直接映射的高速緩存。例如，當選擇"2路模式"時，高速緩存變成4個"2路"高速緩存(或者實質上是256個組和2路)，最后當選擇"直接映射"模式時，高速緩存變成8個"1路"高速緩存。如先前所論述的，可以基于選擇的操作模式在高速緩存中將特定路的數(shù)據(jù)和標志陣列斷電。例如，在"2路模式"，對于數(shù)據(jù)、標志和狀態(tài)陣列，可以將這些路中的6路斷電，由此節(jié)省很多的電力。表2示出使用LIP[12]、[ll]、[10]的真值表以用于說明對應于不同模式所使用的路。<table>tableseeoriginaldocumentpage13</column></row><table><table>tableseeoriginaldocumentpage14</column></row><table>表2在所示的實施例中，使用線性指令指針值中的高階地址位，即LIP[12-10]來選擇所使用的路，因為使用這些地址位不影響高速緩存的順序次序。在"4路模式"中僅使用4路數(shù)據(jù)、標志和狀態(tài)，可以將其余的路斷電。在一個實施例中高速緩存可以是芯片上高速緩存，即與處理器在相同的芯片上。在該實施例中，將結合圖5描述的路選擇器500修改成根據(jù)所選的模式是2路還是直接映射來選擇是否將LIP[11:10]轉發(fā)到偽LRU算法。例如，當選擇2路模式時，使用LIP[12]來選擇要存儲在路0-3或路4-7中的地址的范圍，并且根據(jù)LIP[12]的狀態(tài)，使用LIP[ll]在路0-l、路2-3、路4-5和路6-7之間進行選擇。在另一個實施例中，可以使用控制寄存器中的可編程(消除特征(de-feature))模式位來使一組路能打開/關閉。消除特征位允許在如臺式機、可移動系統(tǒng)和服務器這樣的不同類型系統(tǒng)中使用相同的處理器。例如，可以在用于移動系統(tǒng)的處理器中啟用對一組路打開或關閉供電的能力，在移動系統(tǒng)中節(jié)省電力比性能更為重要。通過將高速緩存從8路組相聯(lián)高速緩存減少成兩個4路組相聯(lián)高速緩存，性能損失是可忽略的。由于路的數(shù)目減少而導致的高速緩存未命中，性能的損失增大。然后，可在功率和性能之間達成折衷。在另一個實施例中，可以通過使模式永久性地被設置的熔絲位來實現(xiàn)可編程模式、例如圖5示出的4路模式，從而使8路組相聯(lián)高速緩存永久性地作為4路組相聯(lián)高速緩存來工作以提供功率更低的處理器。本領域的技術人員顯見，本發(fā)明實施例中所包含的方法可以在包括計算機可用介質的計算機程序產品中實施。例如，這種計算機可用介質可由其上存儲有計算機可讀程序代碼的只讀存儲器裝置組成，如只讀光盤(CDROM)或常規(guī)的ROM裝置或計算機軟盤。雖然本發(fā)明的實施例是參照其實施例來具體地描述和示出的，但是本領域技術人員將理解，在不背離由所附的權利要求涵蓋的本發(fā)明范圍的前提下可作形式和細節(jié)上的多種更改。權利要求1.一種裝置，包括N路組相聯(lián)順序高速緩存；以及耦合到所述順序高速緩存的路選擇器，所述路選擇器能夠將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。2.如權利要求1所述的裝置，其特征在于，通過在分配期間將選擇限制于所述N路的子集，調整所述N路組相聯(lián)順序高速緩存中的N路以達成功率與性能的折衷。3.如權利要求2所述的裝置，其特征在于，將未選擇的路斷電。4.如權利要求1所述的裝置，其特征在于，所述路選擇器基于多種才莫式中的一種才莫式來指31訪問。5.如權利要求1所述的裝置，其特征在于，所述路選擇器基于熔絲的狀態(tài)指引訪問。6.如權利要求1所述的裝置，其特征在于，使用指令指針的一部分來選擇N路的子集。7.如權利要求6所述的裝置，其特征在于，所述順序高速緩存是指令高速緩存。8.如權利要求1所述的裝置，其特征在于，搜索所述N路的子集以查找最近最少使用的條目。9.如權利要求4所述的裝置，其特征在于，所述多種^f莫式中選定的一種才莫式是可編程的。10.如權利要求1所述的裝置，其特征在于，所述N路的子集是N/2。11.如權利要求1所述的裝置，其特征在于，所述N路的子集是N/4。12.—種方法，包括提供N路組相聯(lián)順序高速緩存；以及將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。13.如權利要求12所述的方法，還包括通過在分配期間將選擇限制于所述N路的子集，調整所述N路組相聯(lián)順序高速緩存中的N路以達成功率與性能的折衷。14.如權利要求13所述的方法，其特征在于，將未選擇的路斷電。15.如權利要求12所述的方法，還包括基于多種模式中的一種模式將訪問限制于所述N路的子集。16.如權利要求12所述的方法，還包括基于熔絲的狀態(tài)將訪問限制于所述N路的子集。17.如權利要求12所述的方法，其特征在于，使用指令指針的一部分來選擇所述N路的子集。18.如權利要求17所述的方法，其特征在于，所述順序高速緩存是指令高速緩存。19.如權利要求12所述的方法，還包括搜索所述N路的子集以查找最近最少使用的條目。20.如權利要求15所述的方法，其特征在于，所述多種模式中選定的一種沖莫式是可編程的。21.如權利要求12所述的方法，其特征在于，所述N路的子集是N/2。22.如權利要求12所述的方法，其特征在于，所述N路的子集是肌23.—種包括機器可訪問介質的產品，所述機器可訪問介質具有關聯(lián)的信息，其中當訪問所述信息時所述信息導致機器執(zhí)行如下步驟提供N路組相聯(lián)順序高速緩存；以及將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。24.如權利要求23所述的產品，其特征在于，使用指令指針的一部分來選擇所述N路的子集。25.如權利要求23所述的產品，其特征在于，所述順序高速緩存26.—種系統(tǒng)，包括動態(tài)隨機存取存儲器；以及耦合到所述動態(tài)隨機存取存儲器的處理器，所述處理器包括N路組相聯(lián)順序高速緩存；以及耦合到所述順序高速緩存的路選擇器，所述路選擇器能夠將對地址范圍的訪問指引到所述N路組相聯(lián)順序高速緩存中的N路的子集。27.如權利要求26所述的系統(tǒng)，其特征在于，使用指令指針的一部分來選擇所述N路的子集。28.如權利要求27所述的系統(tǒng)，其特征在于，所述順序高速緩存是指令高速緩存。全文摘要本發(fā)明公開了用智能最近最少使用方案在高速緩存中進行功率性能調整。調整N路組相聯(lián)順序高速緩存中的路的數(shù)目以達成功率與性能的折衷。在基于地址的分配期間限制路選擇，從而僅將N路的子集用于地址范圍，從而能夠將未使用的N路斷電。文檔編號G06F1/32GK101097547SQ20071012666公開日2008年1月2日申請日期2007年5月4日優(yōu)先權日2006年5月4日發(fā)明者P·史密斯,P·拉瓦爾,S·梅于蘭,S·達馬拉于,T·特林申請人:英特爾公司