專利名稱：用以控制通用序列總線裝置運(yùn)作的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明相關(guān)于通用序列總線(USB)，尤指一種用來(lái)控制USB裝置運(yùn)作的 電路(CIRCUIT FOR CONTROLLING OPERATIONS OF UNIVERSAL SERIAL BUS DEVICE)。
背景技術(shù)：
通用序列總線是由部分科技業(yè)領(lǐng)導(dǎo)者所開發(fā)出的一種聯(lián)機(jī)規(guī)格，其具有 易使用、擴(kuò)充性佳、以及高速等等的特性。自1995年發(fā)表以來(lái)，其運(yùn)作速 度已由起初的12Mbps發(fā)展到今日的480Mbps，使用者?？稍诟鞣N電子產(chǎn)品 上發(fā)現(xiàn)它的蹤跡。圖1為一用以控制USB裝置運(yùn)作的電路100的示意圖。電路100為一 系統(tǒng)單芯片(SOC)，其包含有三個(gè)主要的功能方塊 一特定應(yīng)用電路 (application-specific circuit)120、 一通用序列總線核心(USB core)140與一通用 序列總線實(shí)體層(USB PHY)160。一通用序列總線2.0收發(fā)器宏電路單元接口(USB 2.0 Transceiver Macrocell Interface, UTMI)與一 UTMI+低針腳數(shù)接口 (UTMI+ Low Pin Interface, ULPI)可作為USB核心140與USB實(shí)體層160間的內(nèi)部接口的例 子，該內(nèi)部接口容許8或16位的平行數(shù)據(jù)在USB核心140與USB實(shí)體層 160間進(jìn)行傳輸。特定應(yīng)用電路120用以控制該USB裝置的主要功能。USB 核心140可作為一中央處理單元(CPU)及一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)控 制器，負(fù)責(zé)控管經(jīng)由上述的內(nèi)部接口所傳送的8或16位的平行數(shù)據(jù)。USB 實(shí)體層160包含有一序列接口引擎(serial interface engine, SIE)162及一鎖相 回路(phase lock loop, PLL)164，用以容許該USB裝置與一外部USB裝置 90 (例如USB主機(jī)或USB外圍裝置)進(jìn)行通信。除電路100之外，該USB裝置另包含一第一時(shí)鐘脈沖源20，其提供一 第一時(shí)鐘脈沖CK1至特定應(yīng)用電路120。由于具有第一時(shí)鐘脈沖源20，特 定應(yīng)用電路120可依據(jù)第一時(shí)鐘脈沖CK1進(jìn)行運(yùn)作。在大部分的狀況下， 第一時(shí)鐘脈沖CK1的頻率不為480MHz的因子(在接下來(lái)的段落中，480MHz 稱為一USB指定頻率)。為了接收第一時(shí)鐘脈沖CK1，電路100至少需撥 出一接腳來(lái)作為與第一時(shí)鐘脈沖源20連接之用。根據(jù)相關(guān)的規(guī)格，鎖相回路164必須提供一 480MHz的參考時(shí)鐘脈沖 RCK1給序列接口引擎162，及提供一 12/30/60MHz的參考時(shí)鐘脈沖RCK2 給USB核心140。在相關(guān)的規(guī)格中，對(duì)于前述的480MHz參考時(shí)鐘脈沖的準(zhǔn) 確性要求非常嚴(yán)格。舉例來(lái)說(shuō)，相關(guān)的規(guī)格限制480MHz參考時(shí)鐘脈沖的飄 移量(Jitter)必須小于5%。為了達(dá)到對(duì)準(zhǔn)確性的嚴(yán)格要求，現(xiàn)有的USB裝 置必須額外包含一第二時(shí)鐘脈沖源40，以提供一第二時(shí)鐘脈沖CK2給鎖相 回路164。而第二時(shí)鐘脈沖CK2的頻率必須恰好為480MHz的因子。此外， 鎖相回路164必須為一精準(zhǔn)的電路，以期能準(zhǔn)確地將第二時(shí)鐘脈沖CK2轉(zhuǎn) 換為480MHz時(shí)鐘脈沖RCK1與12/30/60MHz時(shí)鐘脈沖RCK2。然而，因?yàn)樾鑼⒌诙r(shí)鐘脈沖CK2提供至鎖相回路164，電路100必須 另?yè)艹鲱~外的接腳以作為與第二時(shí)鐘脈沖源40連接之用。除了額外的第二 時(shí)鐘脈沖源40之外，用以連接電路100與第二時(shí)鐘脈沖源40而額外使用的 接腳，及用以實(shí)現(xiàn)鎖相回路164的精準(zhǔn)電路都會(huì)造成該USB裝置整體成本 的上升。因此，對(duì)于期許能壓低整體成本的制造商來(lái)說(shuō)，圖l所示的電路架 構(gòu)并不能算是最佳的電路架構(gòu)。發(fā)明內(nèi)容本發(fā)明的實(shí)施例揭露一種用以控制USB裝置運(yùn)作的電路。該電路接收 具有一第一頻率的一第一時(shí)鐘脈沖，而該第一時(shí)鐘脈沖不為一通用序列總線 指定頻率的因子。該電路包含有一變頻器、一USB實(shí)體層與一USB核心。 該變頻器將該第一時(shí)鐘脈沖變頻為具有一基礎(chǔ)頻率的一基礎(chǔ)時(shí)鐘脈沖，而該 基礎(chǔ)頻率為該通用序列總線指定頻率的因子。該USB實(shí)體層耦接于該變頻 器，并依據(jù)該基礎(chǔ)時(shí)鐘脈沖運(yùn)作，且容許該USB裝置與一外部USB裝置進(jìn) 行通信。該USB核心耦接于該USB實(shí)體層，用以控制傳送于該USB核心 與該USB實(shí)體層間的平行數(shù)據(jù)。本發(fā)明的用以控制通用序列總線裝置運(yùn)作的電路大大降低了成本。


圖1為現(xiàn)有技術(shù)用以控制USB裝置運(yùn)作的一電路的示意圖。圖2為本發(fā)明用以控制USB裝置運(yùn)作的一電路的一實(shí)施例示意圖。圖3A、圖3B、圖3C為圖2中的變頻器的幾個(gè)示范方塊圖。圖4為本發(fā)明用以控制USB裝置運(yùn)作的一電路的另一實(shí)施例示意圖。圖5、圖6及圖7為圖4中的變頻器的幾個(gè)示范方塊圖。主要組件符號(hào)說(shuō)明20、 40:時(shí)鐘脈沖源90:外部USB裝置100、 200、 400:電路120、 220、 420:特定應(yīng)用電路140、 240、 440: USB核心160、 260、 460: USB實(shí)體層162、 262、 462:序列接口引擎164、 264:鎖相回路280、 280a、 280b、 280c、 480、 480a、 480b、 480c、 480d、 480e:變頻器302、 314、 512、 516、 614、 616:乘法器 304、 312、 324、 514、 518、 522、 612、 618、 622、 714、 716:除法器 322、 712:子變頻器 524、 624:多任務(wù)器具體實(shí)施方式
圖2所示為本發(fā)明用以控制一USB裝置運(yùn)作的電路的一實(shí)施例示意圖。 本實(shí)施例中的電路200由一系統(tǒng)單芯片(SOC)所實(shí)現(xiàn)，其包含有四個(gè)主要 的功能方塊 一特定應(yīng)用電路220、 一USB核心240、 一 USB實(shí)體層260 與一變頻器280。通用序列總線2.0收發(fā)器宏電路單元接口與UTMI+低針腳數(shù)接口為 USB核心240與USB實(shí)體層260間的一內(nèi)部接口的例子，該內(nèi)部接口容許 8或16位的平行數(shù)據(jù)傳送于USB核心240與USB實(shí)體層260之間。特定應(yīng) 用電路220用以控制USB裝置的主要功能。USB核心240可作為一中央處 理單元及一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器控制器，用以控管傳送于上述的內(nèi)部接口的 8或16位平行數(shù)據(jù)。USB實(shí)體層260包含有一序列接口引擎(serial interface engine, SIE)262及一鎖相回路(phase lock loop, PLL)264，用以容許該USB 裝置與一外部USB裝置90 (例如USB主機(jī)或USB外圍裝置)進(jìn)行通信。與現(xiàn)有的電路100相較，此實(shí)施例中的電路200不需如圖1 一般，使用 額外的第二時(shí)鐘脈沖源40來(lái)提供額外的第二時(shí)鐘脈沖CK2 (其頻率為一 USB指定頻率的因子，而在此例中該USB指定頻率為480MHz)。相對(duì)地， 此實(shí)施例中的電路200僅需包含有用以提供特定應(yīng)用電路220所需的時(shí)鐘脈 沖的時(shí)鐘脈沖源(例如第一時(shí)鐘脈沖源20)，并不需為了提供USB實(shí)體層 260所需的時(shí)鐘脈沖而額外包含有圖1所示的第二時(shí)鐘脈沖源40。電路200 會(huì)利用既存的外部時(shí)鐘脈沖(例如第一時(shí)鐘脈沖CK1)為依據(jù)，轉(zhuǎn)換產(chǎn)生出 USB實(shí)體層260輛需的一基礎(chǔ)時(shí)鐘脈沖BCK。由于此實(shí)施例中的USB裝置 并未包含有第二時(shí)鐘脈沖源40，且電路200也不需撥出額外的接腳來(lái)作為與
第二時(shí)鐘脈沖源40連接之用，故本實(shí)施例的USB裝置的整體成本將可降得 更低。
明確地說(shuō)，在此實(shí)施例中，變頻器280負(fù)責(zé)將既存的第一時(shí)鐘脈沖CK1 變頻為具有一基礎(chǔ)頻率的基礎(chǔ)時(shí)鐘脈沖BCK。該基礎(chǔ)頻率為480MHz的因 子，因此鎖相回路264可依據(jù)基礎(chǔ)時(shí)鐘脈沖BCK來(lái)產(chǎn)生序列接口引擎262 所需的480MHz通用序列總線指定時(shí)鐘脈沖RCK1及一 12/30/60MHz時(shí)鐘脈 沖RCK2， 12/30/60MHz時(shí)鐘脈沖RCK2可作為同步化傳送于USB核心240 與USB實(shí)體層260間的平行數(shù)據(jù)的依據(jù)。
一般說(shuō)來(lái)，變頻器280可由成本不高的數(shù)字邏輯電路所實(shí)現(xiàn)，其可包括 由鎖相回路或延遲鎖定回路(DLL)所構(gòu)成的乘法器，以及由計(jì)數(shù)器所構(gòu)成 的除法器。圖3A、圖3B、圖3C為變頻器280的一些范例圖。在圖3A、圖 3B、圖3C上方的范例中，該第一頻率為27MHz，變頻器280a包含一乘法 器302與一除法器304。乘法器302用來(lái)將第一時(shí)鐘脈沖CK1變頻為具有一 第二頻率的一第二時(shí)鐘脈沖CK2 (在此例中該第二頻率為108 MHz)。該第 二頻率與該USB指定頻率存在一公因子(在此例中兩者的公因子為12 MHz)。除法器304用來(lái)將第二時(shí)鐘脈沖CK2變頻為具有該基礎(chǔ)頻率的基 礎(chǔ)時(shí)鐘脈沖BCK (在此例中該基礎(chǔ)頻率為12 MHz，故為480 MHz的因子)。 基礎(chǔ)時(shí)鐘脈沖BCK可提供給鎖相回路264以作為產(chǎn)生時(shí)鐘脈沖RCK1與 RCK2的依據(jù)。
在圖3A、圖3B、圖3C中央的范例中，該第一頻率為27MHz，變頻器 280b包含一除法器312與一乘法器314。除法器312用來(lái)將第一時(shí)鐘脈沖 CK1變頻為具有一第二頻率的一第二時(shí)鐘脈沖CK2(在此例中該第二頻率為 3MHz，其為該USB指定頻率的因子)。乘法器314用來(lái)將第二時(shí)鐘脈沖 CK2變頻為具有該基礎(chǔ)頻率的基礎(chǔ)時(shí)鐘脈沖BCK (在此例中該基礎(chǔ)頻率為 12 MHz，故為480 MHz的因子)。該基礎(chǔ)時(shí)鐘脈沖BCK可提供給鎖相回路 264作為產(chǎn)生時(shí)鐘脈沖RCK1與RCK2的依據(jù)。
在圖3A、圖3B、圖3C下方的范例中，變頻器280c包含一子變頻器322 與一除法器324。子變頻器322由一(或多個(gè))乘法器及/或一(或多個(gè))除法器 組成，用來(lái)將該第一時(shí)鐘脈沖CK1變頻為具有一第二頻率的一第二時(shí)鐘脈 沖CK2 (第二頻率大于該USB指定頻率)。除法器324用來(lái)將該第二時(shí)鐘 脈沖CK2變頻為具有該基礎(chǔ)頻率的基礎(chǔ)時(shí)鐘脈沖BCK(該基礎(chǔ)頻率BCK為 480 MHz的因子)。該基礎(chǔ)時(shí)鐘脈沖BCK可提供給鎖相回路264作為產(chǎn)生 時(shí)鐘脈沖RCK1與RCK2的依據(jù)。
圖4所示為本發(fā)明用以控制一 USB裝置運(yùn)作的電路的另一實(shí)施例示意 圖。本實(shí)施例中的電路400大致相似于圖2所示的電路圖200，不同之處在 于電路400中的USB實(shí)體層460并未如同USB實(shí)體層260 —般包含有一鎖 相回路。除此之外，變頻器480負(fù)責(zé)將第一時(shí)鐘脈沖CK1變頻為一基礎(chǔ)時(shí) 鐘脈沖BCK與一 12/30/60MHz時(shí)鐘脈沖RCK?；A(chǔ)時(shí)鐘脈沖BCK提供給 序列接口引擎462。 12/30/60MHz時(shí)鐘脈沖RCK則用來(lái)同步化傳送于USB 核心440與USB實(shí)體層460間的平行數(shù)據(jù)。
一般說(shuō)來(lái)，變頻器480可由成本不高的數(shù)字邏輯電路所實(shí)現(xiàn)，其可包括 由鎖相回路或延遲鎖定回路所構(gòu)成的乘法器、由計(jì)數(shù)器所構(gòu)成的除法器、以 及多任務(wù)器。圖5、圖6與圖7為變頻器480的一些范例方塊圖。在圖5上 方的范例中，該第一頻率為27MHz，變頻器480a包含一第一乘法器512、 一第一除法器514、 一第二乘法器516與一第二除法器518。第一乘法器512 用來(lái)將第一時(shí)鐘脈沖CK1變頻為具有一第二頻率的一第二時(shí)鐘脈沖CK2(在 此例中該第二頻率為108 MHz，其與該USB指定頻率存在一公因子12 MHz)。第一除法器514用來(lái)將第二時(shí)鐘脈沖CK2變頻為具有一第三頻率 的一第三時(shí)鐘脈沖CK3 (在此例中該第三頻率為12 MHz，并為480 MHz的 因子)。第二乘法器516用來(lái)將第三時(shí)鐘脈沖CK3變頻為具有該基礎(chǔ)頻率 的基礎(chǔ)時(shí)鐘脈沖BCK，在此例中該基礎(chǔ)頻率為480 MHz。基礎(chǔ)時(shí)鐘脈沖BCK 可提供給USB實(shí)體層460作為序列接口引擎462運(yùn)作的依據(jù)。第二除法518為一變量除法器，用來(lái)以40、 16或8為除數(shù)將基礎(chǔ)時(shí)鐘脈沖BCK變頻 為具有一第四頻率的一第四時(shí)鐘脈沖RCK (該第四頻率為12、 30或60 MHz),第四時(shí)鐘脈沖RCK可提供給USB實(shí)體層460，用以同步化傳送于 USB核心440與USB實(shí)體層460間的平行數(shù)據(jù)。圖5下方所示的變頻器480b相似于變頻器480a，兩者都包含有第一乘 法器512、第一除法器514與第二乘法器516。除此之外，變頻器480b另包 含有一第二除法器522與一多任務(wù)器524。本例中的第二除法器522為一變 量除法器，用來(lái)以16或8為除數(shù)將基礎(chǔ)時(shí)鐘脈沖BCK變頻為具有一第四頻 率的一第四時(shí)鐘脈沖CK4 (該第四頻率為30或60 MHz)。多任務(wù)器524 選擇性地輸出第三時(shí)鐘脈沖CK3或第四時(shí)鐘脈沖CK4以作為具有一第五頻 率的一第五時(shí)鐘脈沖RCK (該第五頻率為12、 30或60 MHz)。第五時(shí)鐘 脈沖RCK可提供給USB實(shí)體層460，用以同步化傳送于USB核心440與 USB實(shí)體層460間的平行數(shù)據(jù)。在圖6上方的范例中，該第一頻率為27MHz，變頻器480c包含一第一 乘法器612、 一第一除法器614、 一第二乘法器616與一第二乘法器618。第 一除法器612用來(lái)將第一時(shí)鐘脈沖CK1變頻為具有一第二頻率的一第二時(shí) 鐘脈沖CK2 (在此例中第二頻率為3MHz，并為480 MHz的因子)。第一乘 法器614用來(lái)將第二時(shí)鐘脈沖CK2變頻為具有一第三頻率的一第三時(shí)鐘脈 沖CK3 (在此例中該第三頻率為12MHz，并為480MHz的因子)。第二乘 法器616用來(lái)將第三時(shí)鐘脈沖CK3變頻為具有該基礎(chǔ)頻率的基礎(chǔ)時(shí)鐘脈沖 BCK(在此例中該基礎(chǔ)頻率為480 MHz)?；A(chǔ)時(shí)鐘脈沖BCK可提供給USB 實(shí)體層460以作為序列接口引擎462運(yùn)作的依據(jù)。第二除法器618為一變量 除法器，用來(lái)以40、 16或8為除數(shù)將基礎(chǔ)時(shí)鐘脈沖BCK變頻為具有一第四 頻率的一第四時(shí)鐘脈沖RCK (該第四頻率為12、 30或60MHz)。第四時(shí)鐘 脈沖RCK可提供給USB實(shí)體層460，用以同步化傳送于USB核心440與 USB實(shí)體層460間的平行數(shù)據(jù)。
圖6下方所示的變頻器480d與變頻器480c相似，兩者都包含有第一除 法器612、第一乘法器614與第二乘法器616。除此之外，變頻器480d另包 含有一第二除法器622與一多任務(wù)器624。本例中的第二除法器622為一變 量除法器，用來(lái)以16或8為除數(shù)將基礎(chǔ)時(shí)鐘脈沖BCK變頻為具有一第四頻 率的一第四時(shí)鐘脈沖CK4 (該第四頻率為30或60 MHz)。多任務(wù)器624 用來(lái)選擇性地輸出第三時(shí)鐘脈沖CK3或第四時(shí)鐘脈沖CK4以作為具有一第 五頻率的一第五時(shí)鐘脈沖RCK (該第五頻率為12、 30或60 MHz)。第五 時(shí)鐘脈沖RCK可提供給USB實(shí)體層460，用以同步化傳送于USB核心440 與USB實(shí)體層460間的平行數(shù)據(jù)。
在圖7所示的范例中，變頻器480e包含有一子變頻器712、 一第一除法 器714與一第二除法器716。子變頻器712由一(或多個(gè))乘法器與/或一(或多 個(gè))除法器組成，用來(lái)將第一時(shí)鐘脈沖CK1變頻為具有一第二頻率的一第二 時(shí)鐘脈沖CK2 (在此例中該第二頻率大于該USB指定頻率)。除法器714 用來(lái)將第二時(shí)鐘脈沖CK2變頻為具有該基礎(chǔ)頻率的基礎(chǔ)時(shí)鐘脈沖BCK (該 基礎(chǔ)頻率BCK為480 MHz)?；A(chǔ)時(shí)鐘脈沖BCK可提供給USB實(shí)體層460 以作為序列接口引擎462運(yùn)作的依據(jù)。第二除法器716為一變量除法器，用 來(lái)以40、 16或8為除數(shù)將基礎(chǔ)時(shí)鐘脈沖BCK變頻為具有一第三頻率的一第 三時(shí)鐘脈沖RCK (該第三頻率為12、 30或60 MHz)。第三時(shí)鐘脈沖RCK 可提供給USB實(shí)體層460，用以同步化傳送于USB核心440與USB實(shí)體層 460間的平行數(shù)據(jù)。
前述的實(shí)施例均不需要如圖1所示一般，額外包含有第二時(shí)鐘脈沖源40 來(lái)提供頻率等于該USB指定頻率的因子的時(shí)鐘脈沖CK2。另一方面，該些 實(shí)施例利用一既存的第一時(shí)鐘脈沖CK1產(chǎn)生USB實(shí)體層與USB核心所需的 時(shí)鐘脈沖，其中，第一時(shí)鐘脈沖CK1的頻率不為480 MHz的因子。由于各 實(shí)施例中的USB裝置都不包括第二時(shí)鐘脈沖源40以及將第二時(shí)鐘脈沖源40 連接至系統(tǒng)整合芯片的接腳，故USB裝置的整體成本便能夠下降。 請(qǐng)注意，之前段落中所提及的頻率值以及圖標(biāo)中所示的頻率值僅作為范 例參考。在其它實(shí)施例中，各時(shí)鐘脈沖的頻率值并不一定要與以上所述實(shí)施 例中的時(shí)鐘脈沖的頻率相同。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變 化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1. 一種用以控制一USB裝置運(yùn)作的電路，該電路依具有一第一頻率的 一第一時(shí)鐘脈沖運(yùn)作，所述第一頻率不為一通用序列總線指定頻率的因子，所述電路包含有一變頻器，用來(lái)將所述第一時(shí)鐘脈沖變頻為具有一基礎(chǔ)頻率的一基礎(chǔ)時(shí)鐘脈沖，所述基礎(chǔ)時(shí)鐘脈沖為所述通用序列總線定頻率的一因子；一USB實(shí)體層，耦接于所述變頻器，所述USB實(shí)體層依據(jù)所述基礎(chǔ)時(shí)鐘脈沖運(yùn)作，用以容許所述USB裝置與一外部USB裝置進(jìn)行通信；以及 一USB核心，耦接于所述USB實(shí)體層，用來(lái)控制傳送于所述USB核心與所述USB實(shí)體層間的平行數(shù)據(jù)。
2. 如權(quán)利要求1所述的電路，其中，所述變頻器包含有一乘法器，用來(lái)將所述第一時(shí)鐘脈沖變頻為具有一第二頻率的一第二時(shí) 鐘脈沖，所述第二頻率與所述通用序列總線指定頻率至少存在一公因子；以 及一除法器，耦接于所述乘法器及所述USB實(shí)體層，用來(lái)將所述第二時(shí) 鐘脈沖變頻為具有所述基礎(chǔ)頻率的所述基礎(chǔ)時(shí)鐘脈沖。
3. 如權(quán)利要求2所述的電路，其中，所述USB實(shí)體層包含有-一序列接口引擎，用以容許所述USB裝置與所述外部USB裝置進(jìn)行通信；以及一鎖相回路，耦接于所述除法器及所述序列接口引擎，用來(lái)將所述基礎(chǔ) 時(shí)鐘脈沖變頻為具有所述通用序列總線指定頻率的一通用序列總線指定時(shí) 鐘脈沖，并將所述通用序列總線指定時(shí)鐘脈沖提供給所述序列接口引擎以作 為所述序列接口引擎運(yùn)作的依據(jù)。
4. 如權(quán)利要求l所述的電路，其中，所述變頻器包含有-一除法器，用來(lái)將所述第一時(shí)鐘脈沖變頻為具有一第二頻率的一第二時(shí) 鐘脈沖，所述二頻率為所述通用序列總線指定頻率的一因子；以及一乘法器，耦接于所述除法器及所述USB實(shí)體層，用來(lái)將所述第二時(shí) 鐘脈沖變頻為具有所述基礎(chǔ)頻率的所述基礎(chǔ)時(shí)鐘脈沖。
5. 如權(quán)利要求4所述的電路，其中，所述USB實(shí)體層包含有 一序列接口引擎，用以容許所述USB裝置與所述外部USB裝置進(jìn)行通信；以及一鎖相回路，耦接于所述乘法器及所述序列接口引擎，用來(lái)將所述基礎(chǔ) 時(shí)鐘脈沖變頻為具有所述通用序列總線指定頻率的一通用序列總線指定時(shí) 鐘脈沖，并將所述通用序列總線指定時(shí)鐘脈沖提供給所述序列接口引擎以作 為所述序列接口引擎運(yùn)作的依據(jù)。
6. 如權(quán)利要求l所述的電路，其中，所述變頻器包含有 一子轉(zhuǎn)換器，用來(lái)將所述第一時(shí)鐘脈沖變頻為具有一第二頻率的一第二時(shí)鐘脈沖，所述二頻率高于所述通用序列總線指定頻率；以及一除法器，耦接于所述子轉(zhuǎn)換器及所述USB實(shí)體層，用來(lái)將所述第二 時(shí)鐘脈沖變頻為具有所述基礎(chǔ)頻率的所述基礎(chǔ)時(shí)鐘脈沖。
7. 如權(quán)利要求6所述的電路，其中，所述USB實(shí)體層包含有 一序列接口引擎，用以容許所述USB裝置與所述外部USB裝置進(jìn)行通信；以及一鎖相回路，耦接于所述除法器及所述序列接口引擎，用來(lái)將所述基礎(chǔ) 時(shí)鐘脈沖變頻為具有所述通用序列總線指定頻率的一通用序列總線指定時(shí) 鐘脈沖，并將所述通用序列總線指定時(shí)鐘脈沖提供給所述序列接口引擎以作 為所述序列接口引擎運(yùn)作的依據(jù)。
8. 如權(quán)利要求1所述的電路，其中，所述變頻器包含有 一第一乘法器，用來(lái)將所述第一時(shí)鐘脈沖變頻為具有一第二頻率的一第二時(shí)鐘脈沖，所述第二頻率與所述通用序列總線指定頻率至少存在一公因 子； 一第一除法器，耦接于所述第一乘法器，用來(lái)將所述第二時(shí)鐘脈沖變頻 為具有一第三頻率的一第三時(shí)鐘脈沖，所述第三頻率為所述通用序列總線指定頻率的一因子；以及一第二乘法器，耦接于所述第一除法器，用來(lái)將所述第三時(shí)鐘脈沖變頻 為具有所述基礎(chǔ)頻率的所述基礎(chǔ)時(shí)鐘脈沖，所述基礎(chǔ)頻率等于所述通用序列 總線指定頻率。
9. 如權(quán)利要求8所述的電路，其中，所述變頻器還包含有 一第二除法器，耦接于所述第二乘法器及所述USB實(shí)體層，用來(lái)將所述基礎(chǔ)時(shí)鐘脈沖變頻為具有一第四頻率的一第四時(shí)鐘脈沖，并將所述第四時(shí) 鐘脈沖提供給所述USB實(shí)體層以同步化傳送于所述USB核心與所述USB 實(shí)體層間的平行數(shù)據(jù)。
10. 如權(quán)利要求8所述的電路，其中，所述變頻器還包含有一第二除法器，耦接于所述第二乘法器，用來(lái)將所述基礎(chǔ)時(shí)鐘脈沖變頻 為具有一第四頻率的一第四時(shí)鐘脈沖；以及一多任務(wù)器，耦接于所述第一除法器、所述第二除法器及所述USB實(shí) 體層，用來(lái)選擇性地輸出所述第三時(shí)鐘脈沖或所述第四時(shí)鐘脈沖作為一第五 時(shí)鐘脈沖給所述USB實(shí)體層，以同步化傳送于所述USB核心與所述USB 實(shí)體層間的平行數(shù)據(jù)。
11. 如權(quán)利要求l所述的電路，其中，所述變頻器包含有 一第一除法器，用來(lái)將所述第一時(shí)鐘脈沖變頻為具有一第二頻率的一第二時(shí)鐘脈沖，所述第二頻率為所述通用序列總線指定頻率的一因子；一第一乘法器，耦接于所述第一除法器，用來(lái)將所述第二時(shí)鐘脈沖變頻為具有一第三頻率的一第三時(shí)鐘脈沖，所述第三頻率為所述通用序列總線指定頻率的一因子；以及一第二乘法器，耦接于所述第一乘法器，用來(lái)將所述第三時(shí)鐘脈沖變頻為具有所述基礎(chǔ)頻率的所述基礎(chǔ)時(shí)鐘脈沖，所述基礎(chǔ)頻率等于所述通用序列
12. 如權(quán)利要求ll所述的電路，其中，所述變頻器還包含有一第二除法器，耦接于所述第二乘法器及所述USB實(shí)體層，用來(lái)將所述基礎(chǔ)時(shí)鐘脈沖變頻為具有一第四頻率的一第四時(shí)鐘脈沖，并將所述第四時(shí)鐘脈沖提供給所述USB實(shí)體層以同步化傳送于所述USB核心與所述USB 實(shí)體層間的平行數(shù)據(jù)。
13. 如權(quán)利要求ll所述的電路，其中，所述變頻器還包含有 一第二除法器，耦接于所述第二乘法器，用來(lái)將所述基礎(chǔ)時(shí)鐘脈沖變頻為具有一第四頻率的一第四時(shí)鐘脈沖；以及一多任務(wù)器，耦接于所述第一乘法器、所述第二除法器及所述USB實(shí) 體層，用來(lái)選擇性地輸出所述第三時(shí)鐘脈沖或所述第四時(shí)鐘脈沖作為一第五 時(shí)鐘脈沖給所述USB實(shí)體層，以同步化傳送于所述USB核心與所述USB 實(shí)體層間的平行數(shù)據(jù)。
14. 如權(quán)利要求l所述的電路，其中，所述變頻器包含有-一子轉(zhuǎn)換器，用來(lái)將所述第一時(shí)鐘脈沖變頻為具有一第二頻率的一第二時(shí)鐘脈沖，所述第二頻率高于所述通用序列總線指定頻率；以及一第一除法器，耦接于所述子轉(zhuǎn)換器及所述USB實(shí)體層，用來(lái)將所述 第二時(shí)鐘脈沖變頻為具有所述基礎(chǔ)頻率的所述基礎(chǔ)時(shí)鐘脈沖，所述基礎(chǔ)頻率 等于所述通用序列總線指定頻率。
15. 如權(quán)利要求14所述的電路，其中，所述變頻器還包含有-一第二除法器，耦接于所述第一除法器及所述USB實(shí)體層，用來(lái)將所述基礎(chǔ)時(shí)鐘脈沖變頻為具有一第三頻率的一第三時(shí)鐘脈沖，并將所述第三時(shí) 鐘脈沖提供給所述USB實(shí)體層以同步化傳送于所述USB核心與所述USB 實(shí)體層間的平行數(shù)據(jù)。
16. 如權(quán)利要求1所述的電路，其中，所述通用序列總線指定頻率為480 MHz。
17. 如權(quán)利要求l所述的電路，其中，所述USB實(shí)體層為一通用序列總 線2.0收發(fā)器宏電路單元。
18. 如權(quán)利要求17所述的電路，其中，所述電路還包含有一通用序列總 線2.0收發(fā)器宏電路單元接口 ，用來(lái)連接所述USB實(shí)體層及所述USB核心。
19. 如權(quán)利要求17所述的電路，其中，所述電路還包含有一UTMI+低 針腳數(shù)接口 ，用來(lái)連接所述USB實(shí)體層及所述USB核心。
20. 如權(quán)利要求l所述的電路，其中，所述電路還包含有 一特定應(yīng)用電路，依據(jù)所述第一時(shí)鐘脈沖運(yùn)作，用以控制所述USB裝置的主要功能。
全文摘要
一種用以控制通用序列總線裝置運(yùn)作的電路，其包含一變頻器、一通用序列總線實(shí)體層及一通用序列總線核心。該電路接收具有一第一頻率的一第一時(shí)鐘脈沖，該第一頻率不為一通用序列總線指定頻率的因子。該變頻器將該第一時(shí)鐘脈沖變頻為具有一基礎(chǔ)頻率的一基礎(chǔ)時(shí)鐘脈沖，而該基礎(chǔ)頻率為該通用序列總線指定頻率的因子。該通用序列總線實(shí)體層依據(jù)該基礎(chǔ)時(shí)鐘脈沖運(yùn)作，并容許該通用序列總線經(jīng)由其與一外部通用序列總線裝置進(jìn)行通信。該通用序列總線核心則用以控制于該通用序列總線核心與該通用序列總線實(shí)體層間傳送的平行數(shù)據(jù)。本發(fā)明的用以控制通用序列總線裝置運(yùn)作的電路大大降低了成本。
文檔編號(hào)G06F13/38GK101145142SQ20071014928
公開日2008年3月19日 申請(qǐng)日期2007年9月11日 優(yōu)先權(quán)日2006年9月11日
發(fā)明者吳俊曉 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司