專利名稱：共享的存儲器裝置的制作方法
技術領域：
本發(fā)明涉及一種共享的存儲器裝置，其將多個存儲器系統(tǒng)與如處理器元
件(PE)的處理能力一起合并，所述多個存儲器系統(tǒng)每個由若干存儲器組成，
所述處理器元件共享各存儲器系統(tǒng)中的一些存儲器。
技術背景包括多個存儲器系統(tǒng)的系統(tǒng)可以采用如圖l所示的架構，該架構著重于 并行處理。
在圖1的設置中，PE (處理器元件)1-1到1-4與存儲器2-1到2-4 —對 一 (one-to-one)地連接，設置并行處理優(yōu)先。
這個結構中，每個PE 1與相應的存儲器2以促進并行處理的方式連接。 當引用位于相鄰的PE中的數據時，要求任何PE通過經由主機(host)設備 的路徑以到達目的地。
通過示例性地采用如圖2所示的包括交叉桿(crossbar )(X-bar)的結構， 避免了經由主機設備的繞路(detour )。在美國專利5,471,592中描述了典型的 交叉桿結構。

發(fā)明內容
在如上所述的多PE系統(tǒng)中，為了在所涉及的存儲器之間共享數據，存 儲器到處理器連接可以在有效可擴展的(scalable) ^s出上倍增。在這種情況 下，如圖3所示，連接不是線性地增加，而是關于配置的PE的增長的數目急 速地增力口。
在美國專利5,471,592之前，"具有處理器和存儲器的交叉桿鏈接的多處 理器(Multi-processor with crossbar link of processors and memories )，，,共享的 存儲器系統(tǒng)慣常典型地在SIMD (單指令多數據流)或MIMD (多指令多數 據流)方案下操作。從那時起，實現復雜的應用的需要已經要求存儲器系統(tǒng) 把這兩個特征合并在一起。已經提出了用于支持這種實現的多個基礎技術。
有效的多PE處理假定不是通過傳輸數據、而是通過改變PE到存儲器連
接的目的地來實現。 一般涉及如下三種連接 …全局連接，其允許對所有存儲器的訪問； —局部連接，其可連接到各特定的PE;以及 …指令傳輸路徑，通過其傳輸PE執(zhí)行指令。
交叉桿切換安排有用于使每個連接到每個安裝的存儲器的垂直連接優(yōu)先 的機制。在循環(huán)的(round-robin)基礎上確定連接。
然而，這種方法沒有考慮這樣的情況，其中大量配置的PE導致巨大數 量的交叉桿連接。還沒有提出對策來處理這個問題。
如圖4A和4B所示，已經提出數據傳輸路徑的分層結構，以最小化這些 路徑的增加，其中PE數目已經增長。這種措施(measure)需要增加與數據 傳輸無關的冗余特征，如用于支持分層結構的連接端口設置。
考慮到上面的情況已提出本發(fā)明，并且本發(fā)明提供了一種共享的存儲器 裝置，能夠在有效可擴展的基礎上擴展多個處理器到存儲器的連接。
實現本發(fā)明并且根據它的一個實施例，提供一種共享的存儲器裝置，其 包括多個處理器元件；多個存儲器模塊，其配置為可由多個處理器元件訪 問；以及連接裝置，其配置為使來自多個處理器元件的特定處理器元件能夠 訪問來自多個存儲器模塊的特定存儲器模塊；其中允許多個存儲器元件經由 連接裝置訪問多個存儲器系統(tǒng)，每個存儲器系統(tǒng)由至少一個存儲器模塊組成； 并且其中可由不同處理器元件訪問的多個存儲器系統(tǒng)的每一個，允許多個存 儲器模塊由不同處理器元件部分地共享和訪問。
優(yōu)選地，多個存儲器系統(tǒng)可能以這樣的方式構造，使得定位互相臨近的 處理器元件能夠訪問共享的存儲器模塊。
優(yōu)選地，根據本發(fā)明的共享的存儲器裝置可能還包括仲裁電路，其配置 為以優(yōu)先順序排列(prioritize)來自多個處理器元件的、訪問任一存儲器模塊 的同時請求，并且使各請求處理器元件按照以優(yōu)先順序排列的次序訪問存儲 器模塊。
優(yōu)選地，本發(fā)明的共享的存儲器裝置可能還包括控制器，其配置為與外 部實體通信，并且控制對多個存儲器模塊的訪問，其中控制器能夠經由連接 裝置訪問所有的存儲器模塊。
根據本發(fā)明的另一個實施例，提供了一種共享的存儲器設備，其具有多
個共享的存儲器裝置，每個裝置包括多個處理器元件；多個存儲器模塊； 連接裝置，其配置為使來自多個處理器元件的特定處理器元件能夠訪問來自 多個存儲器模塊的特定存儲器模塊；以及控制器，其配置為與外部實體通信， 并且控制多個存儲器模塊的訪問；其中允許多個存儲器元件經由連接裝置訪 問多個存儲器系統(tǒng)，每個存儲器系統(tǒng)由至少一個存儲器模塊組成；其中可由 不同處理器元件訪問的多個存儲器系統(tǒng)的每一個，允許多個存儲器模塊由不 同處理器元件部分地共享和訪問；并且其中多個共享的存儲器裝置的控制器 通過總線安排連接。
根據本發(fā)明的另一個實施例，提供一種共享的存儲器裝置，其包括多 個處理器元件；多個存儲器系統(tǒng)，每個系統(tǒng)由至少一個存儲器模塊組成，該 模塊可由多個處理器元件訪問；以及多個接口，其與多個處理器元件以及多 個存儲器模塊相連接；其中多個處理器元件能夠訪問多個存儲器系統(tǒng)，每個
存儲器系統(tǒng)由至少一個存儲器模塊構成；其中可由不同處理器元件訪問的多 個存儲器系統(tǒng)的每一個，允許多個存儲器模塊由不同處理器元件部分地共享 和訪問；其中總線布線(bus wiring)被映射(map)在多個存儲器系統(tǒng)上。
優(yōu)選地，多個存儲器接口可以位于穿過多個存儲器系統(tǒng)的多個處理器元 件的對面；其中組成多個存儲器系統(tǒng)的多個存儲器模塊可以在與第一方向基 本上垂直的第二方向上并行排列，在第一方向上多個存儲器接口位于多個處 理器元件的對面；并且其中多個處理器元件、多個存儲器接口、以及多個存 儲器模塊可以由連接布線相連接，該連接布線以矩陣方式排列在多個存儲器 系統(tǒng)上的第一和第二方向。
優(yōu)選地，本發(fā)明的共享的存儲器裝置可以還包括在第二方向上布線的公 用 (common bus )總線。
根據本發(fā)明，如上所述，多個處理器元件獲得了對存儲器模塊的訪問， 該存儲器模塊經由連接裝置組成了存儲器系統(tǒng)。在這個設置中，可由不同處 理器元件訪問的每個存儲器系統(tǒng)允許多個存儲器模塊由不同處理器元件部分 地共享和訪問。
就是說，構造本發(fā)明的存儲器裝置以便在有效可擴展的基礎上、通過存 儲器連接多個處理器元件。


圖l是顯示多處理器設置的典型架構示意圖； 圖2是顯示裝備交叉桿的多處理器設置的典型架構示意圖； 圖3是解釋處理器元件(PE)擴展時遇到的挑戰(zhàn)的示意圖； 圖4A和4B是顯示典型結構的示意圖，該結構使用最小化PE擴展時數 據傳輸路徑的增加的端口排列；圖5是顯示體現本發(fā)明的共享的存儲器裝置的系統(tǒng)配置示意圖；圖6是顯示體現本發(fā)明的共享的存儲器裝置中的信號路徑的典型連接示意圖；圖7是組成訪問仲裁過程的步驟的流程圖，該過程用于仲裁PE(n)和 PE(n+l)對存儲器組(memory bank) MEM(2n)的訪問；圖8是顯示共享的存儲器裝置的示意圖，其中允許3個或更多的PE核 心訪問一個存儲器組；圖9是解釋如何分層擴展部分共享的多端口 PE排列的示意圖；圖IO是顯示存儲器組如何由總線布線物理地映射(總線映射的存儲器) 的示意圖；圖11是顯示總線映射的存儲器的讀取塊如何典型地布線的示意圖；以及 圖12是顯示總線映射的存儲器的寫入塊如何典型地布線的示意圖。
具體實施方式
現在將參照附圖來描述本發(fā)明的優(yōu)選實施例。 圖5是顯示體現本發(fā)明的共享的存儲器裝置的系統(tǒng)配置示意圖。 在圖5中，共享的存儲器裝置IO有直接存儲器存取(DMA)控制器11, 多個(例如，16個)PE核心12-0到12-15，部分重疊的多端口裝置(以下稱 為重疊多端口裝置)13，組成存儲器組(例如，SRAM組)14-0到14-63的 多個(例如，64個)存儲器模塊，以及仲裁電路15。在圖5的共享的存儲器裝置中，存儲器組14-0到14-63被劃分為多個存 儲器系統(tǒng)M0到M15，每個存儲器系統(tǒng)由連續(xù)形成的八個組組成。說明性地， 存儲器系統(tǒng)MO由八個存儲器組14-0到14-7組成。鄰近存儲器系統(tǒng)MO的存 儲器系統(tǒng)Ml由八個存儲器組14-4到14-11形成，并與存儲器系統(tǒng)M0共享 四個存儲器組14-4到14-7。同樣地，鄰近存儲器系統(tǒng)M1的存儲器系統(tǒng)M2 由八個存儲器組14-8到14-15組成，并與存儲器系統(tǒng)Ml共享四個存儲器組14-8到14-11。以此方式，每個存儲器系統(tǒng)M3到M15由八個存儲器組組成，包括與鄰 近的存儲器系統(tǒng)共享的四個存儲器組。只有存儲器系統(tǒng)M15由四個存儲器組組成。在圖5的共享的存儲器裝置10中，說明性地允許每個PE核心12-0到 12-15訪問八個存儲器組(16千字節(jié))。PE核心12-0到12-15可訪問的每個 存儲器組有八千字節(jié)在多個PE (如那些互相鄰近的)之間共享。這不是完全 的交叉桿連接設置。對于剩下部分存儲器組沒有連接，并發(fā)嘗試訪問任何給 定的SRAM組通過仲裁來解決。盡管任何一個PE核心除了可直接訪問的存儲器組之外、還嘗試同時訪 問SRAM組，可能降低效率，但是共享的存儲器組的數目可以如此確定，以 便使這種可能性成為罕見的情況。這使得有可能防止在該點的數據傳輸效率 的任何下降顯著地促使(contribute to )總的系統(tǒng)效率的下降。圖6是顯示體現本發(fā)明的共享的存儲器裝置中的信號路徑的典型連接示 意圖。在圖6中，為了簡化和圖示的目的，所配置的每個存儲器系統(tǒng)由四個存 儲器組組成。存儲器系統(tǒng)M0由存儲器組14-0到14-3組成；存儲器系統(tǒng)Ml由存儲器 組14-2到14-5組成；存儲器系統(tǒng)M2由存儲器組14-4到14-7組成；存儲器 系統(tǒng)M3由存儲器組14-6到14-9組成。在圖6的共享的存儲器裝置10A中，每個PE核心12-0到12-3有用于訪 問四個存儲器組的路徑。在任何給定的一對PE核心共享兩個存儲器組的情 形，PE核心12-n有對存儲器組MEM(2 x n)、 MEM(2 x n+l)、 MEM(2 x n+2)、 以及MEM(2 x n+3)的訪問；并且PE核心12-n和PE核心12-n+l在其間共享 MEM(2 x n+2)和MEM(2 x n+3)。在圖6的共享的存儲器裝置IOA中，DMA控制器ll有經由重疊多端口 裝置13對所有的存儲器組14-0到14-9的訪問。PE核心12-0可以有對存儲器組14-0到14-3的訪問。PE核心12-1對存儲器組14-2到14-5。PE核心12-2對存儲器組14-4到14-7。PE核心12-3對存儲器組14-6到14-9。 在本發(fā)明的上述實施例中，來自外部用于PE核心的初始處理的數據的傳輸由DMA控制器11實現。用于使用DMA控制器11執(zhí)行這種數據傳輸的 典型方法描述如下。在數據從外部要傳輸到特定的存儲器組或要從特定的存儲器組輸出到外 部的情況下，PE核心12-0到12-3之一發(fā)送凄t據傳輸請求到DMA控制器11。 依次地(intum)， DMA控制器11將傳輸數據到各指定地址的請求發(fā)送到仲 裁電路15,并且等待對傳輸的許可。當仲裁電路15給予許可時，DMA控制器11將外部數據總線與特定的存 儲器組連接。當接連地輸出指定的地址時，DMA控制器11繼續(xù)控制數據的 傳輸，以產生外部數據總線和存儲器組之間的數據傳輸。下面是如何可以在各PE之間共享和傳輸數據的描述。在圖6中，輸入 到PE核心12-0的數據放入存儲器組14-0。 PE核心12-0讀取和處理在存儲 器14-0中所包含的。處理的結果輸出到存儲器組14-2和14-3。在輸出重要(significant)數據到存儲器組14-2或14-3后，PE核心12-0 在存儲器組14-2中的特定地址A-l開啟(turn on)重要性檢查位(check bit )。在完成它自己的處理后，PE核心12-1 ;險查以確定PE核心12-0是否開 啟地址A-l。如果發(fā)現地址A-l開啟，PE核心12-1開始從存儲器組14-2或 14-3讀取數據，并且在取回的(retrieved)數據上操作。PE核心12-1輸入和處理方文入存儲器組14-2和14-3的數據，并且輸出處 理結果到存儲器組14-4。在完成它自己的處理后，PE核心12-2發(fā)送傳輸數 據到外部的請求到DMA控制器11。依次地，DMA控制器11在外部總線上 將重要數據從存儲器組14-4輸出到外部。PE核心12-0到12-3傳輸數據到存儲器組和從存儲器組傳輸數據如下 每個PE核心發(fā)送數據傳輸請求地址到仲裁電路15。依次地，仲裁電路15在 循環(huán)的基礎上(on a round-robin basis )以優(yōu)先順序排列其它PE核心和DMA 控制器，并且授予請求PE核心傳輸數據的許可。圖7是組成訪問仲裁過程的步驟的流程圖，該過程用于仲裁PE(n)和 PE(n+l)對存儲器組MEM(2n)的訪問。下面是這個訪問仲裁過程的描述。在隨 后的描述中，參考符號"PE"代表PE核心。在芯片復位后過程立即開始。在步驟ST1，做檢查以確定PE(n)是否已經 請求對MEM(2n)的訪問。如果沒有發(fā)現這樣的請求，那么控制轉到步驟ST6， 并且做檢查以查看PE(n+l)是否已經請求對MEM(2n)的訪問。如果在步驟ST1發(fā)現PE(n)已經請求對MEM(2n)的訪問，那么到達步驟 ST2。在步驟ST2, PE(n)被許可訪問MEM(2n),并且PE(n+l)被拒絕訪問 MEM(2n)。在步驟ST3,用于計數預定時間段的計數器被初始化。初始化后，計數 器開始倒計數。在步驟ST4,再做檢查以確定PE(n)是否已經請求對MEM(2n) 的訪問。在步驟ST5,只要從計時器的計數中沒有檢測到超時，就重復檢查 以查看是否來自PE(n)對MEM(2n)訪問的請求持續(xù)。如果在步驟ST5檢測到 超時，那么到達步驟ST6。步驟ST6和隨后的步驟與上述步驟相似。在步驟ST6,做檢查以確定 PE(n+l)是否已經請求對MEM(2n)的訪問。如果沒有^:測到這樣的請求，那么 又到達步驟ST1 ，并且做檢查以查看PE(n)是否已經請求對MEM(2n)的訪問。如果在步驟ST6發(fā)現PE(n+l)已經請求對MEM(2n)的訪問，那么到達步 驟ST7。在步驟ST7， PE(n+l)被許可訪問MEM(2n)，并且PE(n)被拒絕訪問 MEM(2n)。在步驟ST8,用于計數預定時間段的計數器被初始化。初始化后，計數 器開始倒計數。在步驟ST9，再做檢查以確定PE(n+l)是否已經請求對MEM(2n) 的訪問。在步驟STIO,只要從計時器的計數中沒有檢測到超時，就重復檢查 以查看是否來自PE(n+l)對MEM(2n)的訪問的請求持續(xù)。如果在步驟ST10 檢測到超時，那么控制返回到開始階段。圖8是顯示共享的存儲器裝置的示意圖，其中允許三個或更多的PE核 心訪問一個存儲器組。下面是這個設置的描述，其中許可三個或更多的PE核心對單個存儲器 組的訪問。圖8中的共享的存儲器裝置IOB有存儲器系統(tǒng)MO,該存儲器系統(tǒng)由六 個存儲器組14-0到14-5組成。從存儲器單元(即，存儲器組)的觀點看，不需要保持算術單元(如PE 核心)的數目恒定，所述PE核心獲得對配置的每個存儲單元的訪問。在圖8的設置中，PE核心12-0可以有對存儲器組14-0到14-5的訪問。存儲器組14-1可以被3個PE核心12-0、 12-1和12-2訪問。存儲器組14-6可以被PE核心12-2和12-3訪問。
上面的設置未用簡單的重疊公式表征。盡管該設置有四個處理單元(即， PE核心)和十個存儲器單元(存儲器組)，但是這些數目不是限制本發(fā)明， 而是為了說明的目的特別給定的。圖9是如何分層擴展部分共享的多端口 PE安排的解釋性示意圖。 下面是如何進行分層擴展的描述，其中發(fā)現DMA傳輸成為瓶頸。 在大量數據在PE核心之間傳輸期間，歸因于爭用(contention)的、任何性能的下降能夠被顯著地減輕。然而，在外部和存儲器組之間的數據傳輸期間、PE核心同時處理多個功能的情形，爭用的可能性可能增加。通過在分層結構中放置如圖8所示PE陣列，說明性地處理這種可能性。 如對于圖5的基本結構，PE陣列由各層組成，每層由16個PE和一個DMA控制器組成。各層由AXI (Advanced Extensible Interface,高級可擴展接口 )總線20互相連接，以形成存儲器裝置100。該設置中重要的是最小化這樣的AXI連接的PE層的數目。本發(fā)明提出了有助于最小化層計數的安排。圖10是顯示存儲器組如何由總線布線物理地映射(總線映射存儲器)的示意圖。圖11和12圖示了典型的總線映射存儲器如何布線。圖11示意性地描述 了總線映射存儲器的讀取塊如何典型地布線。圖12是顯示總線映射存儲器的 寫入塊如何典型地布線的示意圖。參照圖10的如下描述是總線映射存儲器的典型結構和可訪問范圍。存儲器系統(tǒng)M00到M15是組成存儲器的單元，每個存儲器系統(tǒng)由一個 或多個存儲器組(圖示的)組成?？偩€結構被布置在存儲器系統(tǒng)上?？偩€是 由存儲器組上沒有使用的布線層組成。存儲器系統(tǒng)M00到M15對稱地位于存儲器接口 IF00到IF07的兩邊。 PE核心位于存儲器系統(tǒng)M00到M15的外部，并且位于存儲器系統(tǒng)M00到 M15的兩邊。最小的系統(tǒng)配置由兩個PE、兩個存儲器系統(tǒng)(存儲器組)、和 一個存儲器接口組成。這個系統(tǒng)完全可擴展，并且能夠以不受限制的方式橫向地擴展。圖10 顯示了排列為16個PE (PE00到PE15)系統(tǒng)設置的八個最小配置。存儲器系統(tǒng)M00、 M02、 M04、 M06、 M08、 MIO、 M12和M14在圖10 中建立的直角坐標的X方向(第二方向)上并行排列。 類似地，存4諸器系統(tǒng)M01、 M03、 M05、 M07、 M09、 Mll、 M13和M15 在圖10中建立的直角坐標的X方向(第二方向)上并行排列。在圖IO提供的直角坐標的Y方向(第一方向)，存儲器系統(tǒng)MOO和MOl 關于存儲器接口 IFOO對稱地排列(position)。在Y方向上鄰近于存儲器系統(tǒng) MOO安置PEOO,并且在Y方向上鄰近于存儲器系統(tǒng)MOl安置PEOl。存儲器 接口 IFOO能夠安排為被存儲器系統(tǒng)MOO和M01共享。在直角坐標的Y方向(第一方向)，存儲器系統(tǒng)M02和M03關于存儲器 接口IF01對稱地排列。在Y方向上鄰近于存^I器系統(tǒng)M02安置PE02,并且 在Y方向上鄰近于存儲器系統(tǒng)M03安置PE03。存儲器接口 IF01能夠安排為 被存儲器系統(tǒng)M02和M03共享。在直角坐標的Y方向(第一方向)，存儲器系統(tǒng)M04和M05關于存儲器 接口IF02對稱地排列。在Y方向上鄰近于存儲器系統(tǒng)M04安置PE04，并且 在Y方向上鄰近于存儲器系統(tǒng)M05安置PE05。存儲器接口 IF02能夠安排為 被存儲器系統(tǒng)M04和M04共享。在直角坐標的Y方向(第一方向)，存儲器系統(tǒng)M06和M07關于存儲器 接口IF03對稱地排列。在Y方向上鄰近于存儲器系統(tǒng)M06安置PE06,并且 在Y方向上鄰近于存儲器系統(tǒng)M07安置PE07。存儲器接口 IF03能夠安排為 被存儲器系統(tǒng)M06和M07共享。在直角坐標的Y方向(第一方向)，存儲器系統(tǒng)M08和M09關于存儲器 接口IF04對稱地排列。在Y方向上鄰近于存儲器系統(tǒng)M08安置PE08，并且 在Y方向上鄰近于存儲器系統(tǒng)M09安置PE09。存儲器接口 IF04能夠安排為 被存儲器系統(tǒng)M08和M09共享。在直角坐標的Y方向(第一方向)，存儲器系統(tǒng)MlO和Mll關于存儲器 接口IF05對稱地排列。在Y方向上鄰近于存儲器系統(tǒng)MIO安置PEIO,并且 在Y方向上鄰近于存儲器系統(tǒng)Mll安置PEll。存儲器接口 IF05能夠安排為 被存儲器系統(tǒng)MlO和Mll共享。在直角坐標的Y方向(第一方向)，存儲器系統(tǒng)M12和M13關于存儲器 接口IF06對稱地排列。在Y方向上鄰近于存儲器系統(tǒng)M12安置PE12,并且 在Y方向上鄰近于存儲器系統(tǒng)M13安置PE13。存儲器接口 IF06能夠安排為 被存儲器系統(tǒng)M12和M13共享。在直角坐標的Y方向(第一方向)，存儲器系統(tǒng)M14和M15關于存儲器
接口 IF07對稱地排列。在Y方向上鄰近于存儲器系統(tǒng)M14安置PE14,并且 在Y方向上鄰近于存儲器系統(tǒng)M15安置PE15。存儲器接口 IF07能夠安排為 4皮存4諸器系統(tǒng)M14和M15共享?？偩€映射存儲器的可訪問范圍現在將參照圖10描述。 每個PE可以有對兩個縱向排列(Y方向，或第一方向)的存儲器組的 直接訪問，并且有到與這兩個存儲器組橫向鄰近的存儲器組的直接訪問。就 是說，在存儲器組陣列極端橫向末端(X方向，或第二方向)的PEOO、 PEOl、 PE14和PE15的每一個，有四個可直接訪問的存儲器組；其它的PE02到PE13 每一個有六個可直接訪問的存儲器組。每個EP用公用橫向總線(common lateral bus ) CBSL訪問其它存儲器系 統(tǒng)的存儲器組?？梢越浻蒁MA控制器依次訪問公用橫向總線CBSL。公用橫 向總線CBSL的使用允許每一個EP有對所有存儲器組的間接訪問。當利用公用橫向總線CBSL時，由于來自全部PEOO到15的訪問嘗試的 集中，所以能夠限制總線結構的頻帶。然而，在由多個PE組成的多處理器環(huán)境中，每個PE很少訪問全部存儲 器區(qū)域。多數情況下，每個PE通過只獲取對有限的存儲器區(qū)域的訪問來處理 分配給它的任務。在此意義上，上面的結構組成了形成多數多處理器環(huán)境的系統(tǒng)，保證可 擴展性，并且減少布線資源的使用。參照圖11和12的如下描述是總線映射存儲器如何典型地布線。如上所述，總線被布置在存儲器系統(tǒng)(存儲器組)上。如此布線的存儲 器系統(tǒng)(組)分成兩類"偶數(even)"和"奇數(odd)"組。存在對所有存儲器系統(tǒng)公用的底層；頂部總線部分將存儲器系統(tǒng)分為"偶 數"和"奇數"存儲器組。安裝時兩類存儲器組橫向地交替。"偶數，，和"奇數，，之間的區(qū)別在于橫向布線設置的地方。這個系統(tǒng)中， 如上所述，每個PE能夠有對鄰近的橫向安置的(X方向)存儲器組的訪問。 如果它們位于兩個鄰近存儲器組上的同樣位置，那么用于從一個存儲器組到 另一個存儲器組橫向移動數據的總線部分(segment)將會物理地沖突。在總 線結構由"偶數"和"奇數，，部分組成的情況下，它們在鄰近的存儲器組之 間就不沖突。前面的描述是關于根據本發(fā)明的典型存儲器裝置的基本構造。依賴于總 線如何布線可以有許多其它變化。一種這樣的變化是總線被共享用于對存儲器接口的對邊(opposite side )的訪問的系統(tǒng)。在這個情況下，需要用于布線的區(qū)域被減少。另一種變化，如圖11和12所述，涉及實現合并多個讀取和寫入塊的系統(tǒng)。這個設置有助于提高總線性能。在圖11中，參考數字30代表選擇器，40代表讀取端口， 50代表寫入端 口，以及60代表數據流。依賴于將實現此系統(tǒng)的可接受的成本和用戶要求的 性能可以采用上述的任何一種變化。如上所述，本發(fā)明的一個實施例是一種共享的存儲器裝置，其包括多 個處理器元件PE12-0到.12-15;多個存儲器模塊14-0到14-63,其配置為可 由多個處理器元件訪問；以及連接裝置13,其配置為使來自多個處理器元件 的特定處理器元件能夠訪問來自多個存儲器模塊的特定存儲器模塊；其中允 許多個存儲器元件經由連接裝置訪問多個存儲器系統(tǒng)M0到M15,每個存儲 器系統(tǒng)由至少一個存儲器模塊組成；并且其中可由不同處理器元件訪問的多 個存儲器系統(tǒng)的每一個，允許多個存儲器模塊由不同處理器元件部分地共享 和訪問。優(yōu)選地，共享的存儲器裝置還可以包括仲裁電路15,其配置為以優(yōu) 先順序排列來自多個處理器元件的、訪問任一存儲器模塊的同時請求，并且 使各請求處理器元件按照以優(yōu)先順序排列的次序訪問所述存儲器模塊。這些 安排提供了如下主要效果當任何被PE使用的工作存儲器模塊適于在PE之間的數據傳輸時，可以 減少用于通信目的的存儲器模塊。所需要做的全部是改變對存儲器訪問的方 向。用于通信需要的時間因而接近零。當PE數目上升時，PE和存儲器之間的連接資源量對于PE計數線性地 增加。這使得可能可擴展地安裝和所需一樣多的PE。當所有PE能夠對所有存儲器模塊訪問時，盡管有足夠的(substantial) 利用的資源量，但好處可能顯得不成比例地少。然而，上述的實施例涉及PE 對存儲器訪問的有限的嘗試的仲裁。這使得仲裁PE對任何一個存儲器訪問的 爭用的嘗試變得簡單。本發(fā)明還可以應用于總線映射存儲器，并且優(yōu)點同樣地顯著。就是說，系統(tǒng)配置是完全可擴展的。布線量和功消耗，兩個當所配置的PE數目已增長時可能增加的因素，
能夠被減少。即使當PE數目升高，頻帶也不下降。本領域的技術人員應該理解，各種修改、組合、子組合和替換可以根據 設計要求和其它因素出現，只要它們在權利要求或其等價物的范圍之內。相關專利申請的交叉引用本發(fā)明包含與在2006年9月19日向日本專利局提交的日本專利申請JP 2006-252390相關的主題，在此通過引用包括該申請的所有內容。
權利要求
1.一種共享的存儲器裝置，其包括多個處理器元件；多個存儲器模塊，其配置為可由所述多個處理器元件訪問；以及連接裝置，其配置為使來自所述多個處理器元件的特定處理器元件能夠訪問來自所述多個存儲器模塊的特定存儲器模塊；其中允許所述多個存儲器元件經由所述連接裝置訪問多個存儲器系統(tǒng)，每個存儲器系統(tǒng)由至少一個存儲器模塊組成；以及其中可由不同處理器元件訪問的所述多個存儲器系統(tǒng)的每一個，允許所述多個存儲器模塊由所述不同處理器元件部分地共享和訪問。
2. 根據權利要求l所述的共享的存儲器裝置，其中所述多個存儲器系統(tǒng) 以這樣的方式構造，使得定位互相臨近的處理器元件能夠訪問共享的存儲器 模塊。
3. 根據權利要求1所述的共享的存儲器裝置，還包括仲裁電路，其配置為以優(yōu)先順序排列來自多個處理器元件的、訪問任一 存儲器模塊的同時請求，并且使各請求處理器元件按照以優(yōu)先順序排列的次 序訪問所述存儲器模塊。
4. 根據權利要求1所述的共享的存儲器裝置，還包括控制器，其配置為與外部實體通信，并且控制對所述多個存儲器模塊的 訪問，其中所述控制器能夠經由所述連接裝置訪問所有的存儲器模塊。
5. —種共享的存儲器設備，其包括多個共享的存儲器裝置，每個存儲器 裝置包括多個處理器元件； 多個存儲器模塊；連接裝置，其配置為使來自所述多個處理器元件的特定處理器元件能夠 訪問來自所述多個存儲器模塊的特定存儲器模塊；以及控制器，其配置為與外部實體通信，并且控制對所述多個存儲器模塊的 訪問；其中允許所述多個存儲器元件經由所述連接裝置訪問多個存儲器系統(tǒng)， 每個存儲器系統(tǒng)由至少一個存儲器模塊組成； 其中可由不同處理器元件訪問的所述多個存儲器系統(tǒng)的每一個，允許所述多個存儲器^t塊由所述不同處理器元件部分地共享和訪問；以及 其中所述多個共享的存儲器裝置的控制器由總線安排連接。
6. 根據權利要求5所述的共享存儲器設備，其中所述多個存儲器系統(tǒng)以 這樣的方式構造，使得定位互相臨近的處理器元件能夠訪問共享的存儲器模 塊。
7. 根據權利要求5所述的共享存儲器設備，其中每個所述共享的存儲器 裝置還包括仲裁電路，其配置為以優(yōu)先順序排列來自多個處理器元件的、訪問任一 存儲器模塊的同時請求，并且使各請求處理器元件按照以優(yōu)先順序排列的次 序訪問存儲器模塊。
8. 根據權利要求5所述的共享存儲器設備，其中所述各控制器能夠經由 所述各連接裝置訪問所有的存儲器模塊。
9. 一種共享的存儲器裝置，其包括 多個處理器元件；多個存儲器系統(tǒng)，每個存儲器系統(tǒng)由至少一個存儲器模塊組成，該模塊 可由所述多個處理器元件訪問；以及多個接口，其與所述多個處理器元件相連接，并與所述多個存儲器4莫塊相連接；其中所述多個處理器元件能夠訪問所述多個存儲器系統(tǒng)，每個存儲器系 統(tǒng)由至少一個存儲器模塊組成；其中可由不同處理器元件訪問的所述多個存儲器系統(tǒng)的每一個，允許所 述多個存儲器模塊由所述不同處理器元件部分地共享和訪問；以及其中總線布線被映射在所述多個存儲器系統(tǒng)上。
10. 根據權利要求9所述的共享的存儲器裝置，其中所述多個存儲器接 口位于穿過所述多個存儲器系統(tǒng)的所述多個處理器元件的對面；其中組成所述多個存儲器系統(tǒng)的所述多個存儲器模塊，在與第一方向基 本上垂直的第二方向上并行排列，其中所述多個存儲器接口位于所述多個處 理器元件的對面；以及其中所述多個處理器元件、所述多個存儲器接口、以及所述多個存儲器 模塊由連接布線相連接，該連接布線以矩陣方式排列在所述多個存儲器系統(tǒng)上的所述第 一和所述第二方向。
11. 根據權利要求9所述的共享的存儲器裝置，還包括 在所述第二方向上布線的公用總線。
12. 根據權利要求IO所述的共享的存儲器裝置，還包括在所述第二方向上布線的公用總線。
全文摘要
公開了一種共享的存儲器裝置，其包括多個處理器元件；多個存儲器模塊，其配置為可以由多個處理器元件訪問；以及連接裝置，其配置為使來自多個處理器元件的特定處理器元件能夠訪問來自多個存儲器模塊的特定存儲器模塊；其中允許多個存儲器元件經由連接裝置訪問多個存儲器系統(tǒng)，每個存儲器系統(tǒng)由至少一個存儲器模塊組成；并且其中可由不同處理器元件訪問的多個存儲器系統(tǒng)的每一個，允許多個存儲器模塊由不同處理器元件部分地共享和訪問。
文檔編號G06F15/16GK101149727SQ20071015478
公開日2008年3月26日 申請日期2007年9月19日 優(yōu)先權日2006年9月19日
發(fā)明者大森睦弘, 柏谷元史 申請人:索尼株式會社