專(zhuān)利名稱(chēng)：用于可編程邏輯器件的大型乘法器的制作方法
用于可編程邏輯器件的大型乘法器
背景技術(shù)：
001本發(fā)明涉及可編程邏輯器件(PLD)，而更具體地說(shuō)，涉及可以 包含于這些器件中來(lái)執(zhí)行大型乘法運(yùn)算的專(zhuān)用處理模塊的使用。
002隨著使用PLD的應(yīng)用的復(fù)雜度增加，設(shè)計(jì)包含除通用可編程邏 輯設(shè)備的模塊之外的專(zhuān)用處理模塊的PLD變得更加普通。這種專(zhuān)用處 理模塊可以包括PLD上的電路集合，該P(yáng)LD己部分或完全被硬連線(xiàn)來(lái) 執(zhí)行一個(gè)或多個(gè)專(zhuān)門(mén)的任務(wù)，如邏輯或數(shù)學(xué)運(yùn)算。專(zhuān)用處理模塊也可 以包含一個(gè)或多個(gè)專(zhuān)用結(jié)構(gòu)，如可配置存儲(chǔ)元件陣列。通常被用于這 些專(zhuān)用處理模塊中的結(jié)構(gòu)示例包括乘法器、算術(shù)邏輯單元(ALU)、 桶型移位器、各種存儲(chǔ)元件(如先進(jìn)先出(FIFO)/后進(jìn)先出(LIFO)/系 統(tǒng)安裝輔助軟件任選(SIPOy隨機(jī)存取存儲(chǔ)器(RAMy只讀存儲(chǔ)器 (ROM)/中央地址存儲(chǔ)器(CAM)模塊和寄存器文件)、與門(mén)(AND)/與非 門(mén)(NAND)/或門(mén)(ORy或非門(mén)(NOR)陣列等，或這些結(jié)構(gòu)的組合。
003已被用于PLD的一種特別有用的專(zhuān)用處理模塊是數(shù)字信號(hào)處理
(DSP)模塊，該模塊可以被用于處理，例如，音頻信號(hào)。這種模塊也 往往被稱(chēng)為乘法-累加("MAC")模塊，因?yàn)樗鼈儼糜趫?zhí)行乘法運(yùn) 算，以及求和和/或乘法運(yùn)算的累加的結(jié)構(gòu)。
004例如，加利福尼亞州圣何塞的Altera公司所出售的名為 STRATIX II的PLD包括DSP模塊，每個(gè)DSP模塊包括四個(gè)18X 18乘 法器。這些DSP模塊中的每一個(gè)還包括加法器和寄存器，以及允許各 種部件以不同方式進(jìn)行配置的可編程連接器(如多路轉(zhuǎn)換器)。在每一 個(gè)這種模塊中，乘法器不僅可以配置為四個(gè)獨(dú)立的18X18乘法器，還 可以配置為四個(gè)更小的乘法器，或者一個(gè)更大的(36X36)乘法器。 此外，可以執(zhí)行一個(gè)18X18的復(fù)數(shù)乘法(針對(duì)每個(gè)實(shí)部和虛部其分解 為兩個(gè)18X18的乘法運(yùn)算)。
005盡管這一 DSP模塊可以被配置為高達(dá)36X36的乘法器，但用戶(hù)可能想要生成更大的乘法器。例如，盡管在IEEE 754-1985標(biāo)準(zhǔn)下 36X36乘法器可以支持25X25的單精度乘法運(yùn)算，但對(duì)于雙精度乘法 運(yùn)算它就太小了。盡管來(lái)自多個(gè)DSP模塊的乘法器可以被共同用來(lái)實(shí) 現(xiàn)雙精度乘法運(yùn)算，但將乘法器相互聯(lián)接所需要的邏輯要提前由用戶(hù) 在DSP模塊之外的通用可編程邏輯電路中進(jìn)行編程，這就使得它運(yùn)行 緩慢而缺乏效率，同時(shí)占用可能用作其它用途的通用設(shè)備。

發(fā)明內(nèi)容
006本發(fā)明涉及用于PLD的專(zhuān)用處理模塊，所述PLD在所述模塊中 配備有邏輯電路以便于實(shí)現(xiàn)比在任何單一專(zhuān)用處理模塊內(nèi)所能執(zhí)行的 更大的乘法運(yùn)算性能，以此降低或消除對(duì)PLD中的通用可編程設(shè)備的 依賴(lài)。
007在一個(gè)實(shí)施例中，專(zhuān)用處理模塊中提供了額外的移位設(shè)備，這 樣所有的部分積都可以在專(zhuān)用處理模塊中進(jìn)行計(jì)算，盡管這些乘積的 最終求和在專(zhuān)用處理模塊之外的通用可編程邏輯電路中進(jìn)行。在另一 個(gè)實(shí)施例中，額外的移位和加法設(shè)備被添加到專(zhuān)用處理模塊中，這樣 基本上可以實(shí)現(xiàn)整個(gè)乘法運(yùn)算而不需要借助于PLD中的通用可編程設(shè) 備。
008依照本發(fā)明，提供了實(shí)現(xiàn)3nX3n乘法運(yùn)算的方法，該運(yùn)算適
用于具有多個(gè)專(zhuān)用處理模塊的可編程邏輯器件，每個(gè)專(zhuān)用處理模塊具 有排列于四-乘法器單元中的至少四個(gè)nXn乘法器。該方法包括在四-
乘法器單元中的第一個(gè)中利用四個(gè)nX n乘法器實(shí)現(xiàn)2n X 2n乘法運(yùn)算， 在四-乘法器單元中的第二個(gè)中利用一個(gè)nXn乘法器實(shí)現(xiàn)nXn乘法運(yùn) 算，在四-乘法器單元中的第三個(gè)中實(shí)現(xiàn)第一和第二 2nXn乘法運(yùn)算， 這些2nXn乘法運(yùn)算中的每一個(gè)都使用兩個(gè)nXn乘法器，對(duì)每個(gè)2n Xn乘法運(yùn)算的第二部分積進(jìn)行移位以使它與每個(gè)2nXn乘法運(yùn)算的 第一部分積對(duì)齊，以便在所述第三四-乘法器單元中進(jìn)行求和，以及對(duì) 來(lái)自第一、第二和第三四-乘法器單元的乘法結(jié)果求和。
009同樣提供了被配置為執(zhí)行該方法的可編程邏輯器件，以及配置 該可編程邏輯器件的軟件。


010通過(guò)對(duì)下面詳細(xì)描述的理解并結(jié)合附圖，本發(fā)明的上述及其他
目的和優(yōu)點(diǎn)將會(huì)變得清楚，在附圖中相同的參考符號(hào)始終對(duì)應(yīng)于相同
的部件，并且其中
011圖1是將54位X54位乘法運(yùn)算分解為部分積之和的一種表示；
012圖2是對(duì)圖1中用于求和的部分積進(jìn)行對(duì)齊的一種表示；
013圖3是用于本發(fā)明第一優(yōu)選實(shí)施例的專(zhuān)用處理模塊的一部分的 示意014圖4是在本發(fā)明第一優(yōu)選實(shí)施例中實(shí)現(xiàn)54位X54位乘法運(yùn)算 的示意015圖5是用于本發(fā)明第二優(yōu)選實(shí)施例的一組專(zhuān)用處理模塊的示意 016圖6是用于圖5中實(shí)施例的4:2壓縮器的示意017圖7是使用并入本發(fā)明的可編程邏輯器件的示例性系統(tǒng)的簡(jiǎn)化 框018圖8是磁性數(shù)據(jù)存儲(chǔ)介質(zhì)的截面視圖，該磁性數(shù)據(jù)存儲(chǔ)介質(zhì)通 過(guò)機(jī)器可執(zhí)行指令集進(jìn)行編碼以實(shí)現(xiàn)依據(jù)本發(fā)明的方法；以及
019圖9是光可讀數(shù)據(jù)存儲(chǔ)介質(zhì)的截面視圖，該光可讀數(shù)據(jù)存儲(chǔ)介 質(zhì)通過(guò)機(jī)器可執(zhí)行指令集進(jìn)行編碼以實(shí)現(xiàn)依據(jù)本發(fā)明的方法。
具體實(shí)施例方式
020現(xiàn)在參考圖1-6通過(guò)54位X54位乘法運(yùn)算對(duì)本發(fā)明進(jìn)行描述， 其很好地映射到前面提到的STRATIX II PLD中DSP模塊的18位乘法 器，并且可以用于在IEEE 754-1985標(biāo)準(zhǔn)下執(zhí)行雙精度乘法運(yùn)算。但 是，本發(fā)明可被用于不同尺寸的專(zhuān)用處理模塊。
021圖1示出了將54位X54位乘法運(yùn)算10分解為對(duì)部分積12求 和11的過(guò)程，該過(guò)程可以利用18位X18位乘法器來(lái)執(zhí)行以得到乘積 13。在第一被乘數(shù)101中，A包含18個(gè)最高有效位，而B(niǎo)包含36個(gè)最 低有效位。在第二被乘數(shù)102中，C包含18個(gè)最高有效位，而D包含 36個(gè)最低有效位。結(jié)果(A， B) X (C， D)可以計(jì)算為BXD屮((AX D+CXB) 36) + ((AXC) 72)，其中"《n"指的是與其相關(guān)的表達(dá)式的結(jié)果向左移動(dòng)n位。
022在實(shí)現(xiàn)54位乘法運(yùn)算時(shí)浮點(diǎn)尾數(shù)乘法運(yùn)算所需的中間值優(yōu)選 地不標(biāo)示出來(lái)——也就是說(shuō)，它們包括接在"01."之后的52位尾數(shù)。 該中間值可以如圖2所示進(jìn)行對(duì)齊，由此輸出36位的輸出20和3級(jí) 72位的相加21。
023在前面提到的STRATIX II PLD的DSP模塊以及改進(jìn)的DSP模 塊中，四個(gè)乘法器設(shè)置在一個(gè)單元中，其可以稱(chēng)為模塊或半模塊，再 連同壓縮器、加法器、移位器和多路轉(zhuǎn)換器來(lái)共同形成和相加各種部 分積；上述改進(jìn)的DSP模塊描述在同時(shí)待審且共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申 i青號(hào)11/447,329、 11/447,370、 11/447,472、 11/447,474 (這幾個(gè)申 請(qǐng)?zhí)峤挥?006年6月5日)、11/426， 403 (提交于2006年6月26曰)、 11/458,361 (提交于2006年7月18日)中，其中每個(gè)申請(qǐng)的全部?jī)?nèi) 容均被并入本文。
024當(dāng)被應(yīng)用于圖1和圖2所示的當(dāng)前問(wèn)題時(shí)，那種DSP模塊體系 結(jié)構(gòu)可以支持36位X36位乘法運(yùn)算(BXD)和18位X18位乘法運(yùn)算
(AXC)，但是那種體系結(jié)構(gòu)中多路轉(zhuǎn)換器的模式不能支持將兩個(gè)18 位X36位的乘法運(yùn)算(AXD和CXB)相加在一起所必需的連接。對(duì)于 每個(gè)18位X36位的乘法運(yùn)算都是單獨(dú)支持的，但結(jié)果必須被發(fā)送到 DSP模塊之外，在PLD的通用可編程邏輯電路中進(jìn)行相加。這會(huì)占用大
量的通用可編程邏輯電路以及發(fā)送和互聯(lián)設(shè)備。
025依照本發(fā)明，與前面提到的DSP模塊相比，DSP模塊的中間多 路轉(zhuǎn)換器的排列依照這樣的方式被改變?cè)试S兩個(gè)18位X36位乘法運(yùn) 算之和在一個(gè)四-乘法器模塊/半模塊中產(chǎn)生。結(jié)果，在單個(gè)四-乘法器 模塊/半模塊中，54位X54位乘法運(yùn)算所必需的所有部分積都可實(shí)現(xiàn) 并至少部分求和。
026在圖3和圖4所示的第一優(yōu)選實(shí)施例中，對(duì)于一對(duì)被乘數(shù)A和 D, D可以被拆分為最高有效部分和最低有效部分，或DH和DL。然后 可以將乘積AXD表示為(AXDH) 18+AXDL。 (AXDH)優(yōu)選地由乘 法器31在310處提供，然后由移位器311左移18位，在信號(hào)313的 控制下由多路轉(zhuǎn)換器312進(jìn)行選擇。AXDL優(yōu)選地由乘法器32在320 處提供。然后乘積AXD優(yōu)選地通過(guò)在加法器33處對(duì)部分積310和320 求和而得到，加法器33可以包括連接在一起的4:2壓縮器、30位加法 器和24位加法器(未示出)。
027第二對(duì)被乘數(shù)C和B可以做類(lèi)似處理以提供(CXBH) <<18+C XBL。 (CXBH)優(yōu)選地由乘法器33在330處提供，然后被移位器331 左移18位，在信號(hào)333的控制下由多路轉(zhuǎn)換器332進(jìn)行選擇。CXBL 優(yōu)選地由乘法器34在340處提供。然后乘積CXB優(yōu)選地通過(guò)在加法 器35處對(duì)部分積330和340求和而得到，加法器35可以包括連接在 一起的4:2壓縮器、30位加法器和24位加法器(未示出)。
028然后18位X36位乘法運(yùn)算AXD和CXB的兩個(gè)54位和數(shù)優(yōu)選 地在加法器36處相加起來(lái)，加法器36可以包括連接在一起的4:2壓 縮器和兩個(gè)44位加法器(未示出)。盡管18位移位器37被提供用于 選擇性地左移加法器33的輸出，這由多路轉(zhuǎn)換器370在信號(hào)371的控 制下進(jìn)行選擇，但為了這一54位的加法，和數(shù)33 (AXD)未被移位。
029特別地，在信號(hào)312、 332、 371的控制下，三個(gè)移位器311、
331、 37允許專(zhuān)用處理模塊30用于多種功能。例如，對(duì)于四個(gè)18位X 18位乘法運(yùn)算的總和，每個(gè)信號(hào)312、 332、 371都優(yōu)選地設(shè)定為選擇 其相應(yīng)的未移位結(jié)果。對(duì)于一個(gè)36位X36位乘法運(yùn)算，每個(gè)信號(hào)312、
332、 371都優(yōu)選地設(shè)定為選擇其相應(yīng)的移位結(jié)果。如前面所述，為實(shí) 現(xiàn)54位X54位乘法運(yùn)算的兩個(gè)18位X36位部分積，每個(gè)信號(hào)312、 332都優(yōu)選地設(shè)定為選擇其相應(yīng)的移位結(jié)果，而信號(hào)371優(yōu)選地設(shè)定為 選擇其未移位結(jié)果。
030如圖4中所見(jiàn)，54位X54位乘法運(yùn)算通過(guò)以下過(guò)程來(lái)實(shí)現(xiàn) 利用專(zhuān)用處理模塊/半模塊40來(lái)實(shí)現(xiàn)36位X36位部分積BXD，禾U用 專(zhuān)用處理模塊/半模塊30來(lái)實(shí)現(xiàn)并將兩個(gè)18位X36位部分積AXD和 CXB相加，以及利用專(zhuān)用處理模塊/半模塊41來(lái)實(shí)現(xiàn)一個(gè)18位X18 位乘法運(yùn)算AXC。注意到模塊/半模塊41中的四個(gè)乘法器410-413僅 有一個(gè)被使用，盡管如上面合并的申請(qǐng)11/447， 472所解釋?zhuān)绻K /半模塊41是那一申請(qǐng)中所述的模塊/半模塊，使用僅一個(gè)乘法器410 需要犧牲第二乘法器411。但是，在那一實(shí)施例中至少乘法器412、 413 仍可用于其他用途，而且在其他實(shí)施例中甚至乘法器411也是可用的。
031依照?qǐng)D3和圖4所示的本發(fā)明實(shí)施例，三個(gè)部分積或部分積之 和405、 305和415通過(guò)加法器42相加，其結(jié)果優(yōu)選地生成在PLD的 可編程邏輯電路中的專(zhuān)用處理模塊40、 30、 41之外，其中專(zhuān)用處理模 塊40、 30、 41是PLD的一部分。
032在圖3和圖4的實(shí)施例中，對(duì)最終的求和42仍然必需使用通 用可編程邏輯電路、發(fā)送和互聯(lián)設(shè)備。在圖5所示的第二優(yōu)選實(shí)施例 50中，54位X54位乘法運(yùn)算可以基本上完整地在PLD上的專(zhuān)用處理模 塊中實(shí)現(xiàn)，基本不需要借助于該P(yáng)LD中的通用可編程邏輯電路。在實(shí) 施例50中，優(yōu)選地使用兩個(gè)四-乘法器單元51、 52和第三四-乘法器 單元53的一部分。優(yōu)選地，每個(gè)這些四-乘法器單元51-53都是基于 上面合并的申請(qǐng)11/447， 472中所述的專(zhuān)用處理模塊的半模塊，并依照 本說(shuō)明書(shū)所述進(jìn)行修改。因此，優(yōu)選地使用一個(gè)這種模塊的完整體和 第二這種模塊的一部分。
033在實(shí)施例50中，每個(gè)半模塊51、 52 (和半模塊53，但未示出 所有部件，因?yàn)閮H一個(gè)乘法器530由那個(gè)半模塊52使用)優(yōu)選地具有 四個(gè)18位X 18位乘法器510-513、 520-523，優(yōu)選地排列成對(duì)510-511、 512-513、 520-521和522-523，且在每一對(duì)中某個(gè)部件的輸出被相應(yīng) 的移位器55左移18位后，每對(duì)部件的輸出優(yōu)選地通過(guò)相應(yīng)的54位加 法器541-544進(jìn)行求和。在上面圖3和圖4的實(shí)施例中， 一個(gè)或更多 移位器55可以是可編程地被旁路(未示出)，但是在這一實(shí)施例中， 為了實(shí)現(xiàn)54位X54位乘法運(yùn)算，移位器55優(yōu)選地不被旁路(即使它 們是可旁路的)。
034在上面合并的申請(qǐng)11/447,472中所描述的專(zhuān)用處理模塊中， 加法器541的輸出，以及加法器542的輸出在被移位器545左移18位 后，可以通過(guò)3:2壓縮器560和鏈?zhǔn)竭M(jìn)位/傳遞加法器570、 571進(jìn)行 求和。類(lèi)似地，加法器543和544的輸出可以通過(guò)3:2壓縮器561和 鏈?zhǔn)竭M(jìn)位/傳遞加法器572、 573進(jìn)行求和。依照本發(fā)明，添加了 4:2 壓縮器562和兩個(gè)36位右移移位器546、 547。如下所述添加了很多 AND門(mén)580-583作為選擇器，盡管多路轉(zhuǎn)換器也可以用于實(shí)現(xiàn)這一功 能，同時(shí)添加AND門(mén)584以將加法器570、 571和加法器572、 573鏈 接起來(lái)。此外，添加18位右移移位器548和AND門(mén)585，橋接不同的 專(zhuān)用處理模塊中的半模塊52、 53。注意到另一個(gè)類(lèi)似于移位器548的
18位右移移位器(未示出)和另一個(gè)類(lèi)似于A(yíng)ND.門(mén)585的AND門(mén)(未 示出)可以以相似的方式將半模塊51連接到它右邊的另一個(gè)半模塊。035當(dāng)不用于54位X54位乘法運(yùn)算模式時(shí)，每個(gè)專(zhuān)用處理模塊以 上面合并的申請(qǐng)11/447， 472所示的方式進(jìn)行操作。同樣地，每個(gè)AND 門(mén)580、 582、 584和585的第二輸入(未示出)均為"0"以便于移位 器546-548不被使用而兩個(gè)半模塊的進(jìn)位/傳遞加法器鏈仍然分離或獨(dú) 立。類(lèi)似地，每個(gè)AND門(mén)581、 583的第二輸入(未示出)均為"1" 以便于每個(gè)部分積直接送入其相應(yīng)的3:2或4:2壓縮器。注意到在這 種情況下，由于A(yíng)ND門(mén)580的第二輸入為"0"， 4:2壓縮器562的作用 就像3:2壓縮器560、 561。
036當(dāng)專(zhuān)用處理模塊被用于54位X54位乘法運(yùn)算模式時(shí)，每個(gè)AND 門(mén)580、 582、 584和585的第二輸入(未顯示)均為"1"以便于移位 器546-548被使用而兩個(gè)半模塊的進(jìn)位/傳遞加法器鏈被連接起來(lái)。由 于這是72位加法，自44位加法器571傳給44位加法器572的進(jìn)位輸 出(通過(guò)AND門(mén)584)優(yōu)選地不從加法器571的末端取出，而優(yōu)選地取 自加法器571的第29位，包括加法器570在內(nèi)這是第73個(gè)比特位， 代表來(lái)自72位加法的進(jìn)位輸出。盡管它依賴(lài)于多于一個(gè)的專(zhuān)用處理模 塊，但這種排列可以基本對(duì)所有的部分積求和而不需借助于PLD的通 用可編程邏輯電路。
037圖6示意性地示出了 4:2壓縮器562可以如何由兩個(gè)3:2壓縮 器560 (或561)配置而成。
038因此可以看出需要多于一個(gè)PLD專(zhuān)用處理模塊的大型乘法運(yùn)算 可以通過(guò)使用更少的或不使用PLD通用可編程設(shè)備來(lái)實(shí)現(xiàn)。
039依據(jù)本發(fā)明合并這些電路的PLD 280可以被用于很多種電子器 件中。 一種可能的應(yīng)用是應(yīng)用于圖7所示的數(shù)據(jù)處理系統(tǒng)900。數(shù)據(jù)處 理系統(tǒng)900可以包括一個(gè)或更多以下部件處理器281;存儲(chǔ)器282; I/O電路283;以及外圍設(shè)備284。這些部件通過(guò)系統(tǒng)總線(xiàn)285耦合在 一起并組裝在電路板286上，該電路板包含于終端用戶(hù)系統(tǒng)287中。
040系統(tǒng)900可以用于很多不同的應(yīng)用，如計(jì)算機(jī)網(wǎng)絡(luò)、數(shù)據(jù)網(wǎng)絡(luò)、 儀表設(shè)備、視頻處理、數(shù)字信號(hào)處理，或其他任何希望利用可編程或 可重復(fù)編程邏輯器件優(yōu)點(diǎn)的應(yīng)用。PLD280可以用于實(shí)現(xiàn)各種不同的邏 輯功能。例如，PLD280可以被配置為與處理器281協(xié)同工作的處理器 或控制器。PLD 280也可以被用作仲裁器來(lái)仲裁對(duì)系統(tǒng)900中的共享資 源的存取。在另一個(gè)示例中，PLD280可以被配置為處理器281與系統(tǒng) 900中的其他部件中的一個(gè)之間的接口。需要注意的是系統(tǒng)900只是示 例性的，而本發(fā)明的真實(shí)范圍和精神應(yīng)由下面的權(quán)利要求進(jìn)行說(shuō)明。041各種不同的技術(shù)都可以用來(lái)執(zhí)行如上所述的PLD 280并且合并 到本發(fā)明中。
042用于實(shí)現(xiàn)依據(jù)本發(fā)明的方法的指令可以在機(jī)器可讀的介質(zhì)上進(jìn) 行編碼，以便由合適的計(jì)算機(jī)或類(lèi)似設(shè)備來(lái)執(zhí)行以實(shí)現(xiàn)對(duì)PLD編程的 本發(fā)明的方法。例如，個(gè)人計(jì)算機(jī)可以配備有可連接PLD的接口，而 該個(gè)人計(jì)算機(jī)可以由用戶(hù)使用以借用合適的軟件工具，如加利福尼亞 州圣何塞的Altera公司所提供的QUARTUS II軟件對(duì)該P(yáng)LD進(jìn)行編程。
043圖8展現(xiàn)了磁性數(shù)據(jù)存儲(chǔ)介質(zhì)600的截面圖，該磁性數(shù)據(jù)存儲(chǔ) 介質(zhì)可以通過(guò)機(jī)器可執(zhí)行程序進(jìn)行編碼，該機(jī)器可執(zhí)行程序可以由前 面提到的個(gè)人計(jì)算機(jī)，或其他計(jì)算機(jī)或類(lèi)似設(shè)備之類(lèi)的系統(tǒng)來(lái)執(zhí)行。 介質(zhì)600可以是軟盤(pán)或硬盤(pán)，或磁帶，該介質(zhì)按照慣例含有合適的襯 底601，同時(shí)按照慣例在一面或兩面覆蓋有合適的涂層602，該介質(zhì)包 含極性或取向可以在磁性上改變的磁疇(不可見(jiàn))。除了是磁帶的情況 外，介質(zhì)600也可以具有接納磁盤(pán)驅(qū)動(dòng)器或其他數(shù)據(jù)存儲(chǔ)器件的中心 軸的開(kāi)孔(未示出)。
044介質(zhì)600上涂層602的磁疇被極化或定向以便以傳統(tǒng)的方式對(duì) 機(jī)器可執(zhí)行程序進(jìn)行編碼，以此通過(guò)個(gè)人計(jì)算機(jī)或其他計(jì)算機(jī)或類(lèi)似 系統(tǒng)之類(lèi)的程序設(shè)計(jì)系統(tǒng)的執(zhí)行來(lái)依照本發(fā)明對(duì)PLD適當(dāng)?shù)牟糠诌M(jìn)行 設(shè)定，如果該P(yáng)LD有專(zhuān)用處理模塊的話(huà)，包括其專(zhuān)用處理模塊，該程序 設(shè)計(jì)系統(tǒng)具有要被編程的PLD可以插入的插槽或外圍附件。
045圖9示出了光可讀數(shù)據(jù)存儲(chǔ)介質(zhì)700的截面圖，該光可讀數(shù)據(jù) 存儲(chǔ)介質(zhì)也可以通過(guò)這一機(jī)器可執(zhí)行程序進(jìn)行編碼，該機(jī)器可執(zhí)行程 序可以由前面提到的個(gè)人計(jì)算機(jī)，或其他計(jì)算機(jī)或類(lèi)似設(shè)備之類(lèi)的系 統(tǒng)來(lái)執(zhí)行。介質(zhì)700可以是傳統(tǒng)的光盤(pán)只讀存儲(chǔ)器(CD-ROM)或數(shù)字 視頻光盤(pán)只讀存儲(chǔ)器(DVD-ROM)或可重寫(xiě)介質(zhì)，如CD-R、 CD-RW、 DVD-R、 DVD-RW、 DVD+R、 DVD+RW、或DVD-RAM或光可讀且磁光可重寫(xiě)的磁光盤(pán)。
介質(zhì)700優(yōu)選地按照慣例含有合適的襯底701，同時(shí)按照慣例一般在襯 底701的一面或兩面覆蓋有合適的涂層702。
046如果是基于CD或基于DVD的介質(zhì)，眾所周知的是，涂層702 是可反射的且被施加多個(gè)凹陷點(diǎn)703，這些凹陷點(diǎn)排列在一層或更多層 上，以對(duì)機(jī)器可執(zhí)行程序進(jìn)行編碼。凹陷點(diǎn)的排列通過(guò)從涂層702的 表面反射激光進(jìn)行讀取。在涂層702的上面為其提供保護(hù)性涂層704， 保護(hù)性涂層優(yōu)選地是基本透明的。
047如果是磁光盤(pán)，眾所周知的是，涂層702上沒(méi)有凹陷點(diǎn)703， 但是有多個(gè)磁疇，當(dāng)例如被激光(未示出)加熱到一定溫度之上后， 這些磁疇的極性或取向可以在磁性上改變。這些磁疇的取向可以通過(guò) 測(cè)量從涂層702反射的激光的偏振性來(lái)進(jìn)行讀取。這些磁疇的排列對(duì) 上述的程序進(jìn)行編碼。
048應(yīng)理解以上只是本發(fā)明原理的示意性說(shuō)明，本領(lǐng)域的技術(shù)人員 可以做出各種修改而不偏離本發(fā)明的范圍和精神。例如，本發(fā)明中的 各種元件可以以任何所需的數(shù)量和/或排列提供給PLD。本領(lǐng)域的技術(shù) 人員應(yīng)理解本發(fā)明可以由除所述實(shí)施例之外的其他實(shí)施例來(lái)實(shí)現(xiàn)，所 述實(shí)施例僅被用于示例性說(shuō)明而不是限制，本發(fā)明僅由所附的權(quán)利要 求進(jìn)行限制。
權(quán)利要求
1.為了用于含有多個(gè)專(zhuān)用處理模塊的可編程邏輯器件中，每個(gè)所述專(zhuān)用處理模塊含有排列于四-乘法器單元中的至少四個(gè)n×n乘法器，執(zhí)行3n×3n乘法運(yùn)算的方法，所述方法包括在所述四-乘法器單元中的第一個(gè)中利用四個(gè)所述n×n乘法器執(zhí)行2n×2n乘法運(yùn)算；在所述四-乘法器單元中的第二個(gè)中利用一個(gè)所述n×n乘法器執(zhí)行n×n乘法運(yùn)算；在所述四-乘法器單元中的第三個(gè)中執(zhí)行第一和第二2n×n乘法運(yùn)算，對(duì)每個(gè)所述2n×n乘法運(yùn)算使用兩個(gè)所述n×n乘法器；對(duì)每個(gè)所述2n×n乘法運(yùn)算的第二部分積進(jìn)行移位以使它與每個(gè)所述2n×n乘法運(yùn)算的第一部分積對(duì)齊，以便在所述第三四-乘法器單元中進(jìn)行求和；以及對(duì)來(lái)自所述第一、第二和第三四-乘法器單元的所述乘法運(yùn)算的結(jié)果求和。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述求和包含在所述可編程 邏輯器件的通用可編程邏輯電路中對(duì)所述結(jié)果進(jìn)行求和。
3. 根據(jù)權(quán)利要求2所述的方法，其中所述執(zhí)行第一和第二 2nXn乘法運(yùn)算包括，對(duì)于每個(gè)相應(yīng)的所述 第一和第二 2nXn乘法運(yùn)算之一利用所述第三四-乘法器單元中的一個(gè)所述乘法器執(zhí)行相應(yīng) 最高有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最高有效位部分積，以及利用所述第三四-乘法器單元中的另 一個(gè)所述乘法器執(zhí)行相 應(yīng)最低有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最低有效位部分積；所述移位包含將每個(gè)相應(yīng)的最高有效位部分積左移而不對(duì)任 何相應(yīng)的最低有效位部分積進(jìn)行移位；以及所述第三四-乘法器單元中的所述求和不包括進(jìn)一步對(duì)部分積 進(jìn)行移位。
4. 根據(jù)權(quán)利要求3所述的方法，進(jìn)一步包含選擇控制信號(hào)來(lái)執(zhí)行所述移位和未進(jìn)一步移位情況下的所述求和。
5. 根據(jù)權(quán)利要求1所述的方法，其中每個(gè)所述專(zhuān)用處理模塊包含 兩個(gè)所述四-乘法器單元。
6. 根據(jù)權(quán)利要求5所述的方法，其中所述求和包含基本在一個(gè)所 述專(zhuān)用處理模塊中執(zhí)行所述求和。
7. 根據(jù)權(quán)利要求6所述的方法，其中所述2n X 2n乘法運(yùn)算以及所述第一和第二 2n X n乘法運(yùn)算在包含 所述第一和第三四-乘法器單元的所述的 一個(gè)專(zhuān)用處理模塊中執(zhí)行；所述執(zhí)行所述2n X 2n乘法運(yùn)算以及第一和第二 2n X n乘法運(yùn)算包 括，對(duì)于每個(gè)相應(yīng)的所述2nX2n乘法運(yùn)算以及第一和第二 2nXn乘法 運(yùn)算之一利用所述四-乘法器單元中的一個(gè)所述乘法器執(zhí)行相應(yīng)最高 有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最高有效位部分積，以及利用所述四-乘法器單元中的另一個(gè)所述乘法器執(zhí)行相應(yīng)最 低有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最低有效位部分積；以及 所述移位包含對(duì)所述2nXn乘法運(yùn)算的每個(gè)相應(yīng)的最高有效位部 分積左移而不對(duì)所述2nXn乘法運(yùn)算的任何相應(yīng)的最低有效位部分積 進(jìn)行移位；所述方法進(jìn)一步包括對(duì)所述2nX2n乘法運(yùn)算的每個(gè)相應(yīng)的最高有效位部分積左 移而不對(duì)所述2nX2n乘法運(yùn)算的任何相應(yīng)的最低有效位部分積 進(jìn)行移位；對(duì)每對(duì)相應(yīng)的最高有效部分積和最低有效位部分積求和以 生成所述2nX2n部分積的最高有效位和數(shù)和最低有效位和數(shù)；對(duì)每對(duì)相應(yīng)的最高有效部分積和最低有效位部分積求和以 生成所述2nXn部分積的最高有效位和數(shù)和最低有效位和數(shù)；左移所述2nX2n部分積的最高有效位和數(shù)； 右移所述2nXn部分積的每一個(gè)所述和數(shù)；左移所述nXn乘法運(yùn)算的輸出并且將所述經(jīng)左移的輸出輸入到包含所述第一和第三四-乘法器單元的所述專(zhuān)用處理模塊中的所述一個(gè)中；以及對(duì)所述2nX2n部分積的所述經(jīng)左移的最高有效位和數(shù)、所述2nXn部分積的所述經(jīng)右移的和數(shù)、所述nXn乘法運(yùn)算的所述經(jīng)左移的輸出，以及所述2nX2n部分積的所述最低有效位和數(shù)求和。
8. 根據(jù)權(quán)利要求7所述的方法，其中對(duì)所述2nX2n部分積的所 述經(jīng)左移的最高有效位和數(shù)、所述2nXn部分積的所述經(jīng)右移的和數(shù)、 所述nXn乘法運(yùn)算的所述經(jīng)左移的輸出，以及所述2nX2n部分積的 所述最低有效位和數(shù)求和包括壓縮所述2nX2n部分積的所述最低有效位和數(shù)； 壓縮所述2nX2n部分積的所述經(jīng)左移的最高有效位和數(shù)連同所 述2nXn部分積的第一個(gè)所述經(jīng)右移的和數(shù)；壓縮所述nXn乘法運(yùn)算的所述經(jīng)左移的輸出連同所述2nXn部分積的第二個(gè)所述經(jīng)右移的和數(shù)；以及 對(duì)所述壓縮的結(jié)果求和。
9. 一個(gè)可編程邏輯器件含有多個(gè)專(zhuān)用處理模塊，每個(gè)所述專(zhuān)用處 理模塊含有排列于四-乘法器單元中的至少四個(gè)nXn乘法器，所述可 編程邏輯器件被配置用來(lái)執(zhí)行3nX3n乘法運(yùn)算并且其包含四個(gè)所述nXn乘法器，其位于被配置用來(lái)執(zhí)行2nX2n乘法運(yùn)算 的所述四-乘法器單元中的第一個(gè)中；一個(gè)所述nXn乘法器，其位于被配置用來(lái)執(zhí)行nXn乘法運(yùn)算的所述四-乘法器單元中的第二個(gè)中；所述四-乘法器單元中的第三個(gè)，其被配置用來(lái)執(zhí)行第一和第二 2n X n乘法運(yùn)算，對(duì)每個(gè)所述2n X n乘法運(yùn)算使用兩個(gè)所述n X n乘法器；移位器，其被配置用來(lái)對(duì)每個(gè)所述2nXn乘法運(yùn)算的第二部分積進(jìn)行移位以使它與每個(gè)所述2nXn乘法運(yùn)算的第一部分積對(duì)齊，以便 在所述第三四-乘法器單元中進(jìn)行求和；以及電路，其被配置用來(lái)對(duì)來(lái)自所述第一、第二和第三四-乘法器單元 的所述乘法運(yùn)算的結(jié)果求和。
10. 根據(jù)權(quán)利要求9所述的經(jīng)配置可編程邏輯器件，其中所述求 和包含在所述可編程邏輯器件的通用可編程邏輯電路中對(duì)所述結(jié)果進(jìn) 行求和。
11. 根據(jù)權(quán)利要求10所述的經(jīng)配置可編程邏輯器件，其中 所述可編程邏輯器件被配置用來(lái)執(zhí)行所述第一和第二 2nXn乘法運(yùn)算，經(jīng)由對(duì)于每個(gè)相應(yīng)的所述第一和第二 2nXn乘法運(yùn)算之一利用所述第三四-乘法器單元中的一個(gè)所述乘法器執(zhí)行相應(yīng) 最高有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最高有效位部分積，以及利用所述第三四-乘法器單元中的另 一個(gè)所述乘法器執(zhí)行相 應(yīng)最低有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最低有效位部分積； 所述可編程邏輯器件被配置用來(lái)對(duì)每個(gè)相應(yīng)的最高有效位部分積 左移而不對(duì)任何相應(yīng)的最低有效位部分積進(jìn)行移位；以及所述電路被配置用來(lái)求和而不對(duì)部分積進(jìn)行進(jìn)一步的移位。
12. 根據(jù)權(quán)利要求ll所述的經(jīng)配置可編程邏輯器件，進(jìn)一步包括選擇器，它可響應(yīng)選擇控制信號(hào)來(lái)執(zhí)行所述移位和未進(jìn)一步移位情況 下的所述求和。
13. 根據(jù)權(quán)利要求9所述的經(jīng)配置的可編程邏輯器件，其中每個(gè) 所述專(zhuān)用處理模塊包含兩個(gè)所述四-乘法器單元。
14. 根據(jù)權(quán)利要求13所述的經(jīng)配置的可編程邏輯器件，其中被配 置用來(lái)求和的所述電路基本位于一個(gè)所述專(zhuān)用處理模塊中。
15. 根據(jù)權(quán)利要求14所述的經(jīng)配置的可編程邏輯器件，其中所述一個(gè)專(zhuān)用處理模塊包含所述第一和第三四-乘法器單元，它們被配置用來(lái)執(zhí)行所述2nX2n乘法運(yùn)算以及所述第一和第二 2nXn乘法 運(yùn)算；在每個(gè)所述第一和第三四-乘法器單元中，所述執(zhí)行所述2nX2n 乘法運(yùn)算以及第一和第二 2nXn乘法運(yùn)算包括對(duì)于每個(gè)相應(yīng)的所述 2nX2n乘法運(yùn)算以及第一和第二 2nXn乘法運(yùn)算之一利用所述四-乘法器單元中的一個(gè)所述乘法器執(zhí)行相應(yīng)最高 有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最高有效位部分積，以及利用所述四-乘法器單元中的另一個(gè)所述乘法器執(zhí)行相應(yīng)最 低有效位的乘法運(yùn)算來(lái)形成相應(yīng)的最低有效位部分積；以及 所述移位器被配置用來(lái)對(duì)所述2nXn乘法運(yùn)算的每個(gè)相應(yīng)最高有 效位部分積左移而不對(duì)所述2nXn乘法運(yùn)算的任何相應(yīng)的最低有效位 部分積進(jìn)行移位；所述經(jīng)配置的可編程邏輯器件進(jìn)一歩包含移位器，其用來(lái)對(duì)所述2nX2n乘法運(yùn)算的每個(gè)相應(yīng)最高有 效位部分積左移而不對(duì)所述2nX2n乘法運(yùn)算的任何相應(yīng)的最低 有效位部分積進(jìn)行移位；電路，其被配置用來(lái)對(duì)每對(duì)相應(yīng)的最高有效位部分積和最低 有效位部分積求和，以生成所述2nX2n部分積的最高有效位和數(shù) 和最低有效位和數(shù)；電路，其被配置用來(lái)對(duì)每對(duì)相應(yīng)的最高有效位部分積和最低 有效位部分積求和，以生成所述2nXn部分積的最高有效位和數(shù) 和最低有效位和數(shù)；第一左移電路，其用來(lái)左移所述2nX2n部分積的所述最高 有效位和數(shù)；右移電路，其用來(lái)右移所述2nXn部分積的每個(gè)所述和數(shù)； 第二左移電路，其用來(lái)左移所述nXn乘法運(yùn)算的輸出并且將所述經(jīng)左移的輸出輸入到包含所述第一和第三四-乘法器單元的所述一個(gè)所述專(zhuān)用處理模塊中；以及電路，其被配置用來(lái)對(duì)所述2nX2n部分積的所述經(jīng)左移的最高有效位和數(shù)、所述2nXn部分積的所述經(jīng)右移的和數(shù)、所述nXn乘法運(yùn)算的所述經(jīng)左移的輸出以及所述2nX2n部分積的所述最低有效位和數(shù)求和。
16. 根據(jù)權(quán)利要求15所述的經(jīng)配置的可編程邏輯器件，其中被配置用來(lái)對(duì)所述2nX2n部分積的所述經(jīng)左移的最高有效位和數(shù)、所述2n Xn部分積的所述經(jīng)右移的和數(shù)、所述nXn乘法運(yùn)算的所述經(jīng)左移的 輸出以及所述2nX2n部分積的所述最低有效位和數(shù)求和的電路包含第一 3:2壓縮電路，其用來(lái)壓縮所述2nX2n部分積的所述最低有 效位和數(shù)；4:2壓縮電路，其用來(lái)壓縮所述2nX2n部分積的所述經(jīng)左移的最 高有效位和數(shù)連同所述2nXn部分積的第一個(gè)所述經(jīng)右移的和數(shù)；第二 3:2壓縮電路，其用來(lái)壓縮所述nXn乘法運(yùn)算的所述經(jīng)左移 的輸出連同所述2nXn部分積的第二個(gè)所述經(jīng)右移的和數(shù)；以及加法電路，其用來(lái)對(duì)所述第一和第二 3:2壓縮電路以及所述4:2 壓縮電路的輸出求和。
17. 數(shù)據(jù)存儲(chǔ)介質(zhì)，其通過(guò)用于執(zhí)行可編程地配置可編程邏輯器 件的機(jī)器可執(zhí)行指令進(jìn)行編碼以執(zhí)行3nX3n乘法運(yùn)算，其中所述可編 程邏輯器件含有多個(gè)專(zhuān)用處理模塊，每個(gè)所述專(zhuān)用處理模塊含有排列 于四-乘法器單元中的至少四個(gè)nXn乘法器，所述指令包含指令，其用來(lái)在所述四-乘法器單元中的第一個(gè)中配置四個(gè)所述n Xn乘法器，以執(zhí)行2nX2n乘法運(yùn)算；指令，其用來(lái)在所述四-乘法器單元中的第二個(gè)中配置一個(gè)所述n Xn乘法器，以執(zhí)行nXn乘法運(yùn)算；指令，其用來(lái)配置所述四-乘法器單元中的第三個(gè)來(lái)執(zhí)行第一個(gè)和 第二個(gè)2nXn乘法運(yùn)算，對(duì)每個(gè)所述2nXn乘法運(yùn)算使用兩個(gè)所述n Xn乘法器；指令，其用來(lái)配置移位器來(lái)對(duì)每個(gè)所述2nXn乘法運(yùn)算的第二部 分積進(jìn)行移位，以使它與每個(gè)所述2nXn乘法運(yùn)算的第一部分積對(duì)齊， 以便在所述第三四-乘法器單元中進(jìn)行求和；以及指令，其用來(lái)配置電路以對(duì)來(lái)自所述第一、第二和第三四-乘法器 單元的所述乘法運(yùn)算的結(jié)果求和。
18. 根據(jù)權(quán)利要求17所述的數(shù)據(jù)存儲(chǔ)介質(zhì)，其中用于配置電路來(lái) 求和的所述指令包括用于配置所述可編程邏輯器件的通用可編程邏輯 電路來(lái)對(duì)所述結(jié)果求和的指令。
19. 根據(jù)權(quán)利要求18所述的數(shù)據(jù)存儲(chǔ)介質(zhì)，包括用于配置所述可編程邏輯器件以執(zhí)行所述第一和第二 2nXn乘法 運(yùn)算的指令包括對(duì)于每個(gè)相應(yīng)的所述第一和第二2nXn乘法運(yùn)算之一指令，其用于配置所述可編程邏輯器件來(lái)通過(guò)使用所述第三 四-乘法器單元中的一個(gè)所述乘法器執(zhí)行相應(yīng)最高有效位乘法運(yùn) 算，以形成相應(yīng)的最高有效位部分積，以及指令，其用于配置所述可編程邏輯器件來(lái)通過(guò)使用所述第三 四-乘法器單元中的另一個(gè)所述乘法器執(zhí)行相應(yīng)最低有效位乘法 運(yùn)算以形成相應(yīng)的最低有效位部分積；以及指令，其用于配置所述可編程邏輯器件來(lái)執(zhí)行對(duì)每個(gè)相應(yīng)最 高有效位部分積左移而不對(duì)任何相應(yīng)的最低有效位部分積進(jìn)行移 位；其中用于配置所述電路來(lái)求和的所述指令不包括進(jìn)一步對(duì)部分 積的移位。
20. 根據(jù)權(quán)利要求19所述的數(shù)據(jù)存儲(chǔ)介質(zhì)，其中所述指令進(jìn)一步 包含用于配置選擇器的指令，所述選擇器響應(yīng)選擇控制信號(hào)以執(zhí)行所 述移位和未進(jìn)一步移位情況下的求和。
21. 根據(jù)權(quán)利要求17所述的數(shù)據(jù)存儲(chǔ)介質(zhì)，其中所述指令用于配 置可編程邏輯器件，其中每個(gè)所述專(zhuān)用處理模塊包含兩個(gè)所述四-乘法 器單元。
22. 根據(jù)權(quán)利要求21所述的數(shù)據(jù)存儲(chǔ)介質(zhì)，其中所述指令配置所 述電路以基本在一個(gè)所述專(zhuān)用處理模塊中進(jìn)行求和。
23.根據(jù)權(quán)利要求22所述的數(shù)據(jù)存儲(chǔ)介質(zhì)，其中所述指令配置所述第一和第三四-乘法器單元，其被配置用來(lái)執(zhí)行所述2nX2n乘法運(yùn)算以及所述第一和第二 2nXn乘法運(yùn)算；所述指令配置每個(gè)所述第一和第三四-乘法器單元來(lái)執(zhí)行所述2n X2n乘法運(yùn)算以及第一和第二 2nXn乘法運(yùn)算包括，其中對(duì)于每個(gè)相 應(yīng)的所述2nX2n乘法運(yùn)算以及第一和第二 2nXn乘法運(yùn)算之一所述指令配置所述四-乘法器單元中的一個(gè)所述乘法器來(lái)執(zhí) 行相應(yīng)最高有效位乘法運(yùn)算以形成相應(yīng)最高有效位部分積，以及 所述指令配置所述四-乘法器單元中的另一個(gè)所述乘法器來(lái) 執(zhí)行用于形成相應(yīng)最低有效位部分積的相應(yīng)最低有效位乘法運(yùn) 算；以及所述指令配置所述移位器來(lái)對(duì)所述2nXn乘法運(yùn)算的每個(gè)相應(yīng)最 高有效位部分積左移而不對(duì)所述2nXn乘法運(yùn)算的任何相應(yīng)的最低有 效位部分積進(jìn)行移位；所述指令配置移位器來(lái)對(duì)所述2nX2n乘法運(yùn)算的每個(gè)相應(yīng)最高 有效位部分積左移而不對(duì)所述2n X 2n乘法運(yùn)算的任何相應(yīng)的最低有效 位部分積進(jìn)行移位；所述指令配置電路來(lái)對(duì)每對(duì)相應(yīng)的最有效和最低有效位部分積求 和，以生成所述2nX2n部分積的最高有效位和數(shù)與最低有效位和數(shù)；所述指令配置電路來(lái)對(duì)每對(duì)相應(yīng)的最高有效和最低有效位部分積 求和，以生成所述2nXn部分積的最高有效位和數(shù)與最低有效位和數(shù)；所述指令配置第一左移電路來(lái)左移所述2nX2n部分積的所述最 高有效位和數(shù)；所述指令配置右移電路來(lái)右移所述2nXn部分積的每個(gè)所述和數(shù)；所述指令配置第二左移電路來(lái)左移所述nXn乘法運(yùn)算的輸出并 且將所述經(jīng)左移的輸出輸入到包含所述第一和第三四-乘法器單元的 所述專(zhuān)用處理模塊之一中；以及所述指令配置電路來(lái)對(duì)所述2nX2n部分積的所述經(jīng)左移的最高 有效位和數(shù)、所述2nXn部分積的所述經(jīng)右移的和數(shù)、所述nXn乘法 運(yùn)算的所述經(jīng)左移的輸出以及所述2nX 2n部分積的所述最低有效位和數(shù)求和。
24.根據(jù)權(quán)利要求23所述的數(shù)據(jù)存儲(chǔ)介質(zhì)，其中用于配置電路的 所述指令包括，該電路被配置用來(lái)對(duì)所述2nX2n部分積的所述經(jīng)左移 的最高有效位和數(shù)、所述2nXn部分積的所述經(jīng)右移的和數(shù)、所述n Xn乘法運(yùn)算的所述經(jīng)左移的輸出以及所述2nX2n部分積的所述最低 有效位和數(shù)求和指令，其用于配置第一 3:2壓縮電路來(lái)壓縮所述2nX2n部分積的 所述最低有效位和數(shù)；指令，其用于配置4:2壓縮電路來(lái)壓縮所述2nX2n部分積的所述 經(jīng)左移的最高有效位和數(shù)連同所述2nXn部分積的第一個(gè)所述經(jīng)右移 的和數(shù)；指令，其用于配置第二 3:2壓縮電路來(lái)壓縮所述nXn乘法運(yùn)算的 所述經(jīng)左移的輸出連同所述2nXn部分積的第二個(gè)所述經(jīng)右移的和數(shù)； 以及指令，其用于配置加法電路來(lái)對(duì)所述第一和第二 3:2壓縮電路以 及所述4:2壓縮電路的輸出求和。
全文摘要
可編程邏輯器件中的多個(gè)專(zhuān)用處理模塊，其包括乘法器和用于對(duì)這些乘法器的結(jié)果求和的電路，通過(guò)添加用于在求和前對(duì)乘法器結(jié)果進(jìn)行移位的專(zhuān)用處理模塊可選擇電路，所述專(zhuān)用處理模塊可被配置為較大的乘法器。在一個(gè)實(shí)施例中，這允許除最終求和之外的所有運(yùn)算發(fā)生于專(zhuān)用處理模塊中，而最終求和在可編程邏輯電路中進(jìn)行。在另一個(gè)實(shí)施例中，額外的壓縮和加法電路使得甚至最終求和也可在專(zhuān)用處理模塊中進(jìn)行。
文檔編號(hào)G06F7/53GK101196806SQ20071019415
公開(kāi)日2008年6月11日 申請(qǐng)日期2007年12月5日 優(yōu)先權(quán)日2006年12月5日
發(fā)明者K·撒馬林伽姆, M·朗哈默爾 申請(qǐng)人:阿爾特拉公司