專利名稱：分層存儲器讀取/寫入微指令調(diào)度器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器讀取和寫入周期的調(diào)度。
技術(shù)背景芯片組的性能主要由處理存儲器讀取和寫入周期的方式來定義。 讀取和寫入周期的閑置開始等待時間、平均等待時間和總帶寬是可以 定義芯片組性能的三個大體指標。在發(fā)生存儲器讀或?qū)?以下稱為讀取/寫入)時會發(fā)生三類結(jié)果頁命中(page hit)、頁空(page empty)和頁錯 失(pagemiss)。頁命中結(jié)果表示存儲體中帶有請求的目標地址的行當前 為活動行。在存儲體中帶有請求的目標地址的行當前非活動，但該行 可以在不停用任何打開行的情況下被激活時，會發(fā)生頁空結(jié)杲。最后 ,在存儲體中帶有請求的目標地址的行當前非活動，并且該行只能在 停用另 一 當前活動行后才能被激活時，會發(fā)生頁錯失結(jié)果。例如，在存儲器讀取的情況下，頁命中結(jié)果僅需要一個微指令， 讀取微指令讀取存儲器行目標地址上的數(shù)據(jù)。頁空結(jié)果需要兩個微指 令。首先，需要激活微指令激活指定存儲體中帶有請求數(shù)據(jù)的行。一 旦該行被激活，第二微指令，讀取微指令用于讀取存儲器行目標地址 上的數(shù)據(jù)。最后，頁錯失結(jié)果需要三個微指令首先需要預充電微指 令從相同存儲體停用存儲器的當前活動行，為頁錯誤結(jié)果指定的行騰 出空位。 一旦行被停用，需要激活微指令激活指定存儲體中帶有請求 數(shù)據(jù)的行。 一旦該行被激活，第三微指令，讀取微指令用于讀取存儲 器行目標地址上的數(shù)據(jù)。 一般來說，執(zhí)行頁命中結(jié)果比執(zhí)行頁空結(jié)果 需要的時間更少，并且執(zhí)行頁空結(jié)果比執(zhí)行頁錯失結(jié)果需要的時間更 少。存儲器寫入請求與存儲器讀取微指令具有相同的結(jié)果和微指令，
只是使用寫入微指令替代讀取微指令。存儲器讀取和寫入的標準策略要求每種結(jié)果(即頁命中、頁空和頁 錯失)以存儲器讀取/寫入的順序執(zhí)行所有與結(jié)果關(guān)聯(lián)的微指令。例如， 如果要執(zhí)行的頁錯失讀取請求第 一時間到達并且頁命中讀取請求緊隨 其后第二時間到達，與頁錯失讀取請求關(guān)聯(lián)的預充電激活讀取微指令將首先以該順序執(zhí)行，然后與頁命中讀取請求關(guān)聯(lián)的讀取微指令將在 執(zhí)行全部三個頁錯失微指令之后執(zhí)行。此調(diào)度順序為頁命中讀取請求 造成了不需要的延遲。此外，對于單個存儲器讀取/寫入，在每個微指令之間有延遲，因 為在可以對新行執(zhí)行激活指令之前存儲器裝置需要一定的時間對行進 行預充電，并且在可以對行執(zhí)行讀取/寫入指令之前裝置還需要一定的 時間激活該行。此延遲視硬件而定，但每個微指令之間至少需要數(shù)個 存儲器時鐘周期。發(fā)明內(nèi)容根據(jù)本發(fā)明的第一方面，提供了一種方法，包括 接收多個存儲器請求的設備，其中每個存儲器請求包括一個或多個微指令，每個微指令需要一個或多個存儲器時鐘周期來執(zhí)行；以及 調(diào)度來自多個存儲器請求中的一個以上請求的各微指令的執(zhí)行，以減少完成一個以上存儲器請求的執(zhí)行所需的總存儲器時鐘周期數(shù)量根據(jù)本發(fā)明的第二方面，提供了一種裝置，包括存儲多個存儲器請求的隊列，其中每個存儲器請求包括一個或多 個微指令，每個微指令需要一個或多個存儲器時鐘周期來執(zhí)行；以及一個或多個仲裁器，以減少完成一個以上存儲器請求的執(zhí)行所需 的總存儲器時鐘周期數(shù)量的順序，調(diào)度來自多個存儲器請求中的一個 以上請求的各個微指令的執(zhí)行。根據(jù)本發(fā)明的第三方面，提供了一種系統(tǒng)，包括
總線；耦合到所述總線的第一處理器；耦合到所述總線的第二處理器；耦合到所述總線的存儲器；耦合到所述總線的芯片組，所述芯片組包括存儲多個存儲器請求的隊列，其中每個存儲器請求包括一個或多 個微指令，每個微指令需要一個或多個存儲器時鐘周期來執(zhí)行；以及一個或多個仲裁器，以減少完成一個以上存儲器請求的執(zhí)行所需 的總存儲器時鐘周期數(shù)量的順序，調(diào)度來自多個存儲器請求中的一個 以上請求的各個微指令的執(zhí)行。


本發(fā)明的圖解僅作為實例并且不受附圖之限制，附圖中相同的標 號表示相似的元件，其中圖1是可以與本發(fā)明的實施例配合使用的計算機系統(tǒng)的框圖。的仲裁(arbitration)邏輯的 一個實施例。圖3是調(diào)度DRAM存儲器讀取/寫入微指令的過程的一個實施例 的流程圖。
具體實施方式
描述了分層DRAM微指令調(diào)度器的方法、設備和系統(tǒng)的實施例。 在以下說明中，闡述了許多具體細節(jié)。但是，應該理解，實施例的實 行可以不需要這些具體細節(jié)。在其它實例中，公知的元件、規(guī)格和協(xié) 議未詳細討論，以避免影響對本發(fā)明的理解。圖1是可以與本發(fā)明的實施例配合使用的計算機系統(tǒng)的框圖。所 迷計算機系統(tǒng)包括處理器存儲器互連100，用于耦合到互連100的不 同元件如處理器、橋、存儲器裝置等之間的通信。處理器存儲器互連100包括發(fā)送仲裁、地址、數(shù)椐和控制信息(未示出)的特定互連線路。
在一個實施例中，中夾處理器102可連接到處理器存儲器互連100。 在另 一個實施例中，可能有多個中央處理器耦合到處理器存儲器互連 (在此圖中未示出多個處理器)。在一個實施例中，中央處理器102是單 核的。在另一個實施例中，中央處理器102是多核的。
處理器存儲器互連100為中央處理器102和其它裝置提供對系統(tǒng) 存儲器104的訪問。在許多實施例中，系統(tǒng)存儲器是動態(tài)隨機訪問存 儲器(DRAM)的形式，包括同步DRAM (SDRAM)，雙數(shù)據(jù)速率(DDR) SDRAM, DDR 2 SDRAM, Rambus DRAM (RDRAM)，或任何其它類 型的DRAM存儲器。系統(tǒng)存儲器控制器控制對系統(tǒng)存儲器104的訪問 。在一個實施例中，系統(tǒng)存儲器控制器位于耦合到處理器存儲器互連 100的芯片組106的北橋108中。在另一個實施例中，系統(tǒng)存儲器控 制器位于中央處理器102所在的同一芯片上。信息、指令或其它數(shù)據(jù) 可以存儲在系統(tǒng)存儲器104中以備中央處理器102以及許多其它可能 的裝置使用。1/0設備，例如I/0設備112和116，通過互連114和118 的一個或多個I/0耦合到芯片組106的南橋110。
在一個實施例中，微指令調(diào)度器120位于北橋108中。在此實施 例中，微指令調(diào)度器110調(diào)度與系統(tǒng)存儲器104關(guān)聯(lián)的所有存儲器讀 取和寫入。在一個實施例中，微指令調(diào)度器從系統(tǒng)中的請求者包括中 央處理器102和耦合到南橋110的一個或多個總線主控I/O設備接收 所有存儲器讀取和寫入請求。此外，在一個實施例中，耦合到北橋108 的圖形處理器(未示出)也向微指令調(diào)度器120發(fā)送存儲器讀取和寫入 請求。
在一個實施例中，微指令調(diào)度器120具有讀取/寫入隊列122，存 儲來自系統(tǒng)裝置的所有輸入存儲器讀取和寫入請求。在不同的實施例 中，讀取/寫入隊列可以有不同數(shù)量的項目。此外，在一個實施例中，
耦合到讀取/寫入隊列122的仲裁邏輯124確定與存儲在讀取/寫入隊列 122中的與讀取和寫入請求關(guān)聯(lián)的微指令的執(zhí)行順序。
圖2示出與分層存儲器讀耳又/寫入微指令調(diào)度器相關(guān)聯(lián)的仲裁邏輯 的一個實施例。在一個實施例中，圖2中所示的仲裁邏輯包括用于頁 命中結(jié)果存儲器讀取或?qū)懭氲闹俨脝卧?。在此實施例中，仲裁器裝置
200具有與讀取/寫入隊列中的位置對應的多個輸入(圖1中的項目122) 。輸入對應于讀取/寫入隊列中的項目數(shù)量。因此，在一個實施例中， 輸入202與隊列位置1關(guān)聯(lián)，輸入204與隊列位置2關(guān)聯(lián)，并且輸入 206與隊列位置N關(guān)聯(lián)，其中N等于隊列位置數(shù)量。
每個輸入包括關(guān)于關(guān)聯(lián)隊列項目中是否存儲有效頁命中讀取/寫 入請求以及頁命中請求是否安全的信息。安全項目是指，在確定時， 項目能夠在互連至系統(tǒng)存儲器時立即調(diào)度(即時調(diào)度)，而不會對隊列 中的任何其它項目造成不利后果。因此，在一個實施例中，安全信息(如 安全=1，不安全=0)以及項目是頁命中讀取/寫入請求(如頁命中=1,非 頁命中=0)的確定在邏輯上為"AND",并且如果結(jié)果為l,則關(guān)聯(lián)隊 列項目中存在安全頁命中讀取/寫入請求。
仲裁裝置200為每個隊列位置接收此信息，然后確定哪個可用安 全頁命中項目是等待時間最長的候選對象(即隊列中當前所有安全頁 命中項目中最先到達的請求)。然后，仲裁裝置200輸出先到達的安全 頁命中請求的隊列項目位置至輸出208。如果沒有可用的安全頁命中 請求，輸出將為零。
在一個實施例中，到或門210的輸入線路耦合到進入仲裁裝置200 的每個輸入。因此，輸出212將發(fā)送通知，從輸入1到輸入N(202-206) 的至少一個輸入正在通知仲裁器裝置200隊列中存在安全頁命中讀取/ 寫入請求。
在另一個實施例中，圖2中所示的仲裁邏輯包括用于頁空結(jié)果存 儲器讀取和寫入的仲裁單元。在此實施例中，仲裁器裝置200具有對 應于讀取/寫入隊列中位置的多個輸入(圖1中的項目122)。
每個輸入包括關(guān)于關(guān)聯(lián)隊列項目中是否存儲有效頁空讀取/寫入 請求以及頁空請求是否安全的信息。如上所述，安全項目是指，在確
定時，項目能夠在互連至系統(tǒng)存儲器時立即調(diào)度，而不會對隊列中的 任何其它項目造成不利后果。因此，在一個實施例中，安全信息(如安全=1，不安全=0)以及項目是頁空讀取/寫入請求(如頁空=1,非頁空=0) 的確定在邏輯上為"AND"，并且如果結(jié)果為1，則關(guān)聯(lián)隊列項目中 存在安全頁空讀取/寫入請求。仲裁裝置200為每個隊列位置接收此信息，然后確定哪個可用安 全頁空項目是等待時間最長的候選對象(即隊列中當前所有安全頁空 項目中最先到達的請求)。然后，仲裁裝置200輸出最先到達的安全頁 空請求的隊列項目位置至輸出208。如果沒有可用的安全頁空請求， 輸出將為零。在一個實施例中，到或門210的輸入線路耦合到進入仲裁裝置200 的每個輸入。因此，輸出212將發(fā)送通知，從輸入l到輸入N(202-206) 的至少一個輸入正在通知仲裁器裝置200隊列中存在安全頁空讀取/寫 入請求。在另一個實施例中，圖2中所示的仲裁邏輯包括用于頁錯失結(jié)果 存儲器讀取或?qū)懭氲闹俨脝卧Ｔ诖藢嵤├?，仲裁器裝置200具有 對應于讀取/寫入隊列中位置的多個輸入(圖1中的項目122)。每個輸入包括關(guān)于關(guān)聯(lián)隊列項目中是否存儲有效頁錯失讀取/寫 入請求、頁錯失請求是否安全以及與頁錯失至相同存儲體的讀取/寫入 隊列中是否有任何頁命中的信息。如果隊列中有相同存儲體頁命中請 求，仲裁器裝置200不考慮頁錯失請求，因為如果執(zhí)行頁錯失請求， 所有至相同存儲體的頁命中請求將變成頁空請求并且造成重大的存儲 器頁抖動。因此，相同存儲體頁命中指示器將被倒轉(zhuǎn)，即如果有相同 存儲體頁命中，結(jié)果為0,并且如果隊列中無相同存儲體頁命中請求 ，結(jié)果為1。此外，如上所述，安全項目是指，在確定時，項目能夠在互連至 系統(tǒng)存儲器時立即調(diào)度，而不會對隊列中的任何其它項目造成不利后 果。因此，在一個實施例中，安全信息(如安全=1，不安全=0)、項目
是頁錯失讀取/寫入請求(如頁錯失=1 ，非頁錯失=0)的確定以及相同存 儲體頁命中指示器信息(如相同存儲體頁命中-O,非相同存儲體頁命中=1)在邏輯上為"AND"并且如果結(jié)果為l，則關(guān)聯(lián)隊列項目中存在安 全頁空讀取/寫入請求。仲裁裝置200為每個隊列位置接收此信息，然后確定哪個可用安 全頁空項目是等待時間最長的候選對象(即隊列中當前所有安全頁空 項目中最先到達的請求)。然后，仲裁裝置200輸出最先到達的安全頁 空請求的隊列項目位置至輸出208。如果沒有可用的安全頁空請求， 輸出將為零。在一個實施例中，到或門210的輸入線路耦合到進入仲裁裝置200 的每個輸入。因此，輸出212將發(fā)送通知，從輸入l到輸入N(202-206) 的至少一個輸入正在通知仲裁器裝置200隊列中存在安全頁空讀取/寫 入請求c至圖2所有三個實施例(頁命中仲裁邏輯實施例、頁空仲裁邏輯實 施例以及頁錯失仲裁邏輯實施例)的輸出線路進入利用以下算法的交 叉層(cross隱tier)仲裁器1) 如果隊列中有安全頁命中讀取/寫入請求，則安全頁命中讀取/ 寫入請求勝，2) 否則，如果隊列中有安全頁空讀取/寫入請求，則安全頁空請求勝，3) 否則，如果隊列中有安全頁錯失讀取/寫入請求，則安全頁錯失 請求勝在一個實施例中，每個項目中的讀取/寫入請求分解為其各自的微 指令序列。這樣，頁錯失項目在項目位置中將具有預充電、激活和讀 取/寫入微指令，并且在交叉層仲裁器確定執(zhí)行哪個指令時，確定每個 微指令。例如，如果頁空請求是到達空讀取隊列的第一個讀取/寫入請 求，則以上算法將允許頁空讀耳又/寫入請求開始執(zhí)行。因此，在此實施 例中，頁空讀取/寫入請求被調(diào)度并且執(zhí)行第一個微指令(激活微指令)
。如果安全頁命中讀取/寫入請求在下一個存儲器時鐘周期到達該讀取隊列，在執(zhí)行頁空請求的讀取/寫入微指令之前，以上算法將安排優(yōu)先級順序并且允許頁命中讀取請求的讀取/寫入微指令在頁空讀取/寫入請求的讀取/寫入微指令之前被立即調(diào)度。因此，頁命中讀取/寫入請求 的讀取/寫入微指令經(jīng)調(diào)度在第一個頁錯失讀取/寫入請求的激活微指令和讀取/寫入微指令之間的存儲器時鐘周期執(zhí)行。圖3是調(diào)度DRAM存儲器讀取/寫入微指令的過程的一個實施例 的流程圖。該流程由可能包括硬件(電路、專用邏輯等)、軟件(如在通用計算機系統(tǒng)或?qū)Ｓ脵C器上運行)或其組合的處理邏輯執(zhí)行。參照圖7 ，該流程從處理邏輯接收存儲器讀取/寫入請求(處理框200)開始。存 儲器讀取/寫入請求可以是頁命中結(jié)果、頁空結(jié)果或頁錯失結(jié)果。下一 步，處理邏輯將每個讀取/寫入請求存儲在讀取/寫入隊列中。在一個實 施例中，每個隊列項目存儲與存儲器讀取/寫入請求關(guān)聯(lián)的一個或多個 微指令(處理框202)。框210顯示隊列的表示，并且執(zhí)行處理框202的 處理邏輯通過將接收的讀取/寫入請求存儲到隊列210中與隊列210互 動。下一步，處理邏輯利用微指令等待時間優(yōu)先級順序(如包含頁錯失 請求的微指令的等待時間大于包含頁命中請求的微指令的等待時間) 重新安排隊列中的微指令的優(yōu)先級順序(處理框204)。此外，處理邏輯 利用指令重疊調(diào)度和亂序調(diào)度安排隊列中讀取/寫入請求的優(yōu)先級順 序。在一個實施例中，利用頁命中仲裁器、頁空仲裁器、頁錯失仲裁 器以及交叉層仲裁器(如以上參照圖2詳述)完成處理框204中執(zhí)行的重 新安排優(yōu)先級順序過程。在一個實施例中，處理邏輯包含仲裁邏輯212 ，并且處理框204執(zhí)行的處理包括仲裁邏輯與隊列210互動。最后，處理邏輯確定是否有準備接收的新讀取/寫入請求(處理框 206)。在一個實施例中，如果沒有新的讀取/寫入請求，則處理邏輯繼 續(xù)輪詢新的讀取/寫入請求，直至出現(xiàn)一個。否則，如果有新的讀取/ 寫入請求，處理邏輯返回處理框200再次開始流程。
此流程涉及接收讀取/寫入請求到隊列中和根據(jù)一系列仲裁邏輯 流程重新安排隊列優(yōu)先級順序。此外，處理邏輯同時在每個存儲器時 鐘周期繼續(xù)執(zhí)行最高優(yōu)先級順序的安全執(zhí)行的微指令。這通過在每個 可能的存儲器時鐘周期執(zhí)行存儲器讀取/寫入微指令使得存儲器互連 吞吐量保持最佳化。在一個實施例中，交叉層仲裁器具有故障保護機制，對在將較低 優(yōu)先級順序的讀取/寫入請求強行置于優(yōu)先級順序列表頂端之前允許 經(jīng)過的最大數(shù)量的存儲器時鐘周期進行設置。例如，如果頁錯失請求 繼續(xù)被頁命中重新安排至頁命中之后，在交叉層仲裁器不具備故障保 護機制的情況下，頁錯失請求可能會無限延遲。在一個實施例中，在 交叉層設置器強制將較低優(yōu)先級順序的讀取/寫入請求置于列表頂端 之前允許的時鐘周期數(shù)量^^皮預先確定并且設置在仲裁邏輯中。在另一個實施例中，此值設置在基本輸入/輸出系統(tǒng)(BIOS)中并且可以在系統(tǒng)初始化期間修改。這樣，說明了分層DRAM微指令調(diào)度器的方法、設備和系統(tǒng)的實 施例。這些實施例已參照其具體示范實施例進行了說明。得益于本公 開的人員將知道，在不背離本文所述實施例的廣泛精神和范圍的情況 下，可以對這些實施例進^亍各種^^改和變更。因此，-說明和附圖應凈皮 視為說明性的而不是限制性的。
權(quán)利要求
1.一種方法，包括接收多個存儲器請求的設備，其中每個存儲器請求包括一個或多個微指令，每個微指令需要一個或多個存儲器時鐘周期來執(zhí)行；以及調(diào)度來自多個存儲器請求中的一個以上請求的各微指令的執(zhí)行，以減少完成一個以上存儲器請求的執(zhí)行所需的總存儲器時鐘周期數(shù)量。
2. 如權(quán)利要求l所述的方法，其特征在于，多個存儲器請求中的 每一個是存儲器讀取請求和存儲器寫入請求這兩者其中之一。
3. 如權(quán)利要求2所述的方法，其特征在于，還包括重疊一個以上 存儲器請求的微指令的調(diào)度。
4. 如權(quán)利要求3所述的方法，其特征在于，重疊微指令的調(diào)度還 包括在第二請求的兩個獨立微指令之間插入第 一請求的至少 一個微指 令。
5. 如權(quán)利要求l所述的方法，其特征在于，還包括不按照設備接 收一個以上請求的順序來調(diào)度一個以上請求的完成。
6. 如權(quán)利要求5所述的方法，其特征在于，亂序調(diào)度一個以上請 求的完成還包括至少在第一時間后的第二時間到達所述設備的第二 請求的最終完成微指令之后，調(diào)度在第一時間到達芯片組的第一請求 的最終完成微指令。
7. 如權(quán)利要求l所述的方法，其特征在于，調(diào)度各個微指令的執(zhí) ^"以即時的方式完成。
8. 如權(quán)利要求7所述的方法，其特征在于，即時方式還包括僅考 慮那些準備好執(zhí)行并且可以安全執(zhí)行的微指令。
9. 如權(quán)利要求l所述的方法，其特征在于，各個接收請求的結(jié)果 從包含頁命中結(jié)果、頁空結(jié)果及頁錯失結(jié)果的組中選擇。
10. 如權(quán)利要求9所述的方法，其特征在于，還包括如果隊列中有頁命中請求則調(diào)度頁命中請求，或者如果隊列中有頁空請求并且 無頁命中請求則調(diào)度頁空請求，或者如果隊列中有頁錯失請求并且無 頁命中請求或頁空請求則調(diào)度頁錯失請求。
11. 如權(quán)利要求10所述的方法，其特征在于，還包括如果兩個 請求具有相同的頁命中、頁空或頁錯失結(jié)果，則按照兩個請求的到達 順序調(diào)度它們。
12. 如權(quán)利要求IO所述的方法，其特征在于，還包括如果請求 安全，則不管結(jié)果如何，都調(diào)度任何已在隊列中等待預定數(shù)量的存儲 器時鐘周期的請求。
13. —種裝置，包括存儲多個存儲器請求的隊列，其中每個存儲器請求包括一個或多 個微指令，每個微指令需要一個或多個存儲器時鐘周期來執(zhí)行；以及一個或多個仲裁器，以減少完成一個以上存儲器請求的執(zhí)行所需 的總存儲器時鐘周期數(shù)量的順序，調(diào)度來自多個存儲器請求中的一個 以上請求的各個微指令的執(zhí)行。
14. 如權(quán)利要求13所述的裝置，其特征在于，多個存儲器請求中 的每一個是存儲器讀取請求和存儲器寫入請求這兩者其中之一。
15. 如權(quán)利要求14所述的裝置，其特征在于，各個接收請求的結(jié) 果從包含頁命中結(jié)果、頁空結(jié)果及頁錯失結(jié)果的組中選擇。
16. 如權(quán)利要求15所述的裝置，其特征在于，還包括一個或多個 仲裁器，如果隊列中有頁命中請求則調(diào)度頁命中請求，或者如果隊列 中有頁空請求并且無頁命中請求則調(diào)度頁空請求，或者如果隊列中有 頁錯失請求并且無頁命中請求或頁空請求則調(diào)度頁錯失請求。
17. 如權(quán)利要求16所述的裝置，其特征在于還包括 頁命中仲裁器，調(diào)度任何頁命中請求的執(zhí)行順序； 頁空仲裁器，調(diào)度任何頁空請求的執(zhí)行順序； 頁錯失仲裁器，調(diào)度任何頁錯失請求的執(zhí)行順序；以及 交叉層仲裁器，調(diào)度來自頁命中仲裁器、頁空仲裁器和頁錯失仲 裁器的請求的最終執(zhí)行順序。
18. 如權(quán)利要求17所述的裝置，其特征在于，還包括頁錯失仲裁 器，如果沒有對與頁錯失請求相同的存儲體的未完成頁命中請求，則 僅調(diào)度頁錯失請求來執(zhí)行。
19. 一種系統(tǒng)，包括 總線；耦合到所述總線的第 一處理器；耦合到所述總線的第二處理器；耦合到所述總線的存儲器； 耦合到所述總線的芯片組，所述芯片組包括存儲多個存儲器請求的隊列，其中每個存儲器請求包括一個或多 個微指令，每個微指令需要一個或多個存儲器時鐘周期來執(zhí)行；以及一個或多個仲裁器，以減少完成一個以上存儲器請求的執(zhí)行所需 的總存儲器時鐘周期數(shù)量的順序，調(diào)度來自多個存儲器請求中的一個 以上請求的各個微指令的執(zhí)行。
20. 如權(quán)利要求19所述的方法，其特征在于，多個存儲器請求中 的每一個是存儲器讀取請求和存儲器寫入請求這兩者其中之一。
21. 如權(quán)利要求20所述的裝置，其特征在于，各個接收請求的結(jié) 果從包含頁命中結(jié)果、頁空結(jié)果及頁錯失結(jié)果的組中選擇。
22. 如權(quán)利要求21所述的裝置，其特征在于，還包括一個或多個 仲裁器，如果隊列中有頁命中請求則調(diào)度頁命中請求，或者如果隊列 中有頁空請求并且無頁命中請求則調(diào)度頁空請求，或者如果隊列中有 頁錯失請求并且無頁命中請求或頁空請求則調(diào)度頁錯失請求。
23. 如權(quán)利要求22所述的裝置，其特征在于，還包括 頁命中仲裁器，調(diào)度任何頁命中請求的執(zhí)行順序； 頁空仲裁器，調(diào)度任何頁空請求的執(zhí)行順序； 頁錯失仲裁器，調(diào)度任何頁錯失請求的執(zhí)行順序；以及 交叉層仲裁器，調(diào)度來自頁命中仲裁器、頁空仲裁器和頁錯失仲 裁器的請求的最終執(zhí)行順序。
全文摘要
本文描述了一種方法、裝置和系統(tǒng)。在一個實施例中，所述方法包括芯片組接收多個存儲器請求，其中每個存儲器請求包含一個或多個微指令，每個微指令需要一個或多個存儲器時鐘周期來執(zhí)行，以及調(diào)度來自多個存儲器請求中的一個以上請求的各個微指令的執(zhí)行以減少完成一個以上存儲器請求的執(zhí)行所需的總存儲器時鐘周期數(shù)量。
文檔編號G06F13/16GK101211321SQ20071030528
公開日2008年7月2日 申請日期2007年12月28日 優(yōu)先權(quán)日2006年12月28日
發(fā)明者S·卡里納哈利, Z·博金 申請人:英特爾公司