專利名稱：：時鐘自適應(yīng)裝置的制作方法
技術(shù)領(lǐng)域：
：本實(shí)用新型涉及時鐘同步
技術(shù)領(lǐng)域：
，尤其涉及一種時鐘自適應(yīng)裝置。
背景技術(shù)：
：PCI(PeripheralComponentInterconnect,夕卜圍器件互連)是當(dāng)今使用的最為廣泛的內(nèi)部計算機(jī)總線之一，傳輸數(shù)據(jù)速率可達(dá)66MHz;PCI-X(PCIExtension,PCI擴(kuò)展)作為PCI的擴(kuò)展，傳輸數(shù)據(jù)速率可達(dá)133MHz。在目前的PCI/PCI-X系統(tǒng)中，PCI/PCI-X主控設(shè)備能自動識別插入的PCI/PCI-X業(yè)務(wù)設(shè)備支持的最高頻率，并送出合適的同步時鐘?，F(xiàn)有技術(shù)中，使用一種PCI專用時鐘芯片提供上述同步時鐘。例如時鐘芯片PI6C2410,結(jié)構(gòu)原理如圖l所示，在輸入側(cè)包括輸出使能管腳OE[O:3]、高頻范圍管腳HF#、時鐘輸入管腳CLKIN、反饋輸入管腳FBIN、分頻/倍頻選擇管腳DIV[O:l];在輸出側(cè)包括時鐘輸出管腳OUT[0:3]和反饋輸出管腳FBOUT。在輸入側(cè)控制的條件下，該芯片輸出的時鐘是輸入時鐘的分頻或者倍頻，實(shí)現(xiàn)輸出PCI的33/66MHz，PCI-X的33/66/100/133MHz。具體輸出時鐘情況如表l所示。表l:<table>tableseeoriginaldocumentpage3</column></row><table><table>tableseeoriginaldocumentpage4</column></row><table>表1中，HF弁為1時，輸入時鐘范圍可以在0至40MHz之間，為33MHz;DIVO、DIVl分別為1、1時，輸出時鐘為1倍頻、DIVO、DIVl分別為1、0時，輸出時鐘為2倍頻、DIV0、DIV1分別為0、1時，輸出時鐘為3倍頻、DIVO、DIVl分別為0、0時，輸出時鐘為4倍頻。HF弁為0時，輸入時鐘范圍可以在40至80MHz之間，為66MHz;DIV0、DIVl分別為1、1時，輸出時鐘為2分頻、DIV0、DIV1分別為1、0時，輸出時鐘為l倍頻、DIV0、DIVl分別為0、1時，輸出時鐘為1.5倍頻、DIV0、DIVl分別為0、0時，輸出時鐘為2倍頻。然而，使用專用時鐘芯片成W高，如PCI專用時鐘芯片PI6C2410是15.8元；另外，由于PI6C2410等專用時鐘器件在PCI時鐘方案以外應(yīng)用較少，增加了器件種類，使得外圍器件連接關(guān)系復(fù)雜，不符合器件歸一劃原則；并且由于器件種類增加及連接負(fù)責(zé)，使得設(shè)備更容易出現(xiàn)故障。為了解決上述方案中增加器件及外圍電路復(fù)雜的缺陷，現(xiàn)有技術(shù)中提出了一種用CPLD(ComplexProgrammableLogicDevice,復(fù)雜可編程邏輯器件)提供同步時鐘的方案，如圖2所示。其中，CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路，其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計的數(shù)字系統(tǒng)。該方案中，CPLD首先檢測PCI/PCI-X業(yè)務(wù)設(shè)備支持的最高頻率，然后，CPLD向PCI/PCI-X業(yè)務(wù)設(shè)備和主控設(shè)備送出合適的頻率。當(dāng)然，可以用FPGA(FieldProgrammableGateArray,現(xiàn)場可編程門陣列)代替上述CPLD。然而，該方案由于CPLD內(nèi)部布線的長度和位置可能不同，將會導(dǎo)致輸出的時鐘具有不同的延時，因此，很難實(shí)現(xiàn)PCI/PCI-X主控設(shè)備和業(yè)務(wù)設(shè)備時鐘的同步。
實(shí)用新型內(nèi)容本實(shí)用新型要解決的問題是提供一種時鐘自適應(yīng)裝置，以低成本芯片為主動板和業(yè)務(wù)設(shè)備輸出合適的同步時鐘。為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種時鐘自適應(yīng)裝置，應(yīng)用于具有外圍器件互連接口芯片的主控設(shè)備和業(yè)務(wù)設(shè)備的系統(tǒng)中，所述裝置包括邏輯電路單元和時鐘驅(qū)動單元；所述邏輯電路單元，產(chǎn)生適應(yīng)于所述主控設(shè)備和業(yè)務(wù)設(shè)備中外圍器件互連接口芯片的時鐘信號，發(fā)送給所述時鐘驅(qū)動單元；所述時鐘驅(qū)動單元，接收所述時鐘信號，并驅(qū)動成多路同步時鐘信號發(fā)送給所述主控設(shè)備和業(yè)務(wù)設(shè)備的外圍器件互連接口芯片。所述邏輯電路單元至少包括時鐘輸出管腳，與所述時鐘驅(qū)動單元相連，向所迷時鐘驅(qū)動單元發(fā)送所述時鐘信號。所述邏輯電路單元還包括業(yè)務(wù)設(shè)備插入狀態(tài)指示管腳，與所述業(yè)務(wù)設(shè)備相連，檢測所述業(yè)務(wù)設(shè)備是否插入，并當(dāng)所述業(yè)務(wù)設(shè)備插入時觸發(fā)邏輯電路單元從所述時鐘輸出管腳發(fā)送所述時鐘信號。所述邏輯電路單元還包括業(yè)務(wù)設(shè)備最高頻率指示管腳，與所述業(yè)務(wù)設(shè)備相連，檢測所述業(yè)務(wù)設(shè)備支持的最高頻率，并由所述邏輯電路單元根據(jù)所述業(yè)務(wù)設(shè)備的外圍器件互連芯片支持的最高頻率與主控設(shè)備的外圍器件互連芯片支持的最高頻率中較低的頻率確定所述輸出時鐘信號的頻率。所述邏輯電路單元還可以通過寫寄存器方式強(qiáng)制輸出所述主控設(shè)備和業(yè)務(wù)設(shè)備都支持的，比所述較低的頻率低的時鐘信號。所述主控設(shè)備的外圍器件互連芯片支持的最高頻率預(yù)先根據(jù)器件的參數(shù)確定、或由所述邏輯電路單元獲得。所述主控設(shè)備的外圍器件互連芯片支持的最高頻率由邏輯電路單元中的主控設(shè)備最高頻率指示管腳獲得。所述時鐘自適應(yīng)裝置位于所述主控設(shè)備中。所述時鐘驅(qū)動單元輸出到主控設(shè)備外圍器件互連接口芯片和業(yè)務(wù)設(shè)備外圍器件互連接口芯片的時鐘信號布線長度相同。所迷邏輯電路單元包括復(fù)雜可編程邏輯器件CPLD或現(xiàn)場可編程門陣列FPGA器件。所迷時鐘驅(qū)動單元包括具有一路分多路的時鐘芯片。與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下優(yōu)點(diǎn)本實(shí)用新型通過邏輯判斷外圍器件互連設(shè)備支持的最高時鐘頻率，并輸出合適的頻率給單輸入多輸出的時鐘芯片，使該時鐘芯片同時向主控設(shè)備和業(yè)務(wù)設(shè)備輸出相應(yīng)的時鐘，保證時鐘同步。因此，本實(shí)用新型在簡化電路設(shè)計、降低成本和器件歸一劃的基礎(chǔ)上，實(shí)現(xiàn)了外圍器件互連設(shè)備的時鐘同步，并且避免了邏輯電路設(shè)計中產(chǎn)生的時鐘延時。圖1是現(xiàn)有技術(shù)中提供同步時鐘的PCI專用時鐘芯片結(jié)構(gòu)圖；圖2是現(xiàn)有技術(shù)中種用CPLD提供同步時鐘的結(jié)構(gòu)圖；圖3是本實(shí)用新型一種應(yīng)用時鐘自適應(yīng)裝置的系統(tǒng)結(jié)構(gòu)圖；圖4是本實(shí)用新型另一種應(yīng)用時鐘自適應(yīng)裝置的系統(tǒng)結(jié)構(gòu)圖；圖5是本實(shí)用新型中時鐘自適應(yīng)裝置設(shè)置于主控設(shè)備結(jié)構(gòu)圖；圖6是本實(shí)用新型又一具體實(shí)施例結(jié)構(gòu)圖；圖7是本實(shí)用新型中CY2304芯片結(jié)構(gòu)圖。具體實(shí)施方式本實(shí)用新型實(shí)施例提供了一種時鐘自適應(yīng)裝置100,應(yīng)用于具有外圍器件互連接口芯片的主控設(shè)備200和業(yè)務(wù)設(shè)備300的系統(tǒng)中，如圖3所示。其中，業(yè)務(wù)設(shè)備300可以包括多塊。主控設(shè)備200中包括外圍器件互連接口芯片210,業(yè)務(wù)設(shè)備300中包括外圍器件互連接口芯片310，時鐘自適應(yīng)裝置100為主控設(shè)備200與業(yè)務(wù)設(shè)備300的外圍器件互連接口芯片210和外圍器件互連接口芯片310提供同步時鐘，使主控設(shè)備200與業(yè)務(wù)設(shè)備300通過外圍器件互連接口芯片210和外圍器件互連接口芯片310進(jìn)行數(shù)據(jù)傳輸。其中，時鐘自適應(yīng)裝置100具體包括邏輯電路單元110和時鐘驅(qū)動單元120。邏輯電路單元110產(chǎn)生適應(yīng)于主控設(shè)備200和業(yè)務(wù)設(shè)備300中外圍器件互連接口芯片210和310的時鐘信號，發(fā)送給時鐘驅(qū)動單元120;時鐘驅(qū)動單元120接收該時鐘信號，并驅(qū)動成兩路同步時鐘信號發(fā)送給主控設(shè)備200和業(yè)務(wù)設(shè)備300的外圍器件互連接口芯片210和310(如果業(yè)務(wù)設(shè)備有n塊，則驅(qū)動成n+l路，分別發(fā)送給主控設(shè)備和n塊業(yè)務(wù)設(shè)備)。邏輯電路單元no包括時鐘輸出管腳111和業(yè)務(wù)設(shè)備插入狀態(tài)指示管腳112。其中，時鐘輸出管腳111與時鐘驅(qū)動單元120相連，向時鐘驅(qū)動單元120發(fā)送時鐘信號；業(yè)務(wù)設(shè)備插入狀態(tài)指示管腳112與業(yè)務(wù)設(shè)備300相連，檢測業(yè)務(wù)設(shè)備300是否插入系統(tǒng)，并當(dāng)業(yè)務(wù)設(shè)備300插入系統(tǒng)時觸發(fā)邏輯電路單元IIO從時鐘輸出管腳111發(fā)送時鐘信號。邏輯電路單元IIO還包括業(yè)務(wù)設(shè)備最高頻率指示管腳113和114,與業(yè)務(wù)設(shè)備300的外圍器件互連接口芯片310相連，用于檢測業(yè)務(wù)設(shè)備300的外圍器件互連接口芯片310支持的最高頻率，例如當(dāng)業(yè)務(wù)設(shè)備最高頻率指示管腳113和114分別是0和0時，表示支持的最高頻率是33MHz;當(dāng)業(yè)務(wù)設(shè)備最高頻率指示管腳113和114分別是0和1時，表示支持的最高頻率是66MHz;當(dāng)業(yè)務(wù)設(shè)備最高頻率指示管腳113和114分別是1和0時，表示支持的最高頻率是lOOMHz;當(dāng)業(yè)務(wù)設(shè)備最高頻率指示管腳113和114分別是1和1時，表示支持的最高頻率是133MHz;其中，通過在業(yè)務(wù)設(shè)備300上設(shè)置上拉電阻或下拉電阻，預(yù)先設(shè)置指示管腳電平高低，以表明該業(yè)務(wù)設(shè)備300上外圍器件互連接口芯片支持的最高頻率。當(dāng)邏輯電路單元110檢測到業(yè)務(wù)設(shè)備300的外圍器件互連接口芯片310支持的最高頻率后，與主控設(shè)備200的外圍器件互連接口芯片210支持的最高頻率進(jìn)行比較，取其中較低的頻率作為輸出時鐘信號的頻率。當(dāng)然，邏輯電路單元110還可以通過寫寄存器方式強(qiáng)制輸出主控設(shè)備和業(yè)務(wù)設(shè)備都支持的，低于所述比較低的頻率的時鐘信號。其中，主控設(shè)備200的外圍器件互連芯片210支持的最高頻率通?？梢圆鹏迵?jù)器件的參數(shù)預(yù)先獲知；也可以由邏輯電路單元110中的主控設(shè)備最高頻率指示管腳115檢測獲得(如圖4所示),方法與^r測業(yè)務(wù)設(shè)備300的外圍器件互連接口芯片310支持的最高頻率方法7相同。時鐘自適應(yīng)裝置100可以獨(dú)立于主控設(shè)備設(shè)置，但通常情況下都設(shè)置于主控設(shè)備200中，如圖5所示。為了保證時鐘同步，時鐘驅(qū)動單元120輸出到主控設(shè)備200的外圍器件互連接口芯片210和業(yè)務(wù)設(shè)備300的外圍器件互連接口芯片310的時鐘信號布線應(yīng)該長度相同。本實(shí)用新型中邏輯電路單元既可以通過復(fù)雜可編程邏輯器件來實(shí)現(xiàn)，也可以通過簡單的邏輯芯片進(jìn)行組合成具有邏輯功能的器件來實(shí)現(xiàn)，其實(shí)現(xiàn)過程與復(fù)雜可編程邏輯器件相同。邏輯電路單元包括復(fù)雜可編程邏輯器件CPLD或現(xiàn)場可編程門陣列FPGA器件。下面，以CPLD作為邏輯電路單元，CY2304芯片作為時鐘驅(qū)動單元，主控設(shè)備為PCI/PCI-X主控設(shè)備，業(yè)務(wù)設(shè)備為PCI/PCI-X業(yè)務(wù)設(shè)備，對本實(shí)用新型進(jìn)行具體說明。參考圖6，對于PCI/PCI-X主控設(shè)備，要支持很多種類的業(yè)務(wù)卡，不同業(yè)務(wù)卡中PCI/PCI-X接口芯片運(yùn)行的頻率有很多種。由于系統(tǒng)中主控設(shè)備是必須存在的，因此主控設(shè)備的PCI/PCI-X接口芯片支持最高頻率通常是已知的，只要判斷插入的業(yè)務(wù)設(shè)備的PCI/PCI-X接口芯片支持的最高頻率。主控設(shè)備上電以后，CPLD先判斷業(yè)務(wù)設(shè)備是否插入系統(tǒng)，如果有業(yè)務(wù)設(shè)備插入系統(tǒng)，則CPLD通過來自PCI/PCI-X業(yè)務(wù)設(shè)備的時鐘頻率探測信號CLOCK—DETECT判斷PCI/PCI-X接口芯片支持的最高頻率，判斷出PCI/PCI-X支持的最高頻率以后，CPLD邏輯輸出適當(dāng)?shù)臅r鐘信號給CY2304芯片，CY2304芯片驅(qū)動成兩路或多路時鐘輸出PCI/PCI-X主控設(shè)備和業(yè)務(wù)設(shè)備，從而實(shí)現(xiàn)時鐘頻率自適應(yīng)和時鐘同步。CY2304芯片是0延時緩存器，其具體結(jié)構(gòu)如圖7所示，包括PLL(Phase-LockedLoop,相位鎖定環(huán)路)，分路器(/2)。具體管腳分布如表2所示。將輸入時鐘鎖定到目前的參考管腳REF，從任一輸出管腳獲得的PLL反饋驅(qū)動輸入FBK管腳，保證了CLKA1和CLKA2同步輸出;CLKB1和CLKB2同步輸出。表2:<table>tableseeoriginaldocumentpage9</column></row><table>就能實(shí)現(xiàn)，常用時鐘驅(qū)動器的價格遠(yuǎn)低于如PI6C2410等專用時鐘驅(qū)動芯片，在需要支持多塊PCI接口芯片時，使用常用時鐘驅(qū)動器的經(jīng)濟(jì)優(yōu)勢會體現(xiàn)得更加明顯。當(dāng)然，可以根據(jù)業(yè)務(wù)設(shè)備的數(shù)量不同，選擇CY2304系列不同的芯片，也可以選擇其它具有類似功能的一路分多路的時鐘緩存芯片。另外，由于CPLD等邏輯電路芯片是主控設(shè)備中經(jīng)常應(yīng)用的器件，通過下載不同功能的運(yùn)行程序，可以同時實(shí)現(xiàn)多種不同的功能，當(dāng)然，具體情況要有應(yīng)用的邏輯電路芯片的容量及可用管腳數(shù)量確定。在實(shí)現(xiàn)其它功能的同時，可以附加提供主控設(shè)備和業(yè)務(wù)設(shè)備需要的時鐘，減少了電路中的附加芯片。另外，時鐘芯片根據(jù)一路輸入時鐘輸出多路同步時鐘，避免了到主控設(shè)備和業(yè)務(wù)設(shè)備的延時；并且，由于時鐘芯片具有去抖動功能，使輸出時鐘抖動減小。以上公開的僅為本實(shí)用新型的幾個具體實(shí)施例，但是，本實(shí)用新型并非局限于此，任何本領(lǐng)域的技術(shù)人員能思之的變化都應(yīng)落入本實(shí)用新型的保護(hù)范圍。權(quán)利要求1、一種時鐘自適應(yīng)裝置，應(yīng)用于具有外圍器件互連接口芯片的主控設(shè)備和業(yè)務(wù)設(shè)備的系統(tǒng)中，其特征在于，所述裝置包括邏輯電路單元和時鐘驅(qū)動單元；所述邏輯電路單元，產(chǎn)生適應(yīng)于所述主控設(shè)備和業(yè)務(wù)設(shè)備中外圍器件互連接口芯片的時鐘信號，發(fā)送給所述時鐘驅(qū)動單元；所述時鐘驅(qū)動單元，接收所述時鐘信號，并驅(qū)動成多路同步時鐘信號發(fā)送給所述主控設(shè)備和業(yè)務(wù)設(shè)備的外圍器件互連接口芯片。2、如權(quán)利要求1所述時鐘自適應(yīng)裝置，其特征在于，所述邏輯電路單元至少包括時鐘輸出管腳，與所述時鐘驅(qū)動單元相連，向所述時鐘驅(qū)動單元發(fā)送所述時鐘信號。3、如權(quán)利要求2所述時鐘自適應(yīng)裝置，其特征在于，所述邏輯電路單元還包括業(yè)務(wù)設(shè)備插入狀態(tài)指示管腳，與所述業(yè)務(wù)設(shè)備相連。4、如權(quán)利要求3所述時鐘自適應(yīng)裝置，其特征在于，所述邏輯電路單元還包括業(yè)務(wù)設(shè)備最高頻率指示管腳，與所述業(yè)務(wù)設(shè)備相連。5、如權(quán)利要求1至4中任一項所述時鐘自適應(yīng)裝置，其特征在于，所述時鐘自適應(yīng)裝置位于所述主控設(shè)備中。6、如權(quán)利要求1至4中任一項所述時鐘自適應(yīng)裝置，其特征在于，所述邏輯電路單元包括復(fù)雜可編程邏輯器件CPLD或現(xiàn)場可編程門陣列FPGA器件。專利摘要本實(shí)用新型公開了一種時鐘自適應(yīng)裝置，應(yīng)用于具有外圍器件互連接口芯片的主控設(shè)備和業(yè)務(wù)設(shè)備系統(tǒng)中，裝置包括邏輯電路單元和時鐘驅(qū)動單元；邏輯電路單元產(chǎn)生適應(yīng)于主控設(shè)備和業(yè)務(wù)設(shè)備中外圍器件互連接口芯片的時鐘信號，發(fā)送給時鐘驅(qū)動單元；時鐘驅(qū)動單元接收時鐘信號，驅(qū)動成多路同步時鐘信號發(fā)送給主控設(shè)備和業(yè)務(wù)設(shè)備的外圍器件互連接口芯片。本實(shí)用新型通過判斷外圍器件互連設(shè)備支持的最高頻率，并輸出合適的頻率給單輸入多輸出的時鐘芯片，使該時鐘芯片同時向主控設(shè)備和業(yè)務(wù)設(shè)備輸出相應(yīng)的時鐘。因此，本實(shí)用新型在簡化電路設(shè)計、降低成本和器件歸一劃的基礎(chǔ)上，實(shí)現(xiàn)了外圍器件互連設(shè)備的時鐘同步，并且避免了邏輯電路設(shè)計中產(chǎn)生的時鐘延時。文檔編號G06F1/04GK201066462SQ20072000346公開日2008年5月28日申請日期2007年2月7日優(yōu)先權(quán)日2007年2月7日發(fā)明者李之富申請人:杭州華三通信技術(shù)有限公司