專(zhuān)利名稱(chēng)：時(shí)鐘切換電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種時(shí)鐘切換電路，尤其是涉及一種無(wú)毛刺時(shí)鐘切換電路。
背景技術(shù)：
普通的數(shù)據(jù)選擇器電路雖然能夠完成對(duì)輸入時(shí)鐘信號(hào)的切換，但是由于輸入 時(shí)鐘頻率的差異，以及選擇控制信號(hào)的非同步，很容易在切換的過(guò)程中造成時(shí)鐘 信號(hào)有毛刺或者相鄰跳變沿之間的距離遠(yuǎn)小于時(shí)鐘的半周期。這個(gè)不穩(wěn)定的時(shí)鐘 切換過(guò)程容易造成誤觸發(fā)事件，并且會(huì)影響到電路的穩(wěn)定性。發(fā)明內(nèi)容本實(shí)用新型的目的在于克服現(xiàn)有技術(shù)之不足，提供一種無(wú)毛刺的時(shí)鐘切換電路。本實(shí)用新型的上述目的由以下技術(shù)方案實(shí)現(xiàn)如圖1所示，三級(jí)同步電路級(jí)聯(lián)，數(shù)據(jù)選擇信號(hào)SEL連接同步電路一的輸入端，當(dāng)需要切換時(shí)鐘時(shí)，SEL信號(hào) 變化一次電平，在數(shù)據(jù)選擇器輸出的時(shí)鐘信號(hào)CLK3的有效邊沿同步觸發(fā)下，三 級(jí)同步電路同步傳遞數(shù)據(jù)選擇信號(hào)SEL，即SEL信號(hào)分別經(jīng)過(guò)CLK3的一、二、 三個(gè)有效邊沿傳遞到SEL1、 SEL2和SEL3。門(mén)控電路的三個(gè)輸入端分別來(lái)自同步 電路一的輸出端SEL1、同步電路三的輸出端SEL3和數(shù)據(jù)選擇器的輸出時(shí)鐘信號(hào) CLK3經(jīng)延時(shí)電路后的時(shí)鐘信號(hào)CLK4。在同步電路一的輸出端SEL1的跳變時(shí)刻到 同步電路三輸出端SEL3的跳變時(shí)刻之間，門(mén)控電路禁止延時(shí)電路輸出的時(shí)鐘信 號(hào)CLK4輸出，門(mén)控電路的輸出為無(wú)毛刺的時(shí)鐘信號(hào)CLK5。數(shù)據(jù)選擇器的輸入至 少有兩路時(shí)鐘輸入信號(hào)CLK,同步選通電路的輸入是選擇編碼輸入信號(hào)SELO，在 數(shù)據(jù)選擇器輸出的時(shí)鐘信號(hào)CLK3的有效邊沿同步觸發(fā)下，輸出到數(shù)據(jù)選擇器的 控制端S,用于控制選擇輸入的時(shí)鐘信號(hào)CLK中的一路輸出aK3，選擇編碼輸入 信號(hào)SEL0的路數(shù)的編碼組合數(shù)應(yīng)大于或等于時(shí)鐘輸入信號(hào)CLK的個(gè)數(shù)。如圖2所示，當(dāng)時(shí)鐘輸入信號(hào)CLK為兩路信號(hào)aKl和CLK2時(shí)，數(shù)據(jù)選擇器為二
選一電路，選擇編碼輸入信號(hào)只有一路，即為數(shù)據(jù)選擇信號(hào)SEL。同步選通電路 只有一路輸入信號(hào)SEL，此時(shí)同步選通電路和同步電路的功能相同，都是一位的 同步電路，所以省略同步選通電路，同步電路一的輸出SEL1接數(shù)據(jù)選擇器的控制 端S。當(dāng)三個(gè)同步電路均可以由D型觸發(fā)器構(gòu)成時(shí)，時(shí)鐘信號(hào)的有效邊沿取上升沿。 三個(gè)D型觸發(fā)器的時(shí)鐘輸入端CK均連接數(shù)據(jù)選擇器輸出的時(shí)鐘信號(hào)CLK3，數(shù)據(jù)選 擇信號(hào)SEL連接到同步電路一的D型觸發(fā)器的數(shù)據(jù)輸入端D，上一級(jí)同步電路的D 型觸發(fā)器的數(shù)據(jù)輸出端Q連接下一級(jí)同步電路的D型觸發(fā)器的數(shù)據(jù)輸入端D，在 CLK3的上升沿將數(shù)據(jù)端的數(shù)據(jù)打入觸發(fā)器。門(mén)控電路可以由門(mén)電路組成，同步電路一和同步電路三的D型觸發(fā)器的數(shù)據(jù) 輸出端的信號(hào)SEL1、 SEL3經(jīng)異或門(mén)和非門(mén)到與門(mén)的一個(gè)輸入端，與門(mén)的另一個(gè)輸 入端連接所述的延時(shí)電路的輸出的時(shí)鐘信號(hào)CLK4，即在SEL1和SEL3不同時(shí)，與門(mén) 輸出時(shí)鐘信號(hào)，其為無(wú)毛刺的時(shí)鐘信號(hào)CLK5。當(dāng)然同步電路的級(jí)數(shù)，在三級(jí)或三級(jí)以上均可以實(shí)現(xiàn)無(wú)毛刺的時(shí)鐘信號(hào)輸 出。三級(jí)同步與多級(jí)同步的區(qū)別在于門(mén)控禁止的時(shí)間不同。當(dāng)采用多級(jí)同步電路 時(shí)，第一級(jí)同步電路的輸出和最后一級(jí)同步電路的輸出作為門(mén)控邊沿輸入到門(mén)控 電路。本實(shí)用新型的優(yōu)點(diǎn)及效果消除多路時(shí)鐘切換時(shí)產(chǎn)生的毛刺，即時(shí)鐘信號(hào)切 換時(shí)，通過(guò)同步電路使切換點(diǎn)落在切換前時(shí)鐘的有效邊沿，如上升沿，使切換前 的時(shí)鐘信號(hào)為一完整波形；在切換點(diǎn)之后，屏蔽切換后時(shí)鐘信號(hào)可能出現(xiàn)的不完 整波形，使輸出從一完整波形開(kāi)始。從圖3中所知，當(dāng)需要切換時(shí)鐘時(shí)，數(shù)據(jù)選擇信號(hào)SEL信號(hào)變化一次電平， 此時(shí)并不切換時(shí)鐘信號(hào)，在數(shù)據(jù)選擇器輸出的時(shí)鐘信號(hào)CLK3的上升沿同步觸發(fā) 下，SEL的變化才被打入觸發(fā)器102，其輸出SEL1用于控制數(shù)據(jù)選擇器101，使 其輸出時(shí)鐘信號(hào)CLK3發(fā)生切換，從而保證了切換點(diǎn)之前的時(shí)鐘信號(hào)為一完整波 形。觸發(fā)器102、 103、 104級(jí)聯(lián)，數(shù)據(jù)選擇信號(hào)SEL信號(hào)在時(shí)鐘信號(hào)CLK3的同 步觸發(fā)下在三個(gè)觸發(fā)器中傳遞，SEL信號(hào)經(jīng)過(guò)三個(gè)CLK3的上升沿后傳到SEL3, 在CLK3的第一個(gè)上升沿和第三個(gè)上升沿之間，信號(hào)SEL1和SEL3不同，經(jīng)過(guò)異 或門(mén)106、非門(mén)107和與門(mén)108控制在CLK3的第一個(gè)和第三個(gè)上升沿之間禁止 時(shí)鐘信號(hào)輸出，從而屏蔽切換后時(shí)鐘信號(hào)可能出現(xiàn)的不完整波形，使輸出從一完
整波形開(kāi)始。同時(shí)因觸發(fā)器104、異或門(mén)106和非門(mén)107支路有物理延時(shí)，時(shí)鐘 信號(hào)CLK3應(yīng)經(jīng)過(guò)一個(gè)延時(shí)時(shí)間大于該支路的延時(shí)器，從而避免因電路物理延時(shí) 帶來(lái)的毛刺。


圖l 是本實(shí)用新型的多路時(shí)鐘切換電路原理圖； 圖2 是本實(shí)用新型的兩路時(shí)鐘切換電路原理圖；圖3 是本實(shí)用新型的兩路時(shí)鐘切換電路； 圖4 是本實(shí)用新型的時(shí)鐘切換波形圖之一；圖5 是本實(shí)用新型的時(shí)鐘切換波形圖之二。
具體實(shí)施方式

以下結(jié)合附圖與具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)描述。圖3為兩路時(shí)鐘切換電路，其中包含的主要器件為二選一數(shù)據(jù)選擇器切換電路IOI， D型觸發(fā)器102、 103和104，延遲單元電路105,異或門(mén)106，非門(mén) 107和與門(mén)108。包含的主要信號(hào)為兩路輸入時(shí)鐘信號(hào)CLK1和CLK2，直接切 換時(shí)鐘信號(hào)輸出CLK3，時(shí)鐘選擇信號(hào)SEL， SEL信號(hào)經(jīng)過(guò)D觸發(fā)器102、 103、 104 與CLK3依次同步所得觸發(fā)信號(hào)SEL1、SEL2、SEL3,SEL1和SEL3異或所得的NGATE 信號(hào)及其反信號(hào)GATE, CLK3經(jīng)延遲的時(shí)鐘信號(hào)CLK4，和最終輸出的無(wú)毛刺時(shí)鐘 信號(hào)CLK5。二選一數(shù)據(jù)選擇器切換電路101的兩路時(shí)鐘輸入為CLK1和CLK2，輸出為直 接切換所得的有毛刺的時(shí)鐘信號(hào)CLK3?？刂茣r(shí)鐘切換的選擇信號(hào)為SEL1， SEL1 為輸入選擇信號(hào)SEL經(jīng)過(guò)D觸發(fā)器102與CLK3同步所得的觸發(fā)信號(hào)，SEU的跳 變產(chǎn)生于SEL跳變后的第一個(gè)CLK3上升沿處。這樣就保證了時(shí)鐘的切換點(diǎn)之前 的一個(gè)時(shí)鐘周期的完整性。觸發(fā)信號(hào)SEL1、 SEL2和SEL3分別由D觸發(fā)器102、 103和104產(chǎn)生，依次對(duì)齊CLK3在SEL翻轉(zhuǎn)之后的三個(gè)上升沿。SEL1和SEL3信 號(hào)標(biāo)明了門(mén)控信號(hào)GATE的兩邊邊界，SEL1和SEL3經(jīng)過(guò)異或門(mén)106得到反門(mén)控 信號(hào)NGATE， NGATE再經(jīng)過(guò)非門(mén)107得到門(mén)控信號(hào)GATE。 GATE信號(hào)用來(lái)屏蔽時(shí)鐘 切換過(guò)程中不平滑的部分。CLK3經(jīng)過(guò)延時(shí)單元電路105得到少量延遲后的有毛 刺時(shí)鐘信號(hào)CLK4。 GATE信號(hào)和CLK4經(jīng)過(guò)與門(mén)108得到最終輸出的無(wú)毛刺時(shí)鐘信號(hào)。延遲單元電路105實(shí)現(xiàn)功能為延遲時(shí)鐘信號(hào)，目的是避免在去毛刺的過(guò)程中 產(chǎn)生新的毛刺，其作用是保證屏蔽時(shí)鐘不穩(wěn)定段的時(shí)候不產(chǎn)生新的毛刺。在圖3 中，門(mén)控信號(hào)GATE經(jīng)過(guò)幾次同步和一些組合電路，必定比CLK3有更大的電路延 遲，因此需在CLK3輸入與門(mén)之前插入適當(dāng)?shù)难訒r(shí)，時(shí)鐘CLK3經(jīng)過(guò)延遲單元電路 105延遲得到CLK4，可以保證CLK4在和門(mén)控信號(hào)GATE做與操作時(shí)，GATE的兩 個(gè)邊沿都對(duì)應(yīng)CLK4的低電平，使整個(gè)切換過(guò)程時(shí)鐘輸出都為平滑的低電平。圖4是時(shí)鐘信號(hào)由CLK1向CLK2切換的過(guò)程中各信號(hào)的時(shí)序圖。CLK1和CLK2 為兩路不同的時(shí)鐘輸入信號(hào)。CLK3為直接切換的有毛刺時(shí)鐘輸出信號(hào)。外來(lái)的 時(shí)鐘選擇信號(hào)SEL初始為0，輸出時(shí)鐘為CLK1。在t0時(shí)刻，時(shí)鐘選擇信號(hào)發(fā)生 由0到1的跳變，此時(shí)時(shí)鐘不會(huì)馬上切換，因?yàn)榱⒖糖袚Q會(huì)造成切換點(diǎn)前后各有 一個(gè)殘周期。tl時(shí)刻，CLK1第一次出現(xiàn)上升沿，即CLK3第一次出現(xiàn)上升沿，電 路觸發(fā)產(chǎn)生SEL1，并且進(jìn)行時(shí)鐘切換，這時(shí)CLK3時(shí)鐘輸出變?yōu)镃LK2， tl之前 的一個(gè)周期為完整周期，tl之后的一個(gè)周期為CLK2的一個(gè)殘周期。t3時(shí)刻為第 二個(gè)上升沿，觸發(fā)產(chǎn)生SEL2。 t4時(shí)刻為第三個(gè)上升沿，觸發(fā)產(chǎn)生SEL3。由圖示 可知，SEL1和SEL3恰為門(mén)控信號(hào)GATE的兩個(gè)邊沿，這兩個(gè)邊沿之間的部分為 屏蔽區(qū)域，長(zhǎng)度為CLK2的一個(gè)殘周期加上一個(gè)整周期。由于CLK3和GATE在tl 和t4時(shí)刻的兩個(gè)跳變沿是重合的，直接與操作會(huì)產(chǎn)生毛刺，所以應(yīng)當(dāng)將CLK3適 當(dāng)延遲，使兩個(gè)信號(hào)的邊沿錯(cuò)開(kāi)。圖中CLK4為時(shí)鐘信號(hào)CLK3延遲后的信號(hào)，延 遲大小為(t2-tl)，可以看出tl之前有一寬度為(T1/2)-(t2-tl)的低電平，t4 之后有寬度為(t2-tl)的低電平，其中Tl為CLK1的周期。而CLK5在tl到t4之 間的部分被屏蔽后，就得到一段平滑的低電平過(guò)渡區(qū)域。因此，延遲單元電路對(duì) 時(shí)鐘的延遲應(yīng)小于CLK1和CLK2中較小周期的一半，而且應(yīng)當(dāng)大于電路中SEL1 信號(hào)到GATE信號(hào)之間的電路的物理延遲，這樣才能保證過(guò)渡區(qū)域?yàn)槠交牡碗?平。圖4所示的切換點(diǎn)后的殘周期略大于半周期，這是會(huì)產(chǎn)生毛剌的第一種特例 情況，如圖所示，在tl時(shí)刻之后會(huì)有一個(gè)明顯的毛刺。如果殘周期遠(yuǎn)大于半周 期，而接近于完整周期，則即使是直接切換也不會(huì)有明顯毛刺，再經(jīng)過(guò)屏蔽后波 形會(huì)更平整。圖5是無(wú)毛刺時(shí)鐘切換電路在由第二路CLK2時(shí)鐘向第一路CLK1切換的過(guò)程 中，所有信號(hào)的時(shí)序圖。外來(lái)的時(shí)鐘選擇信號(hào)SEL初始為1，輸出時(shí)鐘為CLK2。
在to時(shí)刻，時(shí)鐘選擇信號(hào)發(fā)生由1到0的跳變，此時(shí)時(shí)鐘不會(huì)馬上切換。tl時(shí) 刻，CLK1第一次出現(xiàn)上升沿，即CLK3第一次出現(xiàn)上升沿，電路觸發(fā)產(chǎn)生SEL1， 并且進(jìn)行時(shí)鐘切換，這時(shí)CLK3時(shí)鐘輸出變?yōu)镃LK1。 tl之前的一個(gè)周期為完整周 期，tl之后的一個(gè)周期為CLKl的一個(gè)殘周期。t3時(shí)刻為第二個(gè)上升沿，觸發(fā)產(chǎn) 生SEL2。 t4時(shí)刻為第三個(gè)上升沿，觸發(fā)產(chǎn)生SEL3。如圖所示，是殘周期小于半 周期時(shí)產(chǎn)生毛刺的情況，tl和t2之間為殘周期，由于電路各支路物理延遲的差 別，CLK3在tl時(shí)刻后面通常會(huì)有一個(gè)很窄的脈沖，可以經(jīng)過(guò)延遲和屏蔽消除。 另外應(yīng)當(dāng)說(shuō)明的是，如果tl和t2之間的時(shí)間間隔很小，即殘周期遠(yuǎn)小于半周期， 則tl后的窄脈沖和t2時(shí)刻的上升沿距離很近，如果D觸發(fā)器建立時(shí)間不足，則 SEL2和SEL3都會(huì)順延一個(gè)周期產(chǎn)生，相應(yīng)的屏蔽區(qū)域也會(huì)被拉長(zhǎng)一個(gè)周期。
權(quán)利要求1、一種時(shí)鐘切換電路，包括有切換輸入時(shí)鐘信號(hào)(CLK)的數(shù)據(jù)選擇器，其特征是三級(jí)同步電路級(jí)聯(lián)，數(shù)據(jù)選擇信號(hào)(SEL)連接同步電路一的輸入端，在數(shù)據(jù)選擇器輸出的時(shí)鐘信號(hào)(CLK3)的有效邊沿同步觸發(fā)下，三級(jí)同步電路同步傳遞數(shù)據(jù)選擇信號(hào)(SEL)；門(mén)控電路的三個(gè)輸入端分別來(lái)自同步電路一的輸出端(SEL1)、同步電路三的輸出端(SEL3)和數(shù)據(jù)選擇器的輸出時(shí)鐘信號(hào)(CLK3)經(jīng)延時(shí)電路后的時(shí)鐘信號(hào)(CLK4)；在同步電路一的輸出端(SEL1)的跳變時(shí)刻到同步電路三輸出端(SEL3)的跳變時(shí)刻之間，門(mén)控電路禁止延時(shí)電路輸出的時(shí)鐘信號(hào)(CLK4)輸出，門(mén)控電路的輸出為無(wú)毛刺的時(shí)鐘信號(hào)(CLK5)；至少有兩路時(shí)鐘輸入信號(hào)(CLK)輸入數(shù)據(jù)選擇器，其控制端的控制信號(hào)(S)同步于其輸出時(shí)鐘信號(hào)(CLK3)的有效邊沿，數(shù)據(jù)選擇器輸出的時(shí)鐘信號(hào)(CLK3)是其時(shí)鐘輸入信號(hào)(CLK)中的一路，數(shù)據(jù)選擇器的控制信號(hào)(S)的路數(shù)的編碼組合數(shù)應(yīng)大于或等于時(shí)鐘輸入信號(hào)(CLK)的個(gè)數(shù)。
2、 根據(jù)權(quán)利要求l所述的時(shí)鐘切換電路，其特征是，所述的時(shí)鐘輸入信號(hào)為兩路 信號(hào)(CLK1、 CLK2),所述的數(shù)據(jù)選擇器為二選一電路，同步電路一的輸出信號(hào)(SEL1)連接數(shù)據(jù)選擇器的控制端(S)。
3、 根據(jù)權(quán)利要求2所述的時(shí)鐘切換電路，其特征是，所述的三個(gè)同步電路均由D 型觸發(fā)器(102、 103、 104)構(gòu)成，三個(gè)D型觸發(fā)器的時(shí)鐘輸入端(CK)均連接數(shù) 據(jù)選擇器輸出的時(shí)鐘信號(hào)(CLK3)，數(shù)據(jù)選擇信號(hào)(SEL)連接到同步電路一的D 型觸發(fā)器的數(shù)據(jù)輸入端(D)，上一級(jí)同步電路的D型觸發(fā)器的數(shù)據(jù)輸出端(Q)連 接下一級(jí)同步電路的D型觸發(fā)器的數(shù)據(jù)輸入端(D);所述的門(mén)控電路由門(mén)電路組 成同步電路一和同步電路三的D型觸發(fā)器的數(shù)據(jù)輸出端的信號(hào)(SEL1、 SEL3) 經(jīng)異或門(mén)(106)和非門(mén)(107)到與門(mén)(108)的一個(gè)輸入端，與門(mén)(108)的另 一個(gè)輸入端連接所述的延時(shí)電路的輸出的時(shí)鐘信號(hào)(CLK4)，與門(mén)(108)的輸出 為無(wú)毛刺的時(shí)鐘信號(hào)(CLK5)。
專(zhuān)利摘要一種時(shí)鐘切換電路，尤其是涉及一種無(wú)毛刺時(shí)鐘切換電路。包括有數(shù)據(jù)選擇器、級(jí)聯(lián)的三級(jí)同步電路、延時(shí)電路和門(mén)控電路，數(shù)據(jù)選擇器切換輸入的時(shí)鐘信號(hào)產(chǎn)生有毛刺的時(shí)鐘信號(hào)，三級(jí)同步電路同步于數(shù)據(jù)選擇器輸出的時(shí)鐘信號(hào)，第一級(jí)同步電路和第三級(jí)同步電路的輸出信號(hào)在門(mén)控電路中進(jìn)行異或，用于屏蔽時(shí)鐘信號(hào)切換后產(chǎn)生的毛刺，延時(shí)電路使時(shí)鐘信號(hào)延時(shí)，避免時(shí)鐘信號(hào)邊沿與同步電路輸出的電平同時(shí)翻轉(zhuǎn)，從而產(chǎn)生新的毛刺，本實(shí)用新型時(shí)鐘切換電路用于具有多路時(shí)鐘信號(hào)的系統(tǒng)中，實(shí)現(xiàn)時(shí)鐘的無(wú)毛刺切換。
文檔編號(hào)G06F1/08GK201035447SQ20072003695
公開(kāi)日2008年3月12日 申請(qǐng)日期2007年5月11日 優(yōu)先權(quán)日2007年5月11日
發(fā)明者明 凌, 劉新寧, 時(shí)龍興, 軍 楊, 晶 金, 陸生禮 申請(qǐng)人:東南大學(xué)