專利名稱：處理元件、混合模式并行處理器系統(tǒng)、處理元件方法、混合模式并行處理器方法、處理元件 ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種處理元件、混合模式并行處理器系統(tǒng)、處理元件方法、 混合模式并行處理器方法、處理元件程序、以及混合模式并行處理器程序， 特別是涉及一種有效率的處理元件、混合模式并行處理器系統(tǒng)、處理元件 方法、混合模式并行處理器方法、處理元件程序以及混合模式并行處理器程序。
背景技術(shù)：
提出了以公共命令流來使多個(gè)處理器(PE:處理元件)或運(yùn)算電路并
行操作的所謂S頂D (Single Instruction Multiple Data,單指令多數(shù)據(jù)) 方式的并行處理器。另外，迄今提出了以多個(gè)命令流使與各自對(duì)應(yīng)的多個(gè) 處理器(PU:處理單元)或運(yùn)算電路操作的所謂M頂D (Multiple Instruction Multiple Data,多指令多數(shù)據(jù))方式的并行處理器。
由于S頂D方式的并行處理器最好是對(duì)于多個(gè)PE僅僅生成同一的單一 命令流，所以最好是單獨(dú)地?fù)碛忻盍魃伤枰拿畛咚倬彌_存儲(chǔ) 器和條件分支的實(shí)現(xiàn)所需要的序列控制電路。因此，雖然實(shí)現(xiàn)了較高的性 能，但是SIMD方式的并行處理器的優(yōu)點(diǎn)是僅用很少的控制電路就能把電 路規(guī)模抑制到很小以及由于在所有的PE之間總是能夠達(dá)到同步所以能夠 在運(yùn)算電路之間非常有效地進(jìn)行交換數(shù)據(jù)。但是，S頂D方式的并行處理器 由于僅有一個(gè)命令流，所以其缺點(diǎn)就是限制了有效問題范圍。另一方面，MIMD方式的并行處理器具有的優(yōu)點(diǎn)在于由于能夠同時(shí)維
持多個(gè)命令流，所以有效問題范圍較大。但是，MIMD方式的并行處理器具 有的缺點(diǎn)在于需要與PE數(shù)相同數(shù)目的控制電路，從而導(dǎo)致電路規(guī)模很大。
鑒于此，提出了使SIMD方式與MIMD方式雙方的優(yōu)點(diǎn)組合、且在同一 處理器中動(dòng)態(tài)地切換SI腦方式和MIMD方式這二者的所謂"混合模式"并 行處理器的結(jié)構(gòu)。
例如，公開了一種通過從最初構(gòu)成使得能夠在MIMD模式下操作的控 制電路和使得兼?zhèn)銹E對(duì)的各個(gè)處理元件(PE)、在SIMD模式下選擇并執(zhí) 行所有PE經(jīng)由外部命令總線所發(fā)送的命令流、以及在MIMD模式下各個(gè)PE 選擇并執(zhí)行本地的命令流，來動(dòng)態(tài)地切換MIMD模式和S頂D模式的方式(例 如，專利文獻(xiàn)1 專利文獻(xiàn)4)。
專利文獻(xiàn)l:特開昭59-16071號(hào)公報(bào)
專利文獻(xiàn)2:特開平5-20283號(hào)公報(bào)
專利文獻(xiàn)3:專利第2647315號(hào)
專利文獻(xiàn)4:專利第3199205號(hào)
專利文獻(xiàn)1 4公開內(nèi)容引用編入并記載于本申請(qǐng)中。根據(jù)本發(fā)明進(jìn) 行了以下的分析。
以上述現(xiàn)有的MIMD方式為基礎(chǔ)的混合模式并行處理器的主要目的在 于能夠獲得通過切換到SMD模式，能夠非常有效地實(shí)現(xiàn)在PE間的數(shù)據(jù) 交換的優(yōu)點(diǎn)。
但是，如果把具有相同PE數(shù)的現(xiàn)有混合模式并行處理器與單純的僅 基于SIMD方式的并行處理器相比，前者需要盡可能地使向每個(gè)PE進(jìn)行有 效命令流供給的不可缺少的命令超高速緩沖存儲(chǔ)器及其相關(guān)控制電路，特 別是電路規(guī)模較大的命令超高速緩沖存儲(chǔ)器及命令超高速緩沖存儲(chǔ)器的 標(biāo)記保存用寄存器資源和PE的個(gè)數(shù)相當(dāng)。其結(jié)果，造成了在大多數(shù)情況 下，若電路規(guī)模相同，則對(duì)于可集成的PE個(gè)數(shù)，前者僅為后者的大約一 半以下，即前者的處理性能低于后者的一半以下。
這樣一來，對(duì)于SIMD處理與MIMD處理混存的應(yīng)用程序來說，與通常
的S頂D處理器相比，現(xiàn)有的混合模式并行處理器是否真的有效，就成為
很大程度上依賴于SIMD處理與MI勤處理的比例，若SIMD處理的比例的 確較高，那么就會(huì)存在混合模式并行處理器的有效性降低的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種與具有相同PE數(shù)的單純SIMD處理器相比 不必大幅度地增加電路規(guī)模即可使SIMD處理時(shí)不會(huì)出現(xiàn)性能降低的處理 元件、混合模式并行處理器系統(tǒng)、處理元件方法、混合模式并行處理器方 法、處理元件程序、以及混合模式并行處理器程序。
本發(fā)明的處理元件，在SIMD操作時(shí)與其他N-1個(gè)處理元件并行操作， 在MIMD操作時(shí)與其他S^N+M)-1個(gè)(S、 M是2以上的自然數(shù))處理元件 并行操作。
本發(fā)明的第l混合模式并行處理器系統(tǒng)，具備N個(gè)處理元件，在SIMD 操作時(shí)N個(gè)所述處理元件并行操作，在MIMD操作時(shí)分別被分組成包含S 個(gè)處理元件的M(二N+S)組(S、 M是2以上的自然數(shù))處理單元，M組的所 述處理單元之間、以及S個(gè)所述處理元件之間分別并行操作。
本發(fā)明的第2混合模式并行處理器系統(tǒng)，是所述第1混合模式并行處 理器系統(tǒng)，MIMD操作時(shí)所述處理單元的存儲(chǔ)器資源的一部分作為命令超高 速緩沖存儲(chǔ)器而操作、通用寄存器資源作為命令超高速緩沖存儲(chǔ)器的標(biāo)記 保存用區(qū)域而操作。
本發(fā)明的第3混合模式并行處理器系統(tǒng)，是所述第2混合模式并行處 理器系統(tǒng)，所述處理單元中包含用于進(jìn)行命令超高速緩沖存儲(chǔ)器控制和命 令序列控制的一個(gè)控制電路。
本發(fā)明的第4混合模式并行處理器系統(tǒng)，是所述第2或第3混合模式 并行處理器系統(tǒng)，在MIMD操作時(shí)各個(gè)所述處理單元內(nèi)的各個(gè)所述處理元 件所屬的S個(gè)所述存儲(chǔ)器資源中的P個(gè)(P〈S)作為命令超髙速緩沖存儲(chǔ) 器而操作、其余的S-P個(gè)存儲(chǔ)器資源作為數(shù)據(jù)存儲(chǔ)器或數(shù)據(jù)超高速緩沖存 儲(chǔ)器而操作，S組的所述通用寄存器資源中， 一組按原樣作為所述處理單 元的所述通用寄存器資源而操作、剩余S-1組中的T組(T〈S-1)或者僅 一定數(shù)目作為命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作，剩余的在 使用數(shù)據(jù)超高速緩沖存儲(chǔ)器的情況下作為數(shù)據(jù)超高速緩沖存儲(chǔ)器的標(biāo)記
保存用資源而操作。
本發(fā)明的第5混合模式并行處理器系統(tǒng)，是所述第2、第3或第4混 合模式并行處理器系統(tǒng)，具備用于對(duì)整體進(jìn)行控制的控制處理元件，包含 各個(gè)所述處理單元內(nèi)的所述命令緩沖存儲(chǔ)器的一個(gè)所述處理元件，包含所 述控制電路和用于從來自所述控制處理元件的命令、來自所述命令超高速 緩沖存儲(chǔ)器的命令中選擇任一個(gè)的命令流選擇器，在MIMD操作時(shí)，不包 含所述命令超高速緩沖存儲(chǔ)器的剩余的所述處理元件輸入并執(zhí)行來自所 述命令流選擇器的命令。
本發(fā)明的第6混合模式并行處理器系統(tǒng)，是所述第2混合模式并行處 理器系統(tǒng)，具備用于對(duì)整體進(jìn)行控制的控制處理元件，各個(gè)所述處理單元 內(nèi)的所有的所述處理元件，具有所述控制電路和命令流選擇器，在MIMD 操作時(shí)，包含所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述處理元件的所述命令 流選擇器，選擇來自所述控制處理元件的命令、來自所述命令超高速緩沖 存儲(chǔ)器的命令的任何一個(gè)，不包含所述命令超高速緩沖存儲(chǔ)器的剩余的所 述處理元件，輸入并執(zhí)行來自包含所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述 處理元件的所述命令流選擇器的命令。
本發(fā)明的處理元件方法，包含處理元件在SIMD操作時(shí)與其他N-1個(gè) 處理元件并行操作的步驟，和在M工MD操作時(shí)與其他S(二N+M)-l個(gè)(S、 M 是2以上的自然數(shù))處理元件并行操作的步驟。
本發(fā)明的第1混合模式并行處理器方法，是具備N個(gè)處理元件并且在 M頂D操作時(shí)被分組化成分別包含S個(gè)處理元件的M^N+S)組(S、 M是2
以上的自然數(shù))處理單元的混合模式并行處理器系統(tǒng)中采用的混合模式并 行處理器方法，所述方法包含在SIMD操作時(shí)N個(gè)所述處理元件并行操 作的步驟；以及在MIMD操作時(shí)M組的所述處理單元之間、以及S個(gè)所述 處理元件之間分別并行操作的步驟。
本發(fā)明的第2混合模式并行處理器方法，是所述第1混合模式并行處 理器方法，包含在MIMD操作時(shí)所述處理單元的存儲(chǔ)器資源的一部分作 為命令超高速緩沖存儲(chǔ)器而操作的步驟、以及通用寄存器資源作為命令超 高速緩沖存儲(chǔ)器的標(biāo)記保存用區(qū)域而操作的步驟。
本發(fā)明的第3混合模式并行處理器方法，是所述第2混合模式并行處
理器方法，包含所述處理單元的一個(gè)控制電路進(jìn)行命令超高速緩沖存儲(chǔ) 器控制、命令序列控制的步驟。
本發(fā)明的第4混合模式并行處理器方法，是所述第2或第3混合模式 并行處理器方法，包括在MIMD操作時(shí)各個(gè)所述處理單元內(nèi)的各個(gè)所述
處理元件所屬的s個(gè)所述存儲(chǔ)器資源中的P個(gè)(P〈S)作為命令超高速緩 沖存儲(chǔ)器而操作、其余的S-P個(gè)存儲(chǔ)器資源作為數(shù)據(jù)存儲(chǔ)器或數(shù)據(jù)超高速 緩沖存儲(chǔ)器而操作的步驟；S組的所述通用寄存器資源中， 一組按原樣作 為所述處理單元的所述通用寄存器資源而操作的步驟；以及剩余S-1組中 的T組(T〈S-1)或者僅一定數(shù)目作為命令超高速緩沖存儲(chǔ)器的標(biāo)記保存 用資源而操作、剩余的在使用數(shù)據(jù)超高速緩沖存儲(chǔ)器的情況下作為數(shù)據(jù)超 高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作的步驟。
本發(fā)明的第5混合模式并行處理器方法，是所述第2、第3或第4混
合模式并行處理器方法，是具備用于對(duì)整體進(jìn)行控制的控制處理元件的所 述混合模式并行處理器系統(tǒng)中的混合模式并行處理器方法，包括包含各 個(gè)所述處理單元內(nèi)的所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述處理元件的 命令流選擇器選擇來自所述控制處理元件的命令、來自所述命令超高速緩 沖存儲(chǔ)器的命令的任一個(gè)的步驟；以及在MIMD操作時(shí)，不包含所述命令 超高速緩沖存儲(chǔ)器的剩余的所述處理元件輸入并執(zhí)行來自所述命令流選 擇器的命令的步驟。
本發(fā)明的第6混合模式并行處理器方法，是所述第2混合模式并行處 理器方法，是具備用于對(duì)整體進(jìn)行控制的控制處理元件的所述混合模式并 行處理器系統(tǒng)中的混合模式并行處理器方法，包括在MIMD操作時(shí)，包 含所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述處理元件的所述命令流選擇器 選擇來自所述控制處理元件的命令、來自所述命令超高速緩沖存儲(chǔ)器的命 令的任何一個(gè)的步驟；以及不包含所述命令超高速緩沖存儲(chǔ)器的剩余的所 述處理元件輸入并執(zhí)行來自包含所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述 處理元件的所述命令流選擇器的命令的步驟。
本發(fā)明的處理元件程序，在處理元件中，執(zhí)行在SIMD操作時(shí)與其 他N-1個(gè)處理元件并行操作的步驟，和在M頂D操作時(shí)與其他S(二N+M)-1 個(gè)(S、 M是2以上的自然數(shù))處理元件并行操作的步驟。
本發(fā)明的第1混合模式并行處理器程序，是具備N個(gè)處理元件并且在
MIMD操作時(shí)被分組化成分別包含S個(gè)處理元件的M(:N+S)組(S、 M是2 以上的自然數(shù))處理單元的混合模式并行處理器系統(tǒng)中采用的混合模式并 行處理器程序，用于在所述混合模式并行處理器系統(tǒng)中，執(zhí)行在SIMD 操作時(shí)N個(gè)所述處理元件并行操作的步驟；以及在MI腦操作時(shí)M組的所 述處理單元之間、以及S個(gè)所述處理元件之間分別并行操作的步驟。
本發(fā)明的第2混合模式并行處理器程序，是所述第1混合模式并行處 理器程序，執(zhí)行在MIMD操作時(shí)在所述處理單元的存儲(chǔ)器資源的一部分 中作為命令超高速緩沖存儲(chǔ)器而操作的步驟，以及在通用寄存器資源中作 為命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用區(qū)域而操作的步驟。
本發(fā)明的第3混合模式并行處理器程序，是所述第2混合模式并行處 理器程序，執(zhí)行在所述處理單元的一個(gè)控制電路中進(jìn)行命令超高速緩沖 存儲(chǔ)器控制、命令序列控制的步驟。
本發(fā)明的第4混合模式并行處理器程序，是所述第2或第3混合模式 并行處理器程序，在所述混合模式并行處理器系統(tǒng)中執(zhí)行在MIMD操作 時(shí)各個(gè)所述處理單元內(nèi)的各個(gè)所述處理元件所屬的S個(gè)所述存儲(chǔ)器資源中 的P個(gè)(P〈S)作為命令超高速緩沖存儲(chǔ)器而操作、其余的S-P個(gè)存儲(chǔ)器 資源作為數(shù)據(jù)存儲(chǔ)器或數(shù)據(jù)超高速緩沖存儲(chǔ)器而操作的步驟；S組的所述 通用寄存器資源中， 一組按原樣作為所述處理單元的所述通用寄存器資源 而操作的步驟；以及剩余S-1組中的T組(T〈S-1)或者僅一定數(shù)目作為 命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作、剩余的在使用數(shù)據(jù)超高 速緩沖存儲(chǔ)器的情況下作為數(shù)據(jù)超高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而 操作的步驟。
發(fā)明效果
本發(fā)明與具有相同PE數(shù)目的單純SIMD處理器相比，不必大幅度地增 加電路規(guī)模，就會(huì)擁有可實(shí)現(xiàn)在SIMD處理時(shí)不會(huì)發(fā)生性能降低的混合模 式并行處理器的效果。
其原因是，處理元件可以在SIMD操作時(shí)與其他N-1個(gè)處理元件并行 操作，在MIMD操作時(shí)與其他(N+S)-1個(gè)(S是2以上的自然數(shù))處理元 件并行操作。


圖1是表示本發(fā)明第1實(shí)施方式的結(jié)構(gòu)的方框圖。
圖2是表示本發(fā)明第1實(shí)施方式的處理單元的詳細(xì)結(jié)構(gòu)的方框圖。
圖3是表示本發(fā)明第1實(shí)施方式的操作的流程圖。
圖4是表示本發(fā)明第1實(shí)施方式中對(duì)命令超高速緩沖存儲(chǔ)器的存取信 息的內(nèi)容的描述圖。
圖5是表示本發(fā)明第1實(shí)施方式的實(shí)施例的結(jié)構(gòu)的方框圖。 .圖6是表示本發(fā)明第2實(shí)施方式的結(jié)構(gòu)的方框圖。
附圖標(biāo)記說明
PS混合模式并行處理器系統(tǒng)
CP控制處理元件
PEl PEn處理元件
MEM 主存裝置
BUS公共總線
PU1 處理單元
PUl PUm處理單元
RAMl RAMn存儲(chǔ)器
GPRl GPRn寄存器資源
ALUl ALUn運(yùn)算電路
ISELl ISELm 命令流選擇器
PC 程序計(jì)數(shù)器
MODE模式指定寄存器
CTRl CRTm控制電路
CTR1控制電路
RAMO存儲(chǔ)器
GRPO寄存器資源
CTRO控制電路
ALUO運(yùn)算電路
ARBT調(diào)整電路
FFl FFr通用寄存器
ID1、 ID2 命令解碼器電路
SELGl SELGr 數(shù)據(jù)選擇器
RSEL1 RSEL2 操作數(shù)讀出用選擇器
CSEL1 控制選擇器
SELAD1 地址選擇器
CMP1比較電路
具體實(shí)施例方式
本發(fā)明的混合模式并行處理器系統(tǒng)包含共計(jì)N個(gè)能進(jìn)行SIMD操作的 處理元件PE，所述處理元件PE分別具備存儲(chǔ)器(資源)和用于保存中間 運(yùn)算結(jié)果的通用寄存器(資源)。混合模式并行處理器系統(tǒng)還包含命令超 高速緩沖存儲(chǔ)器控制電路及M個(gè)命令序列控制電路，所述命令超高速緩沖 存儲(chǔ)器控制電路不包含M個(gè)(N+S=M， M、 N、 S都是自然數(shù))命令超高速
緩沖存儲(chǔ)器標(biāo)記保存區(qū)域。
由相互鄰接的S個(gè)處理元件PE、 1個(gè)命令超高速緩沖存儲(chǔ)器控制電路 以及1個(gè)命令序列控制電路構(gòu)成的組構(gòu)成了 1個(gè)進(jìn)行MIMD操作的處理單 元PU。命令超高速緩沖存儲(chǔ)器控制電路以及命令序列控制電路也可能是在 1個(gè)處理元件PE中所包含的結(jié)構(gòu)。
在M頂D操作時(shí)，各個(gè)處理單元PU內(nèi)的S個(gè)存儲(chǔ)器(資源)中的P個(gè) (P〈S)作為命令超高速緩沖存儲(chǔ)器而操作，剩余的存儲(chǔ)器(資源)作為 數(shù)據(jù)存儲(chǔ)器或者數(shù)據(jù)超高速緩沖存儲(chǔ)器而操作。另外，S組的通用寄存器 (資源)中，1組按原狀作為PU的通用寄存器(資源)而操作。
剩余的S-l組中的T組(T〈S-1)作為命令超高速緩沖存儲(chǔ)器的標(biāo)記 保存用寄存器(作為目錄的資源)而操作。另外，剩余的S-1-T組也可以 是作為數(shù)據(jù)超高速緩沖存儲(chǔ)器的標(biāo)記保存用寄存器(資源)而操作的數(shù)據(jù) 超高速緩沖存儲(chǔ)器的結(jié)構(gòu)。
另外，混合模式并行處理器系統(tǒng)包含選擇器類，用于在SIMD時(shí)和在 MIMD時(shí)，對(duì)提供給各個(gè)存儲(chǔ)器(資源)及通用寄存器(資源)的寫數(shù)據(jù)和 各種控制信號(hào)進(jìn)行切換。
根據(jù)上述結(jié)構(gòu)，混合模式并行處理器的實(shí)現(xiàn)所需要的追加電路，對(duì)S 個(gè)PE的每一個(gè)來說，僅具有1個(gè)命令序列控制電路、幾個(gè)選擇器、以及 對(duì)此進(jìn)行與控制信號(hào)生成相吻合(不包含命令超高速緩沖存儲(chǔ)器的標(biāo)記保 存用區(qū)域本體)的1個(gè)命令超高速緩沖存儲(chǔ)器控制電路即可。
也就是說，不需要新追加在實(shí)現(xiàn)MIMD的操作上會(huì)帶來最大電路規(guī)模
的增大的"命令超高速緩沖存儲(chǔ)器、及其命令超高速緩沖存儲(chǔ)器的標(biāo)記保 存用寄存器(資源)"。因此，本發(fā)明的混合模式并行處理器系統(tǒng)能夠在
S頂D模式時(shí)由N個(gè)PE進(jìn)行并行操作、在MIMD模式時(shí)由M (=N+S)個(gè)PU 進(jìn)行并行操作。另外，本發(fā)明的混合模式并行處理器系統(tǒng)PS可被構(gòu)成為 與以N個(gè)PE構(gòu)成的單純的SIMD處理器相比僅增加了非常少的電路規(guī)模。
接下來，參考附圖對(duì)本發(fā)明的第1實(shí)施方式詳細(xì)地進(jìn)行說明。圖1是 表示本發(fā)明第1實(shí)施方式的混合模式并行處理器系統(tǒng)PS的結(jié)構(gòu)的方框圖。 參考圖1，本發(fā)明第1實(shí)施方式的混合模式并行處理器系統(tǒng)PS包含用于進(jìn) 行整體控制的控制處理元件CP、 n個(gè)處理元件PEl、 PE2、 PE3、 PE4、…、 PEn-1、 PEn、以及主存儲(chǔ)裝置MEM。另外，處理元件PEl PEn由公共總線 BUS連接到控制處理元件CP。
混合模式并行處理器系統(tǒng)PS的情況如下S為2，因此M為N/2，也 就是說，由2個(gè)S頂D操作的處理元件PEi及處理元件PEi+l構(gòu)成一個(gè)MIMD 操作的處理單元PU1、 PU2、…、PUm。
處理元件PEl PEn分別包含存儲(chǔ)器RAMl RAMn (資源)、寄存器資 源GPRl GPRn以及運(yùn)算電路ALUl ALUn。處理單元PUl PUm分別包含命 令流選擇器ISELl ISELm、內(nèi)含程序計(jì)數(shù)器PC以及模式指定寄存器MODE 的控制電路CTRl CTRm (命令序列控制且命令超高速緩沖存儲(chǔ)器控制)。 命令流選擇器ISELl ISELm、控制電路CTRl CTRm可包含第奇數(shù)個(gè)處理 元件PE1、 PE3、…、PEn-l。
另外，S頂D模式時(shí)用于給整個(gè)PE陣列提供命令流的控制處理元件CP 包含數(shù)據(jù)存儲(chǔ)器RAMO (資源)、寄存器資源GRPO、控制電路CTR0、運(yùn)算 電路ALU0、以及調(diào)整電路ARBT。
圖2是表示處理單元PU1的詳細(xì)結(jié)構(gòu)的方框圖。參考圖2，處理單元 PU1包含處理元件PE1、 PE2。處理元件PE1的命令流選擇器ISEL1用于選
擇來自控制處理元件CP的命令和來自存儲(chǔ)器RAM1的命令字，并輸出給處 理元件PE1內(nèi)部及處理元件PE2。
命令解碼器電路ID1、 ID2解碼命令字、并生成控制信號(hào)。r個(gè)通用寄 存器FFl FFr是處理元件PE1、 PE2的寄存器資源。
數(shù)據(jù)選擇器SELGl SELGr在提供給處理元件PE1的每個(gè)通用寄存器 FFl FFr的輸入中選擇"來自運(yùn)算電路ALU1的回寫數(shù)據(jù)"、"來自存儲(chǔ) 器RAM1的回寫數(shù)據(jù)"以及"控制電路CTR1生成的標(biāo)記更新數(shù)據(jù)"中的任 一個(gè)。
地址選擇器SELAD1選擇是否在存儲(chǔ)器RAMI的存取中使用來自控制電 路CTR1和寄存器資源GPR1中任一個(gè)的地址值。操作數(shù)讀出用選擇器 RSEL1 RSEL2從寄存器資源GPR1 (寄存器資源GPR2)的輸出數(shù)據(jù)中選擇 要提供給運(yùn)算電路ALU1 (運(yùn)算電路ALU2)的源操作數(shù)。
以這樣的結(jié)構(gòu)，混合模式并行處理器在S頂D模式時(shí)N路并行，在MIMD 模式下M(:N/2)路并行，概略地說，按如下方式進(jìn)行操作。下面省略構(gòu)成
要素的名稱，僅用符號(hào)來進(jìn)行描述。
參考圖1，在S頂D模式時(shí)，通過選擇從CP發(fā)送的命令的方式，CTR1 CTRm控制命令流選擇器ISELl ISELm。由此，向PEl PEn發(fā)送相同的命 令，其結(jié)果是，由N個(gè)PEl PEn進(jìn)行S頂D處理。
另一方面，參考圖2，在MIMD時(shí)，在PU1內(nèi)，CTR1控制SELGl SELGr， 使得將來自CTR1的寫數(shù)據(jù)(命令超高速緩沖存儲(chǔ)器的標(biāo)記)提供給PE1 的FFl FFr。因此，PE1的FFl FFr可用于命令超高速緩沖存儲(chǔ)器的標(biāo) 記的保存。另外，CTR1控制SELAD1，使得選擇不是來自GPR1而是來自CTR1 的存取地址值(給存儲(chǔ)器RAM1的)。因此，RAMI可用作命令超高速緩沖 存儲(chǔ)器。
另一方面，在PE2中，在MIMD模式時(shí)，從GRP2開始到ALU2為止， 與S頂D模式時(shí)相同，起作根據(jù)命令指定來進(jìn)行運(yùn)算處理的數(shù)據(jù)總線的功 能。但是，運(yùn)算操作由從RAM1讀出的命令的ID2在解碼結(jié)果中指定。這 樣，在M頂D模式下，在各個(gè)PUl PUm中， 一個(gè)PE1 (PE3、 PE5、…)內(nèi) 的大半的硬件資源都被利用作為MIMD模式時(shí)的命令發(fā)布操作的實(shí)現(xiàn)中所 必需的硬件要素，實(shí)現(xiàn)了命令的有效發(fā)布。所發(fā)布的命令由另一個(gè)PE2
(PE4、 PE6、)來執(zhí)行。
接下來，參考附圖對(duì)本發(fā)明第1實(shí)施方式的操作進(jìn)行說明。圖3是表 示本發(fā)明第1實(shí)施方式的PU1的操作的流程圖。此外，在本實(shí)施方式中， 為了簡(jiǎn)潔地進(jìn)行說明，PE1、 PE2分別具有1個(gè)運(yùn)算電路(ALU1、 ALU2)， 每個(gè)周期最多執(zhí)行1個(gè)命令。也可以每個(gè)PE1、 PE2具有多個(gè)運(yùn)算電路、 每個(gè)周期可同時(shí)執(zhí)行多個(gè)命令。
同樣地，為了簡(jiǎn)潔地進(jìn)行說明，本實(shí)施方式的PU1的結(jié)構(gòu)為執(zhí)行2 個(gè)SIMD操作的PE1、 PE2執(zhí)行1個(gè)M工MD操作。另外，本實(shí)施方式的結(jié)構(gòu) 為每個(gè)周期從PE1、 PE2的RAM1、 RAM2 (存儲(chǔ)器資源)中讀出的數(shù)據(jù)的 比特?cái)?shù)D與命令字長(zhǎng)L一致。雖然最好是D》L，但這種情況下也可以只采 用D中的L比特。
或者，若D〈L，也可能采用將D變成D》L的方式來修正PE1、 PE2的 RAM1、 RAM2 (存儲(chǔ)器資源)的規(guī)格的結(jié)構(gòu)。或者，增加一個(gè)PU內(nèi)的PE數(shù)， 例如，3 4個(gè)PE進(jìn)行一個(gè)M頂D操作，也可采用把其中的2 3個(gè)PE的存
儲(chǔ)器資源合并而使用作為命令超高速緩沖存儲(chǔ)器的結(jié)構(gòu)。
參考圖3，由于PU1按以下進(jìn)行操作，因此通過利用原本進(jìn)行SIMD 操作的2個(gè)PE1及PE2的硬件資源來實(shí)現(xiàn)MIMD操作。CTR1內(nèi)的MODE可根 據(jù)CP來讀、寫，并由該值來表示是否是S頂D操作(M0DE的值為"0"的 情況)和MIMD操作(M0DE的值為T的情況)中的任一種。
CP通過在PU1的CTR1內(nèi)的MODE上寫入"0"，把PU1的操作設(shè)定為 SIMD模式，或者通過在MODE上寫入"1"，把PU1的操作設(shè)定為MIMD模 式。
以下，沿著圖3的流程圖，來說明PU1的每個(gè)周期的操作。首先，若 M0DE二 "0"(圖3步驟Sl/是)，ISEL1選擇從CP中發(fā)布的命令(步驟S2)， 若M0DE= "1"(步驟Sl/否)，ISEL1選擇從RAMI中讀出的命令(步驟 S3)。
接下來，CRT1判斷所選擇的命令是否是用于指定操作停止的命令 (HALT)，當(dāng)是HALT命令時(shí)(步驟S4/是)，則停止PE1、 PE2的操作(步 驟S5)。
接下來，ID1、 ID2從ISEL1中輸入所選的命令(步驟S6)，對(duì)命令
進(jìn)行解碼以生成用于命令執(zhí)行的各種控制信號(hào)(步驟S7)。并且，PE2通 過采用由ID生成的控制信號(hào)來控制GPR2、 ALU2及RAM2，以執(zhí)行命令(步 驟S8)。
另一方面，在PE1中，若M0DE二 "0"(步驟S9/是)，則根據(jù)來自ID1 的控制信號(hào)(基于來自CP的命令)，GPR1的SELGl SELGr選擇來自RAMI 的數(shù)據(jù)或者來自ALU1的數(shù)據(jù)，分別地輸出到FFl FFr中(步驟SIO)。 接下來，根據(jù)來自ID1的控制信號(hào)(基于來自CP的命令)，控制RAM1并 執(zhí)行命令(步驟Sll)。
另一方面，如下所示，在M0DE4的情況(步驟S9/否)下，進(jìn)行下一 周期要執(zhí)行的命令字的讀出。也就是說，CTR1用PC值加1的值來更新PC， 把更新后的PC值作為針對(duì)命令超高速緩沖存儲(chǔ)器的存取信息A，來存取命 令超高速緩沖存儲(chǔ)器(RAMI)(步驟S12)。
在此，對(duì)針對(duì)命令超高速緩沖存儲(chǔ)器的存取信息A進(jìn)行說明。圖4是 表示針對(duì)命令超高速緩沖存儲(chǔ)器的存取信息A的內(nèi)容的說明圖。當(dāng)參考圖 4時(shí)，存取信息A的高位側(cè)比特列為X，中間的比特列為Y，且低位側(cè)比特 列為Z。
PE1的CTR1通過比較由Y指定的FFl FFr中的一個(gè)即FFy中所保存 的超高速緩沖存儲(chǔ)器的標(biāo)記是否與X —致，來進(jìn)行命令超高速緩沖存儲(chǔ)器 的命中-未命中(hitmiss)判定(步驟S13)。若FFy的內(nèi)容與X—致， 也就是說，當(dāng)是命令超高速緩沖存儲(chǔ)器命中時(shí)(步驟S14/是)，CTR1按 照由Y和Z連接而成的比特列所構(gòu)成的地址針對(duì)RAMI進(jìn)行命令讀取的訪 問(步驟S15)。
另一方面，若FFy的內(nèi)容與X不一致，也就是說，當(dāng)是命令超高速緩 沖存儲(chǔ)器未命中時(shí)(步驟S14/否)，CTR1通過將連接了 X和Y的比特列 設(shè)為高位地址、將Z比特?cái)?shù)目的低位地址為零的值設(shè)為存取地址，向CP 輸出命令取出請(qǐng)求(步驟S16)。
接下來，CTR1經(jīng)由CP的ARBT及BUS進(jìn)行僅把來自MEM的超高速緩沖 存儲(chǔ)器的記錄尺寸程度的命令字讀入到PE1中的控制(步驟S17)。接下 來，CTR1在作為命令超高速緩沖存儲(chǔ)器的RAMI對(duì)應(yīng)的記錄中寫入來自BUS 的命令字(步驟S18)。進(jìn)而，CTRl經(jīng)由SELGr把值X保存到FFr中(步
驟S19)。
接下來，CTR1再次處理針對(duì)命令超高速緩沖存儲(chǔ)器的存取信息A，對(duì) 命令超高速緩沖存儲(chǔ)器進(jìn)行存取(步驟S20)，判定命令超高速緩沖存儲(chǔ) 器的命中-未命中(步驟S13)。由于本次在FFy中保存了值X，所以命令 超高速緩沖存儲(chǔ)器命中(步驟S14/是)，CTR1在由連接了 Y和Z的比特 列所構(gòu)成的地址中進(jìn)行針對(duì)RAM1的命令讀取的存取(步驟S15)。
通過這些操作，可以從作為命令超高速緩沖存儲(chǔ)器的RAMI中讀出下 一周期要利用的命令字。另外，根據(jù)M0DE的值，使PE1和PE2以執(zhí)行相 同命令的SIMD模式來操作，或者通過以PE1和PE2構(gòu)成一個(gè)PU來以MIMD 模式進(jìn)行操作。除此之外，通過采用本實(shí)施方式，若使一部分PE以SIMD 模式進(jìn)行操作，則還可以同時(shí)使一部分PE形成PU且以MIMD模式來操作。
此外，以上所述是利用作為1路"ay)結(jié)構(gòu)的超高速緩沖存儲(chǔ)器的 RAMI的情況的操作示例，但是若GPR1內(nèi)的通用寄存器數(shù)有剩余，那么也 可以作為多路結(jié)構(gòu)的超高速緩沖存儲(chǔ)器來操作。
接下來，參考附圖對(duì)本發(fā)明第1實(shí)施方式的PE1的實(shí)施例進(jìn)行說明。
圖5是表示本發(fā)明的第1實(shí)施方式的PE1的實(shí)施例的結(jié)構(gòu)的方框圖。 參考圖5， PE1包含圖2未示出的控制選擇器CSEL1 (以下簡(jiǎn)稱為CSEL1) 以及比較電路CMP1(以下簡(jiǎn)稱為CMP1)。圖2的PE1中并不是不存在CSEL1、 CMP1，只是在圖5中表示圖2的PE的1個(gè)詳細(xì)例子的PE1。
CSEL1在SIMD模式下選擇來自ID1的控制信號(hào)(選擇信號(hào))，在MI脂 模式下選擇來自CTR1的控制信號(hào)(與Y值對(duì)應(yīng)的控制信號(hào))。來自CSEL1 的選擇信號(hào)被用作RSEL1的選擇信號(hào)。
在S頂D模式下，RSEL1的輸出是提供給ALU1或RAM1的數(shù)據(jù)。在M頂D 模式下，RSEL1的輸出是命令超高速緩沖存儲(chǔ)器的標(biāo)記，并被輸出到CMP1 中。CMP1把來自RSEL1的標(biāo)記與來自CTR1的X值進(jìn)行比較，并把比較結(jié) 果輸出到CTR1中。 一致的比較結(jié)果意味著命令超高速緩沖存儲(chǔ)器命中， 不一致的比較結(jié)果意味著命令超高速緩沖存儲(chǔ)器未命中。
接下來，進(jìn)一步采用具體的實(shí)施例來描述實(shí)際操作及其效果。各個(gè) PEl PEn都是擁有16位通用寄存器FF1 FF16以及分別為32比特字共計(jì) 4K字的RAMl RAMn的SIMD型并行處理器。PE1與PE2相比，還附加有與FF1 FF16相對(duì)應(yīng)的SELG1 SELG16、 與RAMI相對(duì)應(yīng)的SELAD1、用于選擇來自CP的命令和來自RAMI的讀出命 令字的ISEL1、包含PC及模式寄存器M0DE的CTR1、控制RSEL1的選擇的 CSEL1、以及用于判定命令超高速緩沖存儲(chǔ)器的命中-未命中的CMP1。
把PE1與PE1組合以動(dòng)態(tài)地切換為可進(jìn)行1個(gè)MIMD操作的PU的結(jié)構(gòu) 示例正如以下所示。
PE1的4K字的RAMI被用作命令超高速緩沖存儲(chǔ)器。并且，16個(gè)FF1 FF16按原狀被用作命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用寄存器。在CTR1 內(nèi)的PC為28比特的情況下，以合并成FF1 FF16的比特?cái)?shù)16的方式， 把28比特的命令超高速緩沖存儲(chǔ)器存取信息A的高位16比特(二X)作為 超高速緩沖存儲(chǔ)器記錄入口的標(biāo)記，使命令超高速緩沖存儲(chǔ)器的結(jié)構(gòu)為16 條記錄入口、 256字/記錄入口。并且，指定剩余的12(=28-16)比特中的 高位4比特^Y)GS記錄入口編號(hào)，低位8比特(二Z)指定記錄入口內(nèi)字位置 (參考圖4)。
通過這種方式，可以把16個(gè)通用寄存器同時(shí)分別用作與命令超高速 緩沖存儲(chǔ)器的各個(gè)記錄入口相對(duì)應(yīng)的標(biāo)記保存用寄存器。這么分配之下， 實(shí)施圖3流程圖的步驟S12 S20的情況的操作如下所示。
在M0DE的值為"1"的情況下，ISEL1選擇來自RAMI的讀出結(jié)果作為 命令。為了在每個(gè)周期中不耽擱命令字、從處于MEM上的程序區(qū)域中有效 地進(jìn)行讀出，有必要實(shí)現(xiàn)命令超高速緩沖存儲(chǔ)器控制。在本實(shí)施例中，通 過轉(zhuǎn)用現(xiàn)存PE1的硬件資源而對(duì)其進(jìn)行以下的操作。
首先，通過把FFy的內(nèi)容的16比特值與X的16比特值相比較，進(jìn) 行命令超高速緩沖存儲(chǔ)器的命中-未命中判定，所述FFy是由Y的4比特 值所指定的16個(gè)通用寄存器中的1個(gè)。在此，用于讀出FFy的選擇器通 ?？砂丛瓨永肞E1的數(shù)據(jù)總線上存在的RSEL1。
FFy的內(nèi)容與X相比較的結(jié)果，在一致的情況下，意味著命令超高速 緩沖存儲(chǔ)器的命中，所以連接了 Y和Z的12比特列就成為對(duì)RAM1的存取 地址。存取地址經(jīng)由SELAD1被輸出到RAMI中，從作為命令超高速緩沖存 儲(chǔ)器功能的RAM1中讀出下一周期的命令。
另一方面，當(dāng)比較結(jié)果不一致的情況下，將連接了 X的16比特與Y
的4比特的20比特作為高位，并且使用使低位為零的28比特的存取地址。 CP1把存取地址輸出到CP中。經(jīng)由ABRT、 BUS把超高速緩沖存儲(chǔ)器記錄入 口的字?jǐn)?shù)的256(Z是8比特)個(gè)命令字從與CP相連接的MEM中輸出到RAMI 中。
并且，來自MEM的命令字被寫入到對(duì)應(yīng)的超高速緩沖存儲(chǔ)器記錄入口 的地址位置(以12比特中的高位4比特為Y、低位8比特(=和Z相同的 比特?cái)?shù))為零的地址位置作為開頭的RAM1的區(qū)域)。另外，經(jīng)由RSELGy， 把FFy的內(nèi)容變更為X的值。
接下來，把連接了 Y和Z的12比特的存取地址經(jīng)由SELAD1輸出到RAMI 中，并從作為命令超高速緩沖存儲(chǔ)器功能的RAM1中讀出下一周期的命令。
通過這樣，由S頂D型并行處理中的2個(gè)PE (在此為PE1和PE2)構(gòu)
成的一個(gè)PU為了可從28比特的存儲(chǔ)器空間中實(shí)現(xiàn)MIMD操作，在每個(gè)周
期中要讀出不可缺少的命令。
另外，在SIMD操作時(shí)，PE1把用作數(shù)據(jù)存儲(chǔ)器的RAMI以及用作通用
寄存器的FF1 FF16都轉(zhuǎn)用為命令超高速緩沖存儲(chǔ)器及命令超高速緩沖存 儲(chǔ)器的標(biāo)記保存寄存器。為此而追加的ISEL1、 CTR1、 SELAD1、 CSEL1以 及CMP1在硬件上數(shù)量很少。
此外，上述實(shí)施例中，不必在通用寄存器上所實(shí)現(xiàn)的各個(gè)命令超高速 緩沖存儲(chǔ)器的標(biāo)記中附加有效比特。這種情況下，如果標(biāo)記是零值，不見 得該標(biāo)記就是無效的。這種情況下，當(dāng)從SIMD模式切換到MIMD模式時(shí)， 首先，對(duì)命令超高速緩沖存儲(chǔ)器記錄入口的標(biāo)記值清零，并且有必要在軟 件上防止PC值變?yōu)榱恪?br> 與此相對(duì)，作為其他的方法，也可采用以下結(jié)構(gòu)對(duì)標(biāo)記保存寄存器 進(jìn)行l(wèi)比特?cái)U(kuò)展，將其用作表示該標(biāo)記是否是有效的信息即有效比特。這 種情況下，若有效比特為T則該標(biāo)記有效，在從SIMD模式切換到MIMD 模式時(shí)，可將整個(gè)標(biāo)記的該有效比特一起重置為零。這種情況下，沒有必 要在軟件上防止PC值變?yōu)榱恪?br> 通過與以能夠進(jìn)行現(xiàn)有技術(shù)的MIMD操作的PE為基礎(chǔ)構(gòu)成的混合模式 并行處理器的方法相比較，來在下面說明根據(jù)本實(shí)施例的作用效果。
也就是說，現(xiàn)有技術(shù)原來與本發(fā)明實(shí)施例的情況相同，由于通過從28
比特的存儲(chǔ)器空間中讀出命令字、并且能夠利用4K字的命令超高速緩沖
存儲(chǔ)器，所以從最初開始，就有必要在各個(gè)PE中，除了原本存在的4K字 的存儲(chǔ)器之外，還追加另一個(gè)4K字的命令字保存用存儲(chǔ)器。并且，由于 與本發(fā)明實(shí)施例的情況相同地進(jìn)行命令超高速緩沖存儲(chǔ)器控制，所以在通 用寄存器組之外，有必要追加作為命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用的 寄存器的16比特X16個(gè)=256比特的觸發(fā)器。
一般說來，在考慮到占用了用于進(jìn)行一次SIMD操作的PE的大半面積 的是通用寄存器(資源)與存儲(chǔ)器(資源)時(shí)，基于現(xiàn)有技術(shù)的混合模式 并行處理器的各個(gè)PE與本發(fā)明相比,每個(gè)PE的電路規(guī)模膨脹到幾乎2倍。
因此，當(dāng)在SIMD模式時(shí)的PE數(shù)為相同的混合模式并行處理器下考慮 時(shí)，基于現(xiàn)有技術(shù)的與基于本發(fā)明的相比，雖然需要2倍的電路規(guī)模，但 是峰值性能在S頂D操作時(shí)與本發(fā)明程度相同。此外，在MIMD操作時(shí)，基 于現(xiàn)有技術(shù)的與基于本發(fā)明的進(jìn)行相比較時(shí)，雖然可獲得2倍的峰值性能， 但是考慮到電路規(guī)模約為2倍，按性價(jià)比的觀點(diǎn)來說，與本發(fā)明相比，現(xiàn) 有技術(shù)的優(yōu)越性就沒有了。
本發(fā)明的本實(shí)施例的第1個(gè)效果是，僅增加很少的電路規(guī)模就可將僅 支持SIMD模式的現(xiàn)存簡(jiǎn)單SIMD型并行處理器動(dòng)態(tài)地重構(gòu)為可適用問題的 范圍相對(duì)較廣泛的MIMD型并行處理器。
其理由是通過把進(jìn)行S頂D操作的多個(gè)現(xiàn)存PE作為一個(gè)組、把每個(gè) 組內(nèi)的現(xiàn)存存儲(chǔ)器資源和寄存器資源再利用成作為命令超高速緩沖存儲(chǔ) 器和每個(gè)命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用空間，可以不必重新追加為 M工MD操作時(shí)所需的那些電路規(guī)模較大的部件。
本發(fā)明實(shí)施例的第2個(gè)效果是與現(xiàn)有混合模式并行處理器相比，能夠 提高對(duì)同時(shí)包含S頂D處理任務(wù)和MIMD處理任務(wù)兩者的應(yīng)用程序的有效處 理性能。
其理由是在同時(shí)包含S頂D處理任務(wù)和M頂D處理任務(wù)兩者的應(yīng)用程 序中，盡管通常與后者相比前者擁有較高的并行性，但是在相同程度的電 路規(guī)模下，本發(fā)明的混合模式并行處理器，與以現(xiàn)存MIMD型并行處理器 作為基礎(chǔ)的混合模式并行處理器相比，可實(shí)現(xiàn)較高的SIMD型并行操作。
通過以上方式，在作為與本發(fā)明實(shí)施例相同型式的處理器結(jié)構(gòu)的情況
下，本發(fā)明的結(jié)構(gòu)與現(xiàn)有技術(shù)相比，可以獲得能夠持續(xù)保持MIMD操作時(shí) 的性價(jià)比、并使SIMD操作時(shí)的性價(jià)比提高到2倍左右的效果。
另外，在由S個(gè)進(jìn)行SIMD操作的PE構(gòu)成一個(gè)進(jìn)行MIMD操作的PU的 情況下，在PU內(nèi)，原本屬于各個(gè)PE的運(yùn)算器的一部分不按原樣被使用而 存在。
通過連接這些運(yùn)算器，例如，構(gòu)成比除法器和超越函數(shù)運(yùn)算器更加復(fù) 雜的運(yùn)算器，并能從PU中利用，比起一個(gè)PE的運(yùn)算性能，也可以進(jìn)一步 提高PU的運(yùn)算性能。
接下來，參考附圖對(duì)本發(fā)明的第2實(shí)施方式詳細(xì)地進(jìn)行說明。圖6是 表示本發(fā)明第2實(shí)施方式的混合模式并行處理器系統(tǒng)PS的結(jié)構(gòu)的方框圖。 參考圖6，本發(fā)明第2實(shí)施方式的混合模式并行處理器系統(tǒng)PS具備相同硬 件結(jié)構(gòu)的PE1和PE2。另外，PE1與本發(fā)明第1實(shí)施方式的PE1相同地進(jìn) 行操作。PE1的ISEL1的輸出成為PE2的ISEL1的輸入。PE2的ISEL1通 常選擇來自PE1的ISEL1的輸出。
另外，在PE2中，CTR1進(jìn)行控制，使得使用來自PE1的ISEL1的輸出 即命令字來進(jìn)行操作。例如，可釆用以下結(jié)構(gòu)在PE1、 PE2的CTR1中設(shè) 置鉗位端子，在為l個(gè)鉗位的情況下，作為PE1進(jìn)行操作，在為0個(gè)鉗位 的情況下，作為PE2進(jìn)行操作。
通過上述結(jié)構(gòu)，本發(fā)明的第2實(shí)施方式由于可以制造成相同結(jié)構(gòu)的 PE1、 PE2，因此本發(fā)明的第2實(shí)施方式擁有能夠降低原價(jià)的效果。
另外，在以上所述中，也可以采用微程序?qū)Ρ景l(fā)明的第1實(shí)施方式、 本發(fā)明的第2實(shí)施方式進(jìn)行固件控制。
工業(yè)實(shí)用性
本發(fā)明可適用于以低成本來實(shí)現(xiàn)能夠動(dòng)態(tài)地切換SIMD操作與MIMD操 作的混合模式并行處理器。
以上，結(jié)合上述實(shí)施例描述了本發(fā)明，但是本發(fā)明不限于上述實(shí)施例 的結(jié)構(gòu)，在本發(fā)明的范圍內(nèi)包含了本領(lǐng)域技術(shù)人員可以獲得的各種變形、修正。
權(quán)利要求
1. 一種處理元件，其特征在于，具備在SIMD操作時(shí)與其他N-1個(gè)處理元件并行操作、在MIMD操作時(shí)與其他S(＝N÷M)-1個(gè)(S、M是2以上的自然數(shù))處理元件并行操作的部件。
2. —種混合模式并行處理器系統(tǒng)，其特征在于， 具備N個(gè)處理元件，在SIMD操作時(shí)N個(gè)所述處理元件并行操作，在MIMD操作時(shí)，N個(gè)所述處理元件分別被分組成包含S個(gè)處理元件的 M(二N+S)組(S、 M是2以上的自然數(shù))處理單元，M組的所述處理單元之 間、以及S個(gè)所述處理元件之間分別地并行操作。
3. 權(quán)利要求2所記載的混合模式并行處理器系統(tǒng)，其特征在于，在 MIMD操作時(shí)，所述處理單元的存儲(chǔ)器資源的一部分作為命令超高速緩沖存 儲(chǔ)器而操作，所述處理單元的通用寄存器資源作為命令超高速緩沖存儲(chǔ)器 的標(biāo)記保存用區(qū)域而操作。
4. 權(quán)利要求3所記載的混合模式并行處理器系統(tǒng)，其特征在于，所 述處理單元包含用于進(jìn)行命令超高速緩沖存儲(chǔ)器控制、命令序列控制的一 個(gè)控制電路。
5. 權(quán)利要求3或4所記載的混合模式并行處理器系統(tǒng)，其特征在于， 在M頂D操作時(shí)，在M組的所述處理單元的每一個(gè)中，屬于S個(gè)所述處理元件的S個(gè)所述存儲(chǔ)器資源中的P個(gè)(P〈S)作為 命令超高速緩沖存儲(chǔ)器而操作，剩余的S-P個(gè)存儲(chǔ)器資源作為數(shù)據(jù)存儲(chǔ)器 或數(shù)據(jù)超高速緩沖存儲(chǔ)器而操作，分別屬于S個(gè)所述處理元件的S組所述通用寄存器資源中， 一組按原 樣作為對(duì)應(yīng)的一個(gè)所述處理單元的所述通用寄存器資源而操作、剩余s-i 組中的T組(T<S-1)或者預(yù)定的一定數(shù)目作為命令超高速緩沖存儲(chǔ)器的 標(biāo)記保存用資源而操作，剩余的在使用數(shù)據(jù)超高速緩沖存儲(chǔ)器的情況下作 為數(shù)據(jù)超高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作。
6. 權(quán)利要求4或5所記載的混合模式并行處理器系統(tǒng)，其特征在于，具備用于對(duì)整體進(jìn)行控制的控制處理元件， 在M組的所述處理單元的每一個(gè)中，在S個(gè)所述處理元件中與具有在M頂D操作時(shí)作為所述命令超高速緩沖存儲(chǔ)器而操作的存儲(chǔ)器資源的1個(gè) 所述處理元件相對(duì)應(yīng)，包含所述控制電路；和用于選擇來自所述控制處理元件的命令和來自所述命令超高速緩沖存儲(chǔ)器的命令中的任一個(gè)的命 令流選擇器，在M頂D操作時(shí)，在S個(gè)所述處理元件中，不包含所述命令超高速緩 沖存儲(chǔ)器的剩余的所述處理元件輸入并執(zhí)行來自所述命令流選擇器的命
7. 權(quán)利要求4所記載的混合模式并行處理器系統(tǒng)，其特征在于， 具備用于對(duì)整體進(jìn)行控制的控制處理元件，在M組的所述處理單元的每一個(gè)中，S個(gè)所述處理元件的每一個(gè)具有 所述控制電路和命令流選擇器，在M頂D操作時(shí)，在S個(gè)所述處理元件中，包含所述命令超高速緩沖 存儲(chǔ)器的一個(gè)所述處理元件的所述命令流選擇器選擇來自所述控制處理 元件的命令和來自所述命令超高速緩沖存儲(chǔ)器的命令中的任何一個(gè)，不包 含所述命令超高速緩沖存儲(chǔ)器的剩余的所述處理元件輸入并執(zhí)行來自包 含所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述處理元件的所述命令流選擇器 的命令。
8. —種處理元件方法，其特征在于，包含處理元件在S頂D操作時(shí)與其他N-1個(gè)處理元件并行操作的步驟；以及在MIMD操作時(shí)與其他S(二N+M)-1個(gè)(S、 M是2以上的自然數(shù))處理元件并行操作的步驟。
9. 一種混合模式并行處理器方法，是具備N個(gè)處理元件并且在M頂D 操作時(shí)被分組化成分別包含S個(gè)處理元件的M(二N+S)組(S、 M是2以上 的自然數(shù))處理單元的混合模式并行處理器系統(tǒng)中采用的混合模式并行處 理器方法，其特征在于，包含在SIMD操作時(shí)N個(gè)處理元件并行操作的步驟；以及 在M頂D操作時(shí)M組的所述處理單元之間、以及S個(gè)所述處理元件之 間分別地并行操作的步驟。
10. 權(quán)利要求9所記載的混合模式并行處理器方法，其特征在于，包含在MBffi操作時(shí)所述處理單元的存儲(chǔ)器資源的一部分作為命令超高速緩沖存儲(chǔ)器而操作的步驟；以及所述處理單元的通用寄存器資源作為命令超高速緩沖存儲(chǔ)器的標(biāo)記 保存用區(qū)域而操作的步驟。
11. 權(quán)利要求10所記載的混合模式并行處理器方法，其特征在于，包含所述處理單元的一個(gè)控制電路進(jìn)行命令超高速緩沖存儲(chǔ)器控制、命令 序列控制的步驟。
12. 權(quán)利要求10或11所記載的混合模式并行處理器方法，其特征在于，包含在M頂D操作時(shí)，在M組所述處理單元的每一個(gè)中，分別屬于S個(gè)所述處理元件的S個(gè)所述存儲(chǔ)器資源中的P個(gè)(P〈S)作為命令超高速緩沖存儲(chǔ)器而操作、剩余的S-P個(gè)存儲(chǔ)器資源作為數(shù)據(jù)存儲(chǔ)器或數(shù)據(jù)超高速緩沖存儲(chǔ)器而操作的步驟；分別屬于S個(gè)所述處理元件的S組所述通用寄存器資源中， 一組按原樣作為所述處理單元的所述通用寄存器資源而操作的步驟；以及剩余S-1組中的T組(T〈S-1)或者預(yù)定的一定數(shù)目作為命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作，剩余的在使用數(shù)據(jù)超高速緩沖存儲(chǔ) 器的情況下作為數(shù)據(jù)超高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作的步驟。
13. 權(quán)利要求10至12中任一項(xiàng)所記載的混合模式并行處理器方法， 其特征在于，包含在所述處理單元中，包含所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述處理 元件的命令流選擇器選擇來自用于控制整體的控制處理元件的命令和來 自所述命令超高速緩沖存儲(chǔ)器的命令的任一個(gè)的步驟；以及在MIMD操作時(shí)，不包含所述命令超高速緩沖存儲(chǔ)器的剩余的所述處 理元件輸入并執(zhí)行來自所述命令流選擇器的命令的步驟。
14. 權(quán)利要求10所記載的混合模式并行處理器方法，其特征在于，包含 在MIMD操作時(shí)，在所述處理單元中，包含所述命令超高速緩沖存儲(chǔ) 器的一個(gè)所述處理元件的所述命令流選擇器選擇來自用于控制整體的控 制處理元件的命令和來自所述命令超高速緩沖存儲(chǔ)器的命令中的任何一 個(gè)的步驟；以及不包含所述命令超高速緩沖存儲(chǔ)器的剩余的所述處理元件輸入并執(zhí) 行來自包含所述命令超高速緩沖存儲(chǔ)器的一個(gè)所述處理元件的所述命令 流選擇器的命令的步驟。
15. —種處理元件程序，其特征在于，執(zhí)行處理元件在SIMD操作時(shí)與其他N-1個(gè)處理元件并行操作的步驟；以及在MIMD操作時(shí)與其他S(二N+M)-1個(gè)(S、 M是2以上的自然數(shù))處理元件并行操作的步驟。
16. —種混合模式并行處理器程序，是具備N個(gè)處理元件并且在MIMD 操作時(shí)被分組化成分別包含S個(gè)處理元件的M(,+S)組(S、 M是2以上 的自然數(shù))處理單元的混合模式并行處理器系統(tǒng)中采用的混合模式并行處 理器程序，其特征在于，在所述混合模式并行處理器系統(tǒng)中執(zhí)行在S頂D操作時(shí)N個(gè)所述處理元件并行操作的步驟；以及在MIMD操作時(shí)M組的所述處理單元之間、以及S個(gè)所述處理元件之間分別地并行操作的步驟。
17. 權(quán)利要求16所記載的混合模式并行處理器程序，其特征在于，執(zhí)行在MIMD操作時(shí)在所述處理單元的存儲(chǔ)器資源的一部分中作為命令超 高速緩沖存儲(chǔ)器而操作的步驟；以及在所述處理單元的通用寄存器資源中作為命令超高速緩沖存儲(chǔ)器的 標(biāo)記保存用區(qū)域而操作的步驟。
18. 權(quán)利要求17所記載的混合模式并行處理器程序，其特征在于， 執(zhí)行在所述處理單元的一個(gè)控制電路中進(jìn)行命令超高速緩沖存儲(chǔ)器控 帝U、命令序列控制的步驟。
19. 權(quán)利要求17或18所記載的混合模式并行處理器程序，其特征在于，在所述混合模式并行處理器系統(tǒng)中執(zhí)行在MIMD操作時(shí)，在M組的所述處理單元中，分別屬于S個(gè)所述處理 元件的S個(gè)所述存儲(chǔ)器資源中的P個(gè)(P〈S)作為命令超高速緩沖存儲(chǔ)器 而操作、剩余的S-P個(gè)存儲(chǔ)器資源作為數(shù)據(jù)存儲(chǔ)器或數(shù)據(jù)超高速緩沖存儲(chǔ) 器而操作的步驟；分別屬于S個(gè)所述處理元件的S組所述通用寄存器資源中的一組按原 樣作為所述處理單元的所述通用寄存器資源而操作的步驟；以及剩余S-1組中的T組(T〈S-1)或者預(yù)定的一定數(shù)目作為命令超高速 緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作、剩余的在使用數(shù)據(jù)超高速緩沖存儲(chǔ) 器的情況下作為數(shù)據(jù)超高速緩沖存儲(chǔ)器的標(biāo)記保存用資源而操作的步驟。
20. —種混合模式并行處理器系統(tǒng)，其特征在于 具有分別包含多個(gè)處理元件的多個(gè)處理單元；所述處理單元具備與屬于所述處理單元的所述多個(gè)處理元件相對(duì)應(yīng) 的至少一個(gè)的命令流選擇器；和進(jìn)行命令超高速緩沖存儲(chǔ)器控制、命令序列控制的至少一個(gè)控制電路，在MIMD模式下的操作時(shí)，在所述處理單元中，所述控制電路，把至少一個(gè)處理元件的存儲(chǔ)器和寄存器資源分別用作 為所述處理單元的命令超高速緩沖存儲(chǔ)器和命令超高速緩沖存儲(chǔ)器的標(biāo) 記保存用區(qū)域，所述1個(gè)處理元件作為MIMD命令發(fā)布所必需的硬件要素 而起作用，所述命令流選擇器，基于來自所述控制電路的控制，把所述一個(gè)處理 元件的所述存儲(chǔ)器作為命令超高速緩沖存儲(chǔ)器，選擇從該命令超高速緩沖 存儲(chǔ)器中讀出的命令，由所述命令流選擇器選擇的命令被提供給所述處理單元內(nèi)的剩余處 理元件的至少一個(gè)中，所述剩余的處理元件的至少一個(gè)作為根據(jù)命令指定 而進(jìn)行運(yùn)算處理的數(shù)據(jù)總線而起作用，在S頂D模式下的操作時(shí)，在所述處理單元中，所述命令流選擇器，基于來自所述控制電路的控制，選擇來自控制處 理元件的命令，在多個(gè)處理元件中施加相同的命令，并進(jìn)行并行處理。
21. 權(quán)利要求20所記載的混合模式并行處理器系統(tǒng)，其特征在于 所述處理單元具備至少第1、第2處理元件，所述第1、第2處理元件分別具備命令解碼器；運(yùn)算單元；可讀寫存儲(chǔ)器；分別選擇所述運(yùn)算單元的輸出和所述存儲(chǔ)器的輸出之一方的選擇器群；接受所述選擇器群的輸出的寄存器群；和從所述寄存器群的輸出中選擇向所述運(yùn)算單元提供的輸出的選擇器， 與所述第1處理元件相對(duì)應(yīng)地，具備所述命令流選擇器和所述控制電路，所述控制電路根據(jù)所述控制處理元件而被設(shè)定，包含用于決定是否在 SIMD與M頂D任一模式下操作的模式寄存器、及程序計(jì)數(shù)器， 在M頂D模式下的操作時(shí)，所述第1處理元件的所述存儲(chǔ)器與所述寄存器群的一部分作為命令超 高速緩沖存儲(chǔ)器和命令超高速緩沖存儲(chǔ)器的標(biāo)記保存區(qū)域而起作用；所述命令流選擇器，基于所述控制電路的控制，選擇從所述第l處理 元件的所述存儲(chǔ)器中讀出的命令；所述第l、第2處理元件的所述命令解碼器，分別輸入所述命令流選 擇器所選擇的命令以對(duì)該命令進(jìn)行解碼，生成用于命令執(zhí)行的控制信號(hào)；所述第2處理元件，根據(jù)所述第2處理元件的所述命令解碼器所生成 的控制信號(hào)，控制寄存器群、運(yùn)算單元、存儲(chǔ)器以執(zhí)行命令；所述控制電路生成地址信息，將該地址信息的標(biāo)記字段與所述第1處 理元件的所述寄存器群的一部分的標(biāo)記信息相比較以進(jìn)行命令超高速緩 沖存儲(chǔ)器的命中-未命中判定，在命令超高速緩沖存儲(chǔ)器命中時(shí)，從所述 第1處理元件的所述存儲(chǔ)器中讀取命令，在命令超高速緩沖存儲(chǔ)器未命中 時(shí)，把在所述控制處理元件請(qǐng)求并得到的命令寫入到所述第1處理元件的 所述存儲(chǔ)器中，以從該存儲(chǔ)器中讀出命令；在SIMD模式下的操作時(shí)，所述命令流選擇器基于所述控制電路的控 制，選擇由所述控制處理元件所發(fā)布的命令；以及所述第1、第2處理元件對(duì)相同命令進(jìn)行解碼和進(jìn)行運(yùn)算處理。
全文摘要
本發(fā)明無需大幅度增加電路規(guī)模即可實(shí)現(xiàn)一種在SIMD處理時(shí)不會(huì)產(chǎn)生性能下降的混合模式并行處理器系統(tǒng)。把N個(gè)可實(shí)現(xiàn)SIMD操作的處理元件PE分組成進(jìn)行MIMD操作的M(＝N÷S)個(gè)處理單元PU。MIMD操作時(shí)，各個(gè)PU內(nèi)的屬于每個(gè)PE的共計(jì)S個(gè)存儲(chǔ)器中的P個(gè)(P＜S)作為命令超高速緩沖存儲(chǔ)器來操作，剩余的存儲(chǔ)器作為數(shù)據(jù)存儲(chǔ)器或者數(shù)據(jù)超高速緩沖存儲(chǔ)器來操作。另外，屬于每個(gè)PE的共計(jì)S組的通用寄存器中，1組保持原狀作為PU的通用寄存器來操作，剩余的S-1組中T組(T＜S-1)或必要數(shù)目組作為命令超高速緩沖存儲(chǔ)器的標(biāo)記保存用寄存器來操作。
文檔編號(hào)G06F15/76GK101379481SQ20078000400
公開日2009年3月4日 申請(qǐng)日期2007年8月9日 優(yōu)先權(quán)日2006年8月23日
發(fā)明者京昭倫 申請(qǐng)人:日本電氣株式會(huì)社