專利名稱：對可選次精度的功率要求減少的浮點處理器的制作方法
技術(shù)領(lǐng)域：
無
#狄*
浮點處理器是以較高速度執(zhí)行某些數(shù)學(xué)運算(例如，乘法、除法、三角函數(shù)和指數(shù) 函數(shù))的專用計算單元。因此，強大的計算系統(tǒng)通常并入有浮點處理器，作為主處理器 的一部分或作為協(xié)處理器。數(shù)字的浮點表示通常包含符號分量、指數(shù)和尾數(shù)。為了找出 浮點數(shù)字的值，使尾數(shù)乘以升高為指數(shù)的冪的基數(shù)(在計算機中通常為2)。將符號應(yīng)用 于所得值。
浮點處理器的精度由用于表示尾數(shù)的位的數(shù)目界定。尾數(shù)中的位越多，精度越大。 浮點處理器的精度通常視特定應(yīng)用而定。舉例來說，ANSI/IEEE-754標(biāo)準(zhǔn)(現(xiàn)代計算機 通常遵循所述標(biāo)準(zhǔn))指定32位單一格式，其具有1位符號、8位指數(shù)和23位尾數(shù)。在 32位編碼中只存儲尾數(shù)的23個分?jǐn)?shù)位，緊接在二進制小數(shù)點左方的整數(shù)位是隱含的。 IEEE-754還指定64位雙重格式，其具有l(wèi)位符號、11位指數(shù)和53位尾數(shù)。與單一編碼 類似，在64位編碼中只存儲尾數(shù)的52個分?jǐn)?shù)位，緊接在二進制小數(shù)點左方的整數(shù)位是 隱含的。較高精度可達成較高準(zhǔn)確度，但通常導(dǎo)致功率消耗增加。
浮點算術(shù)運算的執(zhí)行可能必然伴有計算低效，因為浮點處理器通常局限于單一格式 或單一格式和雙重格式兩者所提供的精度。雖然一些應(yīng)用可能需要這些類型的精度，但 其它應(yīng)用可能不需要。舉例來說， 一些圖形應(yīng)用可能只需要16位尾數(shù)。對于這些圖形應(yīng) 用，任何超過16位精度的準(zhǔn)確度都趨向于導(dǎo)致不必要的功率消耗。這在功率特別受到重 視的電池操作的裝置中尤其受到關(guān)注，所述裝置例如是無線電話、個人數(shù)字助理(PDA)、 膝上型計算機、游戲控制臺、尋呼機和相機(只列舉幾種)。如果已知應(yīng)用總是需要某一 減小的精度，那么可根據(jù)所述減小的精度來設(shè)計和構(gòu)造浮點處理器。然而，對于通用處 理器，常見的情形是，對于某些應(yīng)用(例如產(chǎn)生3D圖形)，減小的精度可能是可接受的， 且對于其它應(yīng)用(例如實施全球定位系統(tǒng)(GPS)功能)，可能需要較大的精度。因此， 此項技術(shù)中需要一種浮點格式的減小的精度或次精度為可選擇的浮點處理器。還可使用 功率管理技術(shù)來確保浮點處理器不會消耗比支持選定次精度所必需的功率多的功率。

發(fā)明內(nèi)容
揭示一種用具有精度格式的浮點處理器來執(zhí)行浮點運算的方法的一方面。所述方法 包含為對一個或一個以上浮點數(shù)字的浮點運算選擇次精度，所述次精度的選擇針對一個 或一個以上浮點數(shù)字中的每一者產(chǎn)生一個或一個以上過剩位。所述方法進一步包含從 浮點處理器中另外將用于存儲或處理一個或一個以上過剩位的一個或一個以上組件移除 功率；以及用從所述一個或一個以上組件移除的功率來執(zhí)行浮點運算。
揭示具有精度格式的浮點處理器的一個方面。所述浮點處理器包含浮點控制器，其 經(jīng)配置以為對一個或一個以上浮點數(shù)字的浮點運算選擇次精度，所述次精度的選擇針對 一個或一個以上浮點數(shù)字中的每一者產(chǎn)生一個或一個以上過剩位，所述浮點控制器進一 步經(jīng)配置以從浮點處理器中另外將用于存儲或處理一個或一個以上過剩位的一個或一個 以上組件移除功率。浮點處理器進一步包含浮點運算器，其經(jīng)配置以執(zhí)行浮點運算。
揭示具有精度格式的浮點處理器的另一方面。所述浮點處理器包含浮點寄存器， 其具有多個存儲元件，所述存儲元件經(jīng)配置以存儲多個浮點數(shù)字；以及浮點運算器，其 經(jīng)配置以對存儲在浮點寄存器中的浮點數(shù)字中的一者或一者以上執(zhí)行浮點運算。浮點處 理器進一步包含浮點控制器，其經(jīng)配置以為對浮點數(shù)字中的所述一者或一者以上的浮點 運算選擇次精度，所述次精度的選擇針對浮點數(shù)字中的所述一者或一者以上中的每一者 產(chǎn)生一個或一個以上過剩位，所述一個或一個以上過剩位存儲在浮點寄存器的存儲元件 中的一者或一者以上中，且其中浮點控制器進一步經(jīng)配置以從用于所述一個或一個以上 過剩位的存儲元件移除功率。
揭示具有精度格式的浮點處理器的又一方面。所述浮點處理器包含浮點寄存器， 其經(jīng)配置以存儲多個浮點數(shù)字；以及浮點運算器，其具有經(jīng)配置以對存儲在浮點寄存器 中的浮點數(shù)字中的一者或一者以上執(zhí)行浮點運算的邏輯。浮點處理器進一步包含浮點控 制器，其經(jīng)配置以為對浮點數(shù)字中的所述一者或一者以上的浮點運算選擇次精度，所述
次精度的選擇針對浮點數(shù)字中的所述一者或一者以上中的每一者產(chǎn)生一個或一個以上過 剩位，且其中浮點控制器進一步經(jīng)配置以從所述邏輯的另外將用于處理所述一個或一個 以上過剩位的部分移除功率。
應(yīng)了解，所屬領(lǐng)域的技術(shù)人員通過以下具體實施方式
將容易明白浮點處理器和執(zhí)行 浮點運算的方法的其它實施例，以下具體實施方式
中以說明的方式展示和描述浮點處理 器和執(zhí)行浮點運算的方法的各個實施例。將認(rèn)識到，浮點處理器和執(zhí)行浮點運算的方法 的其它和不同實施例是可能的，且用于描述這些實施例的細節(jié)能夠在許多方面進行修改。 因此，附圖和具體實施方式
將被視為本質(zhì)上是說明性的而非限制性的。


圖1是說明具有可選次精度的浮點處理器的實例的功能框圖2是在具有可選次精度的浮點處理器中使用的浮點寄存器堆的實例的圖解說明； 圖3A是說明使用具有可選次精度的浮點處理器執(zhí)行的浮點加法的實例的概念圖；以
及
圖3B是說明使用具有可選次精度的浮點處理器執(zhí)行的浮點乘法的實例的概念圖。
具體實施例方式
下文結(jié)合附圖而陳述的具體實施方式
意在描述本發(fā)明的各個實施例，而無意表示可 實踐本發(fā)明的僅有實施例。為了便于全面理解本發(fā)明，具體實施方式
包含特定細節(jié)。然 而，所屬領(lǐng)域的技術(shù)人員將了解，可在沒有這些特定細節(jié)的情況下實踐本發(fā)明。在有些 情況下，為了更清楚地說明本發(fā)明的概念，以框圖形式展示眾所周知的結(jié)構(gòu)和組件。
在浮點處理器的至少一個實施例中， 一個或一個以上浮點運算的精度可相對于指定 格式的精度而減小。另外，可使用功率管理技術(shù)來確保浮點處理器不會消耗比支持選定 次精度所必需的功率多的功率。向浮點處理器提供的用以執(zhí)行數(shù)學(xué)運算的指令可包含可 編程控制字段。所述控制字段可用于選擇浮點格式的次精度，且管理功率消耗。通過將 浮點格式的次精度選擇為特定運算所需的次精度，從而減少浮點處理器支持選定次精度 的功率消耗，可實現(xiàn)較大的效率以及顯著的功率節(jié)省。
圖1是說明具有可選次精度的浮點處理器(FPP) 100的實例的功能框圖。浮點處理 器100包含浮點寄存器堆(FPR)110;浮點控制器(CTL)130;以及浮點數(shù)學(xué)運算器(FPO) 140。浮點處理器IOO可實施為主處理器的一部分、協(xié)處理器或通過總線或其它信道連接 到主處理器的單獨實體。
浮點寄存器堆IIO可以是任何合適的存儲媒體。在圖l所示的實施例中，浮點寄存 器堆IIO包含若干可尋址寄存器位置115-1 (REG1)、 115-2(REG2)、…、115-N(REGN)， 其每一者經(jīng)配置以存儲浮點運算的運算數(shù)。所述運算數(shù)可包含(例如)來自存儲器的數(shù) 據(jù)和/或先前浮點運算的結(jié)果。向浮點處理器提供的指令可用于將運算數(shù)移動到主存儲器 或從主存儲器移動運算數(shù)。
圖2示意性地說明在具有可選次精度的浮點處理器100中使用的浮點寄存器堆110 (如結(jié)合圖l所述)的數(shù)據(jù)結(jié)構(gòu)的實例。在圖2所說明的實施例中，浮點寄存器堆lio包 含十六個可尋址寄存器位置，為了方便起見，在圖2中用參考標(biāo)號200來指代每一寄存 器位置。每一寄存器位置200經(jīng)配置以存儲32位二進制浮點數(shù)字(采用IEEE-754 32位
單一格式)。具體地說，每一寄存器位置200含有1位符號202、 8位指數(shù)204和24位分 數(shù)206。然而，當(dāng)然應(yīng)了解，浮點處理器100的其它實施例可包含浮點寄存器堆110，其 格式與IEEE 32位單一格式不同(包含但不限于IEEE 64位雙重格式)，且/或可含有不同 數(shù)目的寄存器位置。
返回參看圖1，浮點控制器130可用于使用控制信號133來選擇浮點運算的次精度。 控制寄存器(CRG) 137可加載有(例如)在一個或一個以上指令的控制字段中傳輸?shù)?次精度選擇位。以稍后將更詳細描述的方式，浮點控制器130可使用次精度選擇位來減 小運算數(shù)的精度。次精度選擇位還可用于斷開浮點處理器100的一部分。舉例來說，次 精度選擇位可用于從用于所選次精度不需要的位的浮點寄存器元件移除功率。次精度選 擇位還可用于從浮點運算器FPO 140中當(dāng)選定次精度減小時不使用的邏輯移除功率。一 連串開關(guān)可用于移除功率和將功率施加到浮點寄存器元件和浮點運算器140中的邏輯。 所述開關(guān)可在浮點寄存器IIO和浮點運算器140的內(nèi)部或外部，所述開關(guān)可以是場效應(yīng) 晶體管或任何其它類型的開關(guān)。
浮點運算器140可包含一個或一個以上經(jīng)配置以執(zhí)行浮點運算的組件。這些組件可 包含(但不限于)計算單元，例如浮點加法器(ADD) 142，其經(jīng)配置以執(zhí)行浮點相加 和相減指令；及浮點乘法器(MUL) 144，其經(jīng)配置以執(zhí)行浮點相乘指令。如圖1中所見， 浮點運算器140中的計算單元ADD 142和MUL 144中的每一者以允許在計算單元之間 且在每一計算單元與浮點寄存器堆110之間轉(zhuǎn)移運算數(shù)的方式彼此耦合且耦合到浮點寄 存器堆IIO。浮點運算器可通過各個連接件134、 135、 136、 137、 138和139耦合到浮點 寄存器(如所說明的)，或可經(jīng)由總線或任何其它合適耦合件而耦合。在浮點處理器IOO 的至少一個實施例中，計算單元(ADD 142和MUL144)中的任何一者的輸出可以是任 何其它計算單元的輸入。浮點寄存器堆110可用于存儲中間結(jié)果以及從浮點運算器140 輸出的結(jié)果。
加法器142可以是常規(guī)浮點加法器，其經(jīng)配置以便以浮點格式執(zhí)行標(biāo)準(zhǔn)算術(shù)運算。 乘法器144可以是常規(guī)浮點乘法器，其經(jīng)配置以執(zhí)行浮點乘法。乘法器144可與(例如) 布斯(Booth)或經(jīng)修改的布斯算法一起實施，且可包含部分乘積產(chǎn)生邏輯，其產(chǎn)生部 分乘積；以及許多進位保留加法器(carry-save adder),其將所述部分乘積相加。
雖然為了簡單起見，圖1中只展示了加法器142和乘法器144,但浮點運算器140 還可包含其它計算單元(未圖示)，所述計算單元是此項技術(shù)中已知的，且經(jīng)配置以執(zhí)行 其它類型的浮點數(shù)學(xué)運算。這些計算單元可包含(但不限于)浮點除法器，其經(jīng)配置以執(zhí)行浮點相除指令；浮點開方器，其經(jīng)配置以執(zhí)行浮點開方指令；浮點指數(shù)運算器，其 經(jīng)配置以執(zhí)行浮點指數(shù)指令；浮點對數(shù)運算器，其經(jīng)配置以執(zhí)行用于計算對數(shù)函數(shù)的指 令；以及浮點三角運算器，其經(jīng)配置以執(zhí)行用于計算三角函數(shù)的指令。
浮點處理器100的不同實施例可包含上文所列計算單元中的僅一個、或一些或所有。 舉例來說，加法器142和乘法器144每一者可包含一個或一個以上眾所周知的常規(guī)子單 元，例如對準(zhǔn)器，其使輸入運算數(shù)對準(zhǔn)；規(guī)范器(normalizer)，其將結(jié)果轉(zhuǎn)換成標(biāo)準(zhǔn)格 式；以及舍入器，其基于指定舍入模式而對結(jié)果進行舍入。加法器142和乘法器144中 還包含眾所周知的電路元件，例如位反相器、多路復(fù)用器、計數(shù)器和組合邏輯電路。
如圖1中所說明，浮點運算器140耦合到浮點寄存器堆110,使得對于所請求的浮點 運算的每一指令，相關(guān)計算單元(即，加法器142或乘法器144)可從浮點寄存器堆110 接收存儲在寄存器位置REG1、…、REGN中的一者或一者以上中的一個或一個以上運算 數(shù)。
在從浮點寄存器堆110接收到運算數(shù)之后，浮點運算器140中的一個或一個以上計 算單元可以浮點控制器130所選擇的次精度，對接收到的運算數(shù)執(zhí)行所請求的浮點運算 的指令?？蓪⑤敵霭l(fā)送回到浮點寄存器110以供存儲，如圖1中所示。
在浮點處理器110的實施例中，可在程序控制下使用軟件可選模式來減小浮點運算 的精度，或者如上文所闡釋，向浮點處理器100提供的指令可包含含有次精度選擇位的 可編程控制字段。將次精度選擇位寫入到控制寄存器137，控制寄存器137又在浮點運 算期間控制每一運算數(shù)的尾數(shù)的位長度?；蛘撸蓪⒋尉冗x擇位直接從任何合適的用 戶界面寫入到控制寄存器137，所述用戶界面包含(例如，但不限于)圖1中所示的監(jiān) 視器屏幕/鍵盤或鼠標(biāo)150。在浮點處理器IOO的另一實施例中，可將次精度選擇位直接 從主處理器或其操作系統(tǒng)寫入到控制寄存器137?？刂萍拇嫫?37 (其圖示于浮點控制器 130中)可作為獨立實體駐存在其它位置、并入到另一實體中或分布在多個實體上。
次精度選擇位可用于減小浮點運算的精度。這可以多種方式來實現(xiàn)。在一個實施例 中，浮點控制器130可使功率從用于分?jǐn)?shù)的滿足次精度選擇位所指定精度所不需要的過 剩位的浮點寄存器元件被移除。舉例來說，如果浮點寄存器文件中的每一位置含有23位 分?jǐn)?shù)，且浮點運算所需的次精度為10位，那么只需要分?jǐn)?shù)的9個普通有效位(MSB); 隱藏位或整數(shù)位構(gòu)成第十個位?？蓮挠糜谄溆?4個分?jǐn)?shù)位的浮點寄存器元件移除功率。 如果一個或一個以上指令的次精度增加到16位，那么將需要尾數(shù)的15個MSB。在后一 種情況下，可從用于分?jǐn)?shù)的8個最低有效位(LSB)的浮點寄存器元件移除功率。另外，浮點運算器140中對應(yīng)于過剩尾數(shù)位的邏輯不需要功率。因此，可通過將功 率移除到浮點運算器140中由于所選擇的次精度而保持未使用的邏輯。
圖3A是說明浮點加法運算的實例的概念圖，其中選擇性地將功率施加到浮點運算器 中的邏輯。具體地說，圖3A概念性地說明浮點加法運算，其中兩個輸入浮點數(shù)字302 和304 (每一者由選定次精度表征)相加在一起。出于簡單起見，假定兩個數(shù)字302和 304已經(jīng)對準(zhǔn)，從而不需要進行移位。通過一連串級(參看圖3A,具有參考標(biāo)號310,、 3012、 310i、、 310J來執(zhí)行完整精度模式下的浮點加法運算。根據(jù)標(biāo)準(zhǔn)慣例，浮點寄 存器依序存儲組成每個數(shù)字的位，從最右邊的LSB到最左邊的MSB?？缭綀D3A從右向 左移動的級中的每一連續(xù)級均涉及與先前級中所涉及的位相比有效性增加的位。
在圖3A所說明的實例中，用線305來表示選定次精度?？蓮挠糜趯嵤┚€305右邊的 每一級的邏輯移除功率。將來自最后斷電的級310i的進位輸出C強制成零。功率只供應(yīng) 到用于實施線305左邊的每一級的邏輯。在圖3A中，向浮點運算器的現(xiàn)用級提供的帶電 的位使用參考標(biāo)號322展示為X，而向功率被移除的級提供的不帶電的位使用參考標(biāo)號 324展示為圓圈。
圖3B是說明浮點乘法運算的實例的概念圖，其中將功率選擇性地施加到浮點運算器 中的邏輯。在浮點乘法器MUL (圖1中以參考標(biāo)號144展示)中執(zhí)行浮點乘法運算。在 乘法器中，可使大量邏輯斷電，從而提供顯著的功率節(jié)省。如圖3B中所說明的二進制乘 法基本上是經(jīng)移位浮點數(shù)字的一連串加法。在所說明的實施例中，使用移位與相加技術(shù)， 在k位被乘數(shù)402與k位乘數(shù)404之間執(zhí)行二進制乘法。移位與相加技術(shù)可由布斯算法 或經(jīng)修改的布斯算法乘法器代替。
與在浮點相加的情況下一樣，在一連串級(在圖3B中說明為410-1、…、410-m) 中執(zhí)行浮點相乘。出于簡單起見假定使用布斯算法，可針對乘數(shù)404中的每個位產(chǎn)生一 個部分乘積，部分乘積420-i在對應(yīng)的級410-i期間產(chǎn)生。如果乘數(shù)的值為0,那么其對 應(yīng)的部分乘積只由0組成；如果所述位的值為1，那么其對應(yīng)的部分乘積是被乘數(shù)的拷 貝。每一部分乘積420-i以隨與之相關(guān)聯(lián)的乘數(shù)位而變的形式向左移位，此后運算繼續(xù)移 到下一個級。每一部分乘積因此可被視為經(jīng)移位的數(shù)字。與乘數(shù)中的位0相關(guān)聯(lián)的部分 乘積向左移位零個位，且與位1相關(guān)聯(lián)的部分乘積向左移位一個位。將部分乘積或經(jīng)移 位的浮點數(shù)字420-i相加在一起，以便為相乘產(chǎn)生輸出值430。
在圖3B所說明的實施例中，用線405來指示控制器130對所需減小精度的選擇。與 在結(jié)合圖3A而描述的浮點加法的情況下一樣，可從用于實施線405右邊的級的邏輯移除
功率。只將功率施加到支持選定次精度實際需要的級，即在線405左邊的級。在圖3B中， 向已加電的邏輯提供的位展示為X,而向已斷電的級提供的位展示為圓圈。
如從圖3B所見，對于第一部分乘積420-1，用于許多(N)個位(使用參考標(biāo)號402 展示)的邏輯不帶電。對于第二部分乘積，用于N-1個位的邏輯不帶電，依此類推。對 于第m個部分乘積或經(jīng)移位的浮點數(shù)字420-m，用于許多(N-m+l)個位(使用參考標(biāo) 號414展示)的邏輯不帶電。位的數(shù)目N經(jīng)選擇以使得其余級的精度不會受到不利影響。
從上文所述的浮點乘法得出的輸出值的寬度(即位的數(shù)目)等于相乘在一起的兩個 輸入值402和404的寬度的總和。輸出值430可舍位到選定次精度，即可舍去輸出值430 中精度小于選定精度的位中的任何一者，以產(chǎn)生由選定精度表征的經(jīng)舍位的輸出數(shù)字。 或者，可將輸出值430舍入到選定精度。在任一種情況下，有效性小于選定精度的輸出 位也可不帶電。
結(jié)合本文所揭示的實施例而描述的各種說明性邏輯單元、區(qū)塊、模塊、電路、元件 和/或組件可在浮點處理器中實施或執(zhí)行，浮點處理器是通用處理器、數(shù)字信號處理器 (DSP)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或其它可編程邏輯組件、 離散門或晶體管邏輯、離散硬件組件或其經(jīng)設(shè)計以執(zhí)行本文所述功能的任何組合的一部 分。通用處理器可以是微處理器，但在替代方案中，處理器可以是任何常規(guī)處理器、控 制器、微控制器或狀態(tài)機。處理器還可實施為計算組件的組合，例如DSP與微處理器的 組合、多個微處理器、 一個或一個以上微處理器與DSP核心的結(jié)合或任何其它此配置。
結(jié)合本文所揭示的實施例而描述的方法或算法可直接在硬件中、在由處理器執(zhí)行的 軟件模塊中或在所述兩者的組合中實施。軟件模塊可駐存在RAM存儲器、快閃存儲器、 ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可拆式盤、CD-ROM 或此項技術(shù)中已知的任何其它形式的存儲媒體中。存儲媒體可耦合到處理器，使得處理 器可從存儲媒體讀取信息和向存儲媒體寫入信息。在替代方案中，存儲媒體可與處理器 形成一體。
提供對所揭示實施例的先前描述是為了使所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā) 明。所屬領(lǐng)域的技術(shù)人員將容易了解對這些實施例的各種修改，且在不脫離本發(fā)明精神 或范圍的情況下，本文所界定的一般原理可應(yīng)用于其它實施例。因此，不希望本發(fā)明限 于本文展示的實施例，而是希望賦予本發(fā)明與權(quán)利要求書一致的完整范圍，其中以單數(shù) 形式對元件的參考不希望意味著"一個且只有一個"(除非明確這樣陳述)，而是意味著 "一個或一個以上"。所屬領(lǐng)域的技術(shù)人員已知或以后將知道的在整個本發(fā)明中描述的各
種實施例的元件的所有結(jié)構(gòu)和功能等效物都特意以引用的方式并入本文中，且希望權(quán)利 要求書涵蓋所述結(jié)構(gòu)和功能等效物。此外，本文所揭示的內(nèi)容都無意奉獻給公眾，不管 權(quán)利要求書中是否明確陳述此揭示內(nèi)容。所有權(quán)利要求要件都不應(yīng)根據(jù)35 U.S.C. §112 第六段的規(guī)定來解釋，除非特意使用短語"用于……的裝置"來陳述所述要件，或在方 法項的情況下使用短語"用于……的步驟"來陳述所述要件。
權(quán)利要求
1. 一種用具有最大精度的浮點處理器來執(zhí)行浮點運算的方法，其包括為對一個或一個以上浮點數(shù)字進行所述浮點運算選擇小于所述最大精度的次精度，所述次精度的所述選擇針對所述一個或一個以上浮點數(shù)字中的每一者產(chǎn)生一個或一個以上過剩位；從所述浮點處理器中另外將用于存儲或處理所述一個或一個以上過剩位的一個或一個以上組件移除功率；以及用從所述一個或一個以上組件移除的功率來執(zhí)行所述浮點運算。
2. 根據(jù)權(quán)利要求1所述的方法，其進一步包括使用具有多個存儲元件的浮點寄存器， 所述一個或一個以上過剩位存儲在所述存儲元件中的一者或一者以上中，且其中所 述從中移除功率的一個或一個以上組件包含用于所述一個或一個以上過剩位的所 述存儲元件。
3. 根據(jù)權(quán)利要求2所述的方法，其進一步包括使用具有用以執(zhí)行所述浮點運算的邏輯 的浮點運算器，且其中所述從中移除功率的一個或一個以上組件包含所述邏輯的另 外將用于處理所述一個或一個以上過剩位的部分。
4. 根據(jù)權(quán)利要求l所述的方法，其進一步包括使用具有用以執(zhí)行所述浮點運算的邏輯 的浮點運算器，且其中所述從中移除功率的一個或一個以上組件包含所述邏輯的另 外將用于處理所述一個或一個以上過剩位的部分。
5. 根據(jù)權(quán)利要求4所述的方法，其中所述浮點運算包括加法。
6. 根據(jù)權(quán)利要求5所述的方法，其進一步包括將來自所述邏輯的所述部分的進位輸出強制為零。
7. 根據(jù)權(quán)利要求4所述的方法，其中所述浮點運算包括乘法。
8. —種具有最大精度的浮點處理器，其包括浮點控制器，其經(jīng)配置以為對一個或一個以上浮點數(shù)字進行浮點運算選擇小于所 述最大精度的次精度，所述次精度的所述選擇針對所述一個或一個以上浮點數(shù)字中 的每一者產(chǎn)生一個或一個以上過剩位，所述浮點控制器進一步經(jīng)配置以從所述浮點 處理器中另外將用于存儲或處理所述一個或一個以上過剩位的一個或一個以上組件移除功率；以及浮點運算器，其經(jīng)配置以執(zhí)行所述浮點運算。
9. 根據(jù)權(quán)利要求8所述的浮點處理器，其進一步包括浮點寄存器，所述浮點寄存器具 有多個存儲元件，所述一個或一個以上過剩位存儲在所述存儲元件中的一者或一者 以上中，且其中所述可從中移除功率的一個或一個以上組件包含用于所述一個或一 個以上過剩位的所述存儲元件。
10. 根據(jù)權(quán)利要求9所述的浮點處理器，其中所述浮點運算器包括用以執(zhí)行所述浮點運 算的邏輯，且其中所述可從中移除功率的一個或一個以上組件包含所述邏輯的另外 將用于處理所述一個或一個以上過剩位的部分。
11. 根據(jù)權(quán)利要求8所述的浮點處理器，其中所述浮點運算器包括用以執(zhí)行所述浮點運 算的邏輯，且其中所述可從中移除功率的一個或一個以上組件包含所述邏輯的另外 將用于處理所述一個或一個以上過剩位的部分。
12. 根據(jù)權(quán)利要求ll所述的浮點處理器，其中所述浮點運算器包含浮點加法器。
13. 根據(jù)權(quán)利要求12所述的浮點處理器，其中所述浮點運算器進一步經(jīng)配置以在所述 功率被移除時，將來自所述邏輯的所述部分的進位輸出強制為零。
14. 根據(jù)權(quán)利要求11所述的浮點處理器，其中所述浮點運算器包含浮點乘法器。
15. —種具有最大精度的浮點處理器，其包括浮點寄存器，其具有多個存儲元件，所述存儲元件經(jīng)配置以存儲多個浮點數(shù)字 浮點運算器，其經(jīng)配置以對存儲在所述浮點寄存器中的所述浮點數(shù)字中的一者或 一者以上執(zhí)行浮點運算；以及浮點控制器，其經(jīng)配置以為對所述浮點數(shù)字中的所述一者或一者以上進行浮點運 算選擇小于所述最大精度的次精度，所述次精度的所述選擇針對所述浮點數(shù)字中的 所述一者或一者以上中的每一者產(chǎn)生一個或一個以上過剩位，所述一個或一個以上 過剩位存儲在所述浮點寄存器的所述存儲元件中的一者或一者以上中，且其中所述 浮點控制器進一步經(jīng)配置以從用于所述一個或一個以上過剩位的所述存儲元件移 除功率。
16. 根據(jù)權(quán)利要求15所述的浮點處理器，其中所述浮點運算器包括經(jīng)配置以執(zhí)行所述 浮點運算的邏輯，且其中所述浮點控制器進一步經(jīng)配置以從所述邏輯的另外將用于 處理所述一個或一個以上過剩位的部分移除功率。
17. 根據(jù)權(quán)利要求16所述的浮點處理器，其中所述浮點運算器包含浮點加法器。
18. 根據(jù)權(quán)利要求17所述的浮點處理器，其中所述浮點運算器進一步經(jīng)配置以在所述 功率被移除時，將來自所述邏輯的所述部分的進位輸出強制為零。
19. 根據(jù)權(quán)利要求16所述的浮點處理器，其中所述浮點運算器包含浮點乘法器。
20. —種具有最大精度的浮點處理器，其包括浮點寄存器，其經(jīng)配置以存儲多個浮點數(shù)字；浮點運算器，其具有經(jīng)配置以對存儲在所述浮點寄存器中的所述浮點數(shù)字中的一 者或一者以上執(zhí)行浮點運算的邏輯；以及浮點控制器，其經(jīng)配置以為對所述浮點數(shù)字中的所述一者或一者以上進行浮點運 算選擇小于所述最大精度的次精度，所述次精度的所述選擇針對所述浮點數(shù)字中的 所述一者或一者以上中的每一者產(chǎn)生一個或一個以上過剩位，且其中所述浮點控制 器進一步經(jīng)配置以從所述邏輯的另外將用于處理所述一個或一個以上過剩位的部 分移除功率。
21. 根據(jù)權(quán)利要求20所述的浮點處理器，其中所述浮動寄存器包括多個存儲元件，所 述存儲元件經(jīng)配置以存儲所述浮點數(shù)字，所述一個或一個以上過剩位存儲在所述存 儲元件中的一者或一者以上中，且其中所述浮點控制器進一步經(jīng)配置以從用于所述 一個或一個以上過剩位的所述存儲元件移除功率。
22. 根據(jù)權(quán)利要求20所述的浮點處理器，其中所述浮點運算器包含浮點加法器。
23. 根據(jù)權(quán)利要求22所述的浮點處理器，其中所述浮點運算器進一步經(jīng)配置以在所述 功率被移除時將來自所述邏輯的所述部分的進位輸出強制為零。
24. 根據(jù)權(quán)利要求20所述的浮點處理器，其中所述浮點運算器包含浮點乘法器，且功 率被從所述浮點乘法器內(nèi)包括部分乘積的元件的部分移除。
全文摘要
本發(fā)明揭示一種用于用具有給定精度的浮點處理器來執(zhí)行浮點運算的方法和設(shè)備。為對一個或一個以上浮點數(shù)字進行所述浮點運算選擇次精度。所述次精度的選擇針對所述一個或一個以上浮點數(shù)字中的每一者產(chǎn)生一個或一個以上過剩位?？蓮乃龈↑c處理器中另外將用于存儲或處理所述一個或一個以上過剩位的一個或一個以上組件移除功率，且用從所述一個或一個以上組件移除的功率來執(zhí)行所述浮點運算。
文檔編號G06F7/499GK101390045SQ200780006490
公開日2009年3月18日 申請日期2007年2月27日 優(yōu)先權(quán)日2006年2月27日
發(fā)明者肯尼思·艾倫·多克塞爾 申請人:高通股份有限公司